JP4996804B2 - 制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は全般的には縦型パワーコンポーネントに関する。更に詳しくは、そのようなコンポーネントのアノード電圧に接続された電圧の供給に関する。
【０００２】
【従来の技術】
一般的に、縦型パワーコンポーネントにおいては、裏面は均等にメタライゼーションされていてコンポーネントのアノードに対応しており、その一方、正面はカソードメタライゼーション及び１つまたは幾つかの制御端子を備える。一般的に、アノードは高電圧になり、アノード電圧と同様に変動する検出電圧を持つことは有用であるだろう。
【０００３】
図１Ａ乃至図５Ａは、セルラ型の縦型パワーコンポーネントの種々の例の簡易化された断面図を示す。図１Ｂ乃至図５Ｂは等価線図を示す。全ての場合において、構造は薄くドープされたＮ型基板１から形成されることが考えられる。
【０００４】
図１Ａは、セルラ型サイリスタのセルの断面図を示す。基板１の裏面側には、アノード層に対応するＰ型層２が形成され、アノードメタライゼーションＭＡで被覆されている。正面側にはＰ型ウェル３が形成されており、濃くドープされたＮ型カソード領域４がその中に形成されている。各ウェルの中心部に、濃くドープされたＰ型領域６を含むことが好ましい。カソードメタライゼーションＭＫは領域４及び６と一体的であり、ゲートメタライゼーションＧがウェル３と一体的である。
【０００５】
図１Ｂは、２つのＰＮＰ及びＮＰＮトランジスタの結合から形成されたサイリスタの従来の等価線図を示す。図２Ｂ乃至図５Ｂと同様に図１Ｂでは、アノードが図面の最上部に図示されており、その一方で、図１Ａ乃至図５Ａの断面図においては、アノードは図面の最下部に示されている。
【０００６】
図２Ａは、縦型ＭＯＳトランジスタまたはＩＧＢＴトランジスタの断面図を示す。ＭＯＳ型トランジスタの場合、裏面層２はＮ+ 型である。ＩＧＢＴトランジスタの場合、裏面層２はＰ+ 型である。正面側に拡散される構造はセルラサイリスタのそれと同様であり、Ｐ型ウェル３、Ｎ+ 型領域４、及びＰ+ 型領域６を含む。カソードメタライゼーションＭＫは図１Ａのそれと同様である。制御電極は、ウェル３の外周から分離されてその上に形成されたゲートメタライゼーションＧに対応する。図２Ｂは、層２がＰ+ 型である場合、即ちコンポーネントがＩＧＢＴトランジスタである場合の等価線図を示す。この構造は、ＰＮＰトランジスタと、ＰＮＰトランジスタのベースとコレクタとの間に接続されたエンリッチＭＯＳトランジスタとの結合を含む。
【０００７】
図３Ａ及び図３Ｂは、ゲートターンオン及びゲートターンオフＭＯＳサイリスタを示す。
【０００８】
図４Ａ及び図４Ｂは、現在ＥＳＴ構造と称されるエミッタスイッチドサイリスタの構造を示す。
【０００９】
図５Ａ及び図５Ｂは、現在ＢＲＴと表わされるべース抵抗サイリスタの断面図を示す。
【００１０】
図３乃至図５についてはこれ以上詳述せず、アノードメタライゼーションＭＡで被覆されたＰ+ 型層２が裏面側に備えられている点にのみ留意する必要がある。これらの構造の理解を容易にするために、図３Ａ、図４Ａ及び図５Ａにおいて示唆されたＭＯＳトランジスタのゲートがＧ１及びＧ２で示されており、これらのゲートは対応する図３Ｂ、図４Ｂ、及び図５Ｂの等価線図においても同様に示されている。更なる詳細については、ビー・ジェイ・バリガ（B. J. Baliga）著，「パワー半導体デバイスの趨勢（"Trends in Power Semiconductor Devices" ）」 IEEE トランザクションズ・オン・エレクトロン・デバイシズ（IEEE Transactions on Electron Devices ），43巻，1996年10月，p.1717-1731 を参考にすることができる。
【００１１】
図１乃至図５は、本発明の適用に適当な数例の縦型コンポーネントの構造を思い出させるために説明したのみである。
【００１２】
【非特許文献１】
ビー・ジェイ・バリガ（B. J. Baliga）著，「パワー半導体デバイスの趨勢（"Trends in Power Semiconductor Devices" ）」 IEEE トランザクションズ・オン・エレクトロン・デバイシズ（IEEE Transactions on Electron Devices ），43巻，1996年10月，p.1717-1731
【００１３】
【発明が解決しようとする課題】
本発明の目的は、コンポーネントの正面電極上に、アノード電圧よりもはるかに低いがこのアノード電圧と同一の方向に変動する電圧を供給するために適当な縦型パワーコンポーネントの制御回路を提供することにある。
【００１４】
【課題を解決するための手段】
この目的を達成するために、本発明は、アノードに対応する第１メタライゼーションで被覆された裏面を有し、薄くドープされたＮ型基板に形成されたサイリスタ，ＭＯＳ，ＩＧＢＴ，ＰＭＣＴ，ＥＳＴ，ＢＲＴトランジスタ，ＭＯＳサイリスタ，ゲートターンオフＭＯＳサイリスタを含むグループから選択された縦型パワーコンポーネントのターンオフを制御するための制御回路であって、アノード電圧に比較して低電圧であるＰ型領域により、少なくとも部分的に囲繞された領域を前記Ｎ型基板の表面側に有し、前記領域が、オーミック接触状態で、前記アノード電圧に対応する電圧が得られる第２メタライゼーションにより被覆されており、前記第２メタライゼーションは、前記縦型パワーコンポーネントのカソードと、該カソードに接続されたときに前記縦型パワーコンポーネントをターンオフすることができる縦型パワーコンポーネントの制御素子との間に接続されたスイッチの制御端子に結合され、遅延回路が前記第２メタライゼーションと前記スイッチの制御端子との間に介装されている制御回路を提供する。
【００１５】
本発明の実施の形態では、前記第２メタライゼーションは、濃くドープされたＮ型領域上に形成されている。
【００１６】
本発明の実施の形態では、前記第１メタライゼーションは、Ｐ+ 型領域上に形成されている。
【００１７】
更に、本発明は、パワーコンポーネントに接続された負荷が短絡しているか否かを検出するためのそのようなセンサの使用方法を目的とする。
【００２０】
本発明の実施の形態では、遅延回路は、ゲートが前記縦型コンポーネントの制御端子に抵抗を介して接続しており、ソース−ドレインが前記スイッチの制御端子と前記第２メタライゼーションとの間に接続されているＭＯＳトランジスタを有している。
【００２１】
【発明の実施の形態】
本発明の上記の目的、特徴、及び利点について、添付の図面に関連する特定の実施の形態の以下の非限定的な説明で詳述する。
【００２２】
一般的に、上述した例の縦型コンポーネントの構造は、濃くドープされたＮ型（たとえば、縦型ＭＯＳトランジスタの場合）またはＰ型（他の前述の例の場合）の層２を挟んで、アノードメタライゼーションＭＡが被覆された裏面を有する薄くドープされたＮ型基板１を備える。
【００２３】
本発明に係るセンサの簡略化した断面図が図６に示されている。このセンサは、基板１のコンポーネントの正面側に形成される。それは、基板の領域１２を画定する濃くドープされたＰ型領域１１を含む。領域１１は、領域１２を完全に囲繞するリング状の領域とすることができ、または領域１２に対応する中間ストリップを画定する２つのストリップに対応することができる。濃くドープされたＮ型領域１３は領域１２の上部に形成されると共に端子１５に接続されたメタライゼーションＭで被覆されており、そこに所望の検出電圧（Ｖ15）が得られる。Ｐ+ 型領域１１の上部表面はメタライゼーションＭＰで被覆されており、それはアノード電圧に比較して低い基準電圧、たとえばコンポーネントが接続されるべき電源の基準電圧、一般には接地されており、この電圧はたとえばカソード電圧でもある。
【００２４】
図６において、Ｐ+ 型領域１１の表面濃度はＣｓとして表わされており、領域１１の接合深さはＸｊで表わされており、領域１２の幅、たとえば２つのストリップ１１間の距離または単一領域１１に対応するリングの内径はｌ（エル）として表わされており、メタライゼーションＭの長さはｅとして表されている。
【００２５】
アノードＭＡに電圧が印加されると、端子１５の電圧は、このアノード電圧と同じ方向に変化する。端子１５の電圧の値及びその変化モードは、上述した種々のパラメータＣｓ、Ｘｊ、ｌ（エル）、及びｅのみならず、ウェハの厚さＷにも依存する。
【００２６】
一例として、図７は、Ｗ＝ 300μｍ、Ｘｊ＝６μｍ、Ｃｓ＝2.1019at./cm3 、及びｅ＝４μｍであり、ｌ（エル）の値がそれぞれ 3.5, 4.5, 5.5及び 6.5μｍに等しい場合のコンポーネントのアノードにおける電圧ＶＡによるセンサの端子１５における電圧Ｖ15の変化を示す。アノード電圧が０と 1,000ボルトとの間で変化する場合を考える。センサ電圧はアノード電圧と共に増加し、所与のアノード電圧ではｌ（エル）の値と共に増加することが分かる。センサ電圧はアノード電圧に比例しないが、同じ方向に規則的に変化する。このように、センサ電圧はアノード電圧の優れた像である。選定された設定では、０ボルトと１０ボルトとの間、及び０ボルトと３０ボルトまたはそれ以上との間で変化することができる。パラメータＸｊ及びＣｓが増加すると、即ちセンサ電極が配置される領域１２を画定する拡散領域１１のサイズが増加すると、アノード電圧及び他のパラメータの所定の値に対してセンサ電圧は低下する。
【００２７】
これらの曲線は、コンポーネントが給電されたときの等電位面の分布によって説明されることが、当業者には明白であるはずである。図８Ａ及び図８Ｂはこれらの等電位面の形状についてのシミュレーションの結果を示しており、所望の結果が達成されることを示している。図８Ａの場合、アノードは５Ｖ電圧であり、図８Ｂの場合、アノードは１０５Ｖ電圧である。第１の場合では、２Ｖ程度の電圧がテスト領域の拡散領域１３のレベルに存在し、第２の場合では、１０Ｖ程度の電圧が存在する。０Ｖの等電位面は実質的に領域１１の拡散深さＸｊに対応することに注目されたい。
【００２８】
このように、本発明は、縦型パワーコンポーネントの正面側にこのコンポーネントのアノード／カソード電圧の像電圧を持つことを可能にする。この像電圧は当業者が種々の制御または保護の応用のために使用することができる。負荷の短絡を検出するための手段としてアノード電圧を使用して、縦型パワーコンポーネントのターンオフを制御する応用の一例を、以下に説明する。
【００２９】
図９は、縦型パワーコンポーネントが負荷Ｌ及び供給電圧ＶＳと直列に接続されたＩＧＢＴトランジスタ３１である場合の本発明のそのような応用を示す。本発明に係る集積化センサは、ＩＧＢＴトランジスタ３１のアノードと像電圧を提供する端子１５との間に介装されたブロック３２の形で模式的に示されている。従来、トランジスタ３１は、ＩＧＢＴトランジスタをオンにすることが望まれるときに正の電圧平方を供給するために適した制御可能な電圧源Ｅｇ１と直列の抵抗Ｒｇ１とを含むターンオン回路を伴う。ＩＧＢＴトランジスタ３１のゲートとカソードとの間には、遅延回路３５を介して検出端子１５に接続されているターンオフＭＯＳトランジスタ３４が介装されている。遅延回路３５は、たとえば、ゲートトランジスタ３４と端子１５との間に直列にＭＯＳトランジスタ３６を備える。トランジスタ３６のゲートは、抵抗３７を介してトランジスタ３１の制御端子に接続されている。図９の回路の動作は以下の通りである。トランジスタ３１のオンフェーズの間、負荷Ｌが短絡すると、トランジスタ３１は実質的に供給電圧ＶＳの全てを見ている、即ち、そのアノード電圧はそのカソード電圧に対して上昇する。この増加は、端子１５における像電圧の増加として表わされる。トランジスタ３４のターンオン閾値は、端子１５の電圧が所定の値を越えると直ちにトランジスタ３４がオンになるように選定されている。遅延回路３５は、正常な電源オンフェーズの開始時丁度にトランジスタ３４がターンオンすることを防止する。実際、トランジスタ３１が最初にオフである場合は、端子１５の電圧はより高く、次いで、もしも負荷が正常である場合は、電源オンの開始時に急速に降下する。遅延回路３５が無い場合は、トランジスタ３４は従来のように電源オンの開始時の都度、ターンオンするはずであった。抵抗３７及びトランジスタ３６のゲートキャパシタンスの存在に連結された時定数は、結果的に、端子１５における信号が電源オン信号の印加の後の所与の遅延後にのみ考慮されることになる。そのとき、端子１５は所望のレベルである（負荷が正常である場合はローレベル、負荷が短絡している場合はハイレベル）。
【００３０】
しかし、通常のオンフェーズ中にもしも負荷が短絡した場合、遅延回路はもはや介在せず、トランジスタ３４は直ちにオンすることが要求される。
【００３１】
図９の種々の要素の位置がそれらの参照符号によって示されている図１０にきわめて模式的に示すように、図９のコンポーネントの大部分は集積可能であることに留意すべきである。
【００３２】
図９の図では、コンポーネント３１は他の縦型コンポーネントに置換してもよいが、言うまでもなく、そのことはこれらのコンポーネントがゲートターンオフ型であることを前提とし、たとえば従来のサイリスタの場合はそうではない。幾つかのコンポーネントについては、トリガされる直前にターンオフを実行することが可能であるが、このトリガは未だ完全ではなく、導通フェーズにおいてもしも負荷が短絡した場合、かなりの電流が主コンポーネントに一旦流れると、ターンオフを実行することは不可能である。
【００３３】
図１１は、図３Ａ及び図３Ｂに示すようなゲートターンオフＭＯＳサイリスタ型の回路への本発明の特定の適用例を示す。このコンポーネントをオフにするために、アノードゲート及びカソードゲート端子Ｇ１及びＧ２を同時にカソードに接続しなければならない。図１１において、図９と同一要素は同一参照番号で示されている。従って、図１１においては、図９のコンポーネント３１がゲートターンオフＭＯＳサイリスタ型のコンポーネント４１と置換されている。このコンポーネントのゲートＧ２の制御装置は図９のそれと同一であり、要素３４、３６、及び３７を備えている。更に、負荷が短絡した場合にカソード及びゲートターンオフサイリスタのカソードゲートを短絡させるために、アノード電圧の像電圧はゲートＧ１に直接印加される。
【００３４】
言うまでもなく、本発明は、当業者が容易に想到するであろう種々の変形例、変化例、及び改善例が可能である。特に、薄くドープされたＮ型基板から形成された縦型パワーコンポーネントのみを記述したが、Ｐ型基板から形成される逆型の同様のコンポーネントを形成することもできるであろう。その場合、裏面がカソード面であり、検出システムはアノード電圧に対するカソード電圧の検出システムになる。
【図面の簡単な説明】
【図１Ａ】 縦型パワーコンポーネントの部分断面図を示す。
【図１Ｂ】 図１Ａの構造の等価線図を示す。
【図２Ａ】 縦型パワーコンポーネントの部分断面図を示す。
【図２Ｂ】 図２Ａの構造の等価線図を示す。
【図３Ａ】 縦型パワーコンポーネントの部分断面図を示す。
【図３Ｂ】 図３Ａの構造の等価線図を示す。
【図４Ａ】 縦型パワーコンポーネントの部分断面図を示す。
【図４Ｂ】 図４Ａの構造の等価線図を示す。
【図５Ａ】 縦型パワーコンポーネントの部分断面図を示す。
【図５Ｂ】 図５Ａの構造の等価線図を示す。
【図６】 本発明に係るアノード電圧センサの簡略化した断面図を示す。
【図７】 種々の状態のアノード電圧によってセンサにかかる電圧を示す。
【図８Ａ】 種々の構成の本発明に係るセンサの等電位面の分布の例を示す。
【図８Ｂ】 種々の構成の本発明に係るセンサの等電位面の分布の例を示す。
【図９】 ＩＧＢＴトランジスタの場合の負荷の短絡に対する防護のための本発明の適用例を示す。
【図１０】 図９の図に対応する集積化構造をきわめて簡略化した方法で示す。
【図１１】 縦型パワーコンポーネントがゲートターンオフＭＯＳサイリスタである場合の短絡に対する防護の構造の図を示す。
【発明の属する技術分野】
本発明は全般的には縦型パワーコンポーネントに関する。更に詳しくは、そのようなコンポーネントのアノード電圧に接続された電圧の供給に関する。
【０００２】
【従来の技術】
一般的に、縦型パワーコンポーネントにおいては、裏面は均等にメタライゼーションされていてコンポーネントのアノードに対応しており、その一方、正面はカソードメタライゼーション及び１つまたは幾つかの制御端子を備える。一般的に、アノードは高電圧になり、アノード電圧と同様に変動する検出電圧を持つことは有用であるだろう。
【０００３】
図１Ａ乃至図５Ａは、セルラ型の縦型パワーコンポーネントの種々の例の簡易化された断面図を示す。図１Ｂ乃至図５Ｂは等価線図を示す。全ての場合において、構造は薄くドープされたＮ型基板１から形成されることが考えられる。
【０００４】
図１Ａは、セルラ型サイリスタのセルの断面図を示す。基板１の裏面側には、アノード層に対応するＰ型層２が形成され、アノードメタライゼーションＭＡで被覆されている。正面側にはＰ型ウェル３が形成されており、濃くドープされたＮ型カソード領域４がその中に形成されている。各ウェルの中心部に、濃くドープされたＰ型領域６を含むことが好ましい。カソードメタライゼーションＭＫは領域４及び６と一体的であり、ゲートメタライゼーションＧがウェル３と一体的である。
【０００５】
図１Ｂは、２つのＰＮＰ及びＮＰＮトランジスタの結合から形成されたサイリスタの従来の等価線図を示す。図２Ｂ乃至図５Ｂと同様に図１Ｂでは、アノードが図面の最上部に図示されており、その一方で、図１Ａ乃至図５Ａの断面図においては、アノードは図面の最下部に示されている。
【０００６】
図２Ａは、縦型ＭＯＳトランジスタまたはＩＧＢＴトランジスタの断面図を示す。ＭＯＳ型トランジスタの場合、裏面層２はＮ+ 型である。ＩＧＢＴトランジスタの場合、裏面層２はＰ+ 型である。正面側に拡散される構造はセルラサイリスタのそれと同様であり、Ｐ型ウェル３、Ｎ+ 型領域４、及びＰ+ 型領域６を含む。カソードメタライゼーションＭＫは図１Ａのそれと同様である。制御電極は、ウェル３の外周から分離されてその上に形成されたゲートメタライゼーションＧに対応する。図２Ｂは、層２がＰ+ 型である場合、即ちコンポーネントがＩＧＢＴトランジスタである場合の等価線図を示す。この構造は、ＰＮＰトランジスタと、ＰＮＰトランジスタのベースとコレクタとの間に接続されたエンリッチＭＯＳトランジスタとの結合を含む。
【０００７】
図３Ａ及び図３Ｂは、ゲートターンオン及びゲートターンオフＭＯＳサイリスタを示す。
【０００８】
図４Ａ及び図４Ｂは、現在ＥＳＴ構造と称されるエミッタスイッチドサイリスタの構造を示す。
【０００９】
図５Ａ及び図５Ｂは、現在ＢＲＴと表わされるべース抵抗サイリスタの断面図を示す。
【００１０】
図３乃至図５についてはこれ以上詳述せず、アノードメタライゼーションＭＡで被覆されたＰ+ 型層２が裏面側に備えられている点にのみ留意する必要がある。これらの構造の理解を容易にするために、図３Ａ、図４Ａ及び図５Ａにおいて示唆されたＭＯＳトランジスタのゲートがＧ１及びＧ２で示されており、これらのゲートは対応する図３Ｂ、図４Ｂ、及び図５Ｂの等価線図においても同様に示されている。更なる詳細については、ビー・ジェイ・バリガ（B. J. Baliga）著，「パワー半導体デバイスの趨勢（"Trends in Power Semiconductor Devices" ）」 IEEE トランザクションズ・オン・エレクトロン・デバイシズ（IEEE Transactions on Electron Devices ），43巻，1996年10月，p.1717-1731 を参考にすることができる。
【００１１】
図１乃至図５は、本発明の適用に適当な数例の縦型コンポーネントの構造を思い出させるために説明したのみである。
【００１２】
【非特許文献１】
ビー・ジェイ・バリガ（B. J. Baliga）著，「パワー半導体デバイスの趨勢（"Trends in Power Semiconductor Devices" ）」 IEEE トランザクションズ・オン・エレクトロン・デバイシズ（IEEE Transactions on Electron Devices ），43巻，1996年10月，p.1717-1731
【００１３】
【発明が解決しようとする課題】
本発明の目的は、コンポーネントの正面電極上に、アノード電圧よりもはるかに低いがこのアノード電圧と同一の方向に変動する電圧を供給するために適当な縦型パワーコンポーネントの制御回路を提供することにある。
【００１４】
【課題を解決するための手段】
この目的を達成するために、本発明は、アノードに対応する第１メタライゼーションで被覆された裏面を有し、薄くドープされたＮ型基板に形成されたサイリスタ，ＭＯＳ，ＩＧＢＴ，ＰＭＣＴ，ＥＳＴ，ＢＲＴトランジスタ，ＭＯＳサイリスタ，ゲートターンオフＭＯＳサイリスタを含むグループから選択された縦型パワーコンポーネントのターンオフを制御するための制御回路であって、アノード電圧に比較して低電圧であるＰ型領域により、少なくとも部分的に囲繞された領域を前記Ｎ型基板の表面側に有し、前記領域が、オーミック接触状態で、前記アノード電圧に対応する電圧が得られる第２メタライゼーションにより被覆されており、前記第２メタライゼーションは、前記縦型パワーコンポーネントのカソードと、該カソードに接続されたときに前記縦型パワーコンポーネントをターンオフすることができる縦型パワーコンポーネントの制御素子との間に接続されたスイッチの制御端子に結合され、遅延回路が前記第２メタライゼーションと前記スイッチの制御端子との間に介装されている制御回路を提供する。
【００１５】
本発明の実施の形態では、前記第２メタライゼーションは、濃くドープされたＮ型領域上に形成されている。
【００１６】
本発明の実施の形態では、前記第１メタライゼーションは、Ｐ+ 型領域上に形成されている。
【００１７】
更に、本発明は、パワーコンポーネントに接続された負荷が短絡しているか否かを検出するためのそのようなセンサの使用方法を目的とする。
【００２０】
本発明の実施の形態では、遅延回路は、ゲートが前記縦型コンポーネントの制御端子に抵抗を介して接続しており、ソース−ドレインが前記スイッチの制御端子と前記第２メタライゼーションとの間に接続されているＭＯＳトランジスタを有している。
【００２１】
【発明の実施の形態】
本発明の上記の目的、特徴、及び利点について、添付の図面に関連する特定の実施の形態の以下の非限定的な説明で詳述する。
【００２２】
一般的に、上述した例の縦型コンポーネントの構造は、濃くドープされたＮ型（たとえば、縦型ＭＯＳトランジスタの場合）またはＰ型（他の前述の例の場合）の層２を挟んで、アノードメタライゼーションＭＡが被覆された裏面を有する薄くドープされたＮ型基板１を備える。
【００２３】
本発明に係るセンサの簡略化した断面図が図６に示されている。このセンサは、基板１のコンポーネントの正面側に形成される。それは、基板の領域１２を画定する濃くドープされたＰ型領域１１を含む。領域１１は、領域１２を完全に囲繞するリング状の領域とすることができ、または領域１２に対応する中間ストリップを画定する２つのストリップに対応することができる。濃くドープされたＮ型領域１３は領域１２の上部に形成されると共に端子１５に接続されたメタライゼーションＭで被覆されており、そこに所望の検出電圧（Ｖ15）が得られる。Ｐ+ 型領域１１の上部表面はメタライゼーションＭＰで被覆されており、それはアノード電圧に比較して低い基準電圧、たとえばコンポーネントが接続されるべき電源の基準電圧、一般には接地されており、この電圧はたとえばカソード電圧でもある。
【００２４】
図６において、Ｐ+ 型領域１１の表面濃度はＣｓとして表わされており、領域１１の接合深さはＸｊで表わされており、領域１２の幅、たとえば２つのストリップ１１間の距離または単一領域１１に対応するリングの内径はｌ（エル）として表わされており、メタライゼーションＭの長さはｅとして表されている。
【００２５】
アノードＭＡに電圧が印加されると、端子１５の電圧は、このアノード電圧と同じ方向に変化する。端子１５の電圧の値及びその変化モードは、上述した種々のパラメータＣｓ、Ｘｊ、ｌ（エル）、及びｅのみならず、ウェハの厚さＷにも依存する。
【００２６】
一例として、図７は、Ｗ＝ 300μｍ、Ｘｊ＝６μｍ、Ｃｓ＝2.1019at./cm3 、及びｅ＝４μｍであり、ｌ（エル）の値がそれぞれ 3.5, 4.5, 5.5及び 6.5μｍに等しい場合のコンポーネントのアノードにおける電圧ＶＡによるセンサの端子１５における電圧Ｖ15の変化を示す。アノード電圧が０と 1,000ボルトとの間で変化する場合を考える。センサ電圧はアノード電圧と共に増加し、所与のアノード電圧ではｌ（エル）の値と共に増加することが分かる。センサ電圧はアノード電圧に比例しないが、同じ方向に規則的に変化する。このように、センサ電圧はアノード電圧の優れた像である。選定された設定では、０ボルトと１０ボルトとの間、及び０ボルトと３０ボルトまたはそれ以上との間で変化することができる。パラメータＸｊ及びＣｓが増加すると、即ちセンサ電極が配置される領域１２を画定する拡散領域１１のサイズが増加すると、アノード電圧及び他のパラメータの所定の値に対してセンサ電圧は低下する。
【００２７】
これらの曲線は、コンポーネントが給電されたときの等電位面の分布によって説明されることが、当業者には明白であるはずである。図８Ａ及び図８Ｂはこれらの等電位面の形状についてのシミュレーションの結果を示しており、所望の結果が達成されることを示している。図８Ａの場合、アノードは５Ｖ電圧であり、図８Ｂの場合、アノードは１０５Ｖ電圧である。第１の場合では、２Ｖ程度の電圧がテスト領域の拡散領域１３のレベルに存在し、第２の場合では、１０Ｖ程度の電圧が存在する。０Ｖの等電位面は実質的に領域１１の拡散深さＸｊに対応することに注目されたい。
【００２８】
このように、本発明は、縦型パワーコンポーネントの正面側にこのコンポーネントのアノード／カソード電圧の像電圧を持つことを可能にする。この像電圧は当業者が種々の制御または保護の応用のために使用することができる。負荷の短絡を検出するための手段としてアノード電圧を使用して、縦型パワーコンポーネントのターンオフを制御する応用の一例を、以下に説明する。
【００２９】
図９は、縦型パワーコンポーネントが負荷Ｌ及び供給電圧ＶＳと直列に接続されたＩＧＢＴトランジスタ３１である場合の本発明のそのような応用を示す。本発明に係る集積化センサは、ＩＧＢＴトランジスタ３１のアノードと像電圧を提供する端子１５との間に介装されたブロック３２の形で模式的に示されている。従来、トランジスタ３１は、ＩＧＢＴトランジスタをオンにすることが望まれるときに正の電圧平方を供給するために適した制御可能な電圧源Ｅｇ１と直列の抵抗Ｒｇ１とを含むターンオン回路を伴う。ＩＧＢＴトランジスタ３１のゲートとカソードとの間には、遅延回路３５を介して検出端子１５に接続されているターンオフＭＯＳトランジスタ３４が介装されている。遅延回路３５は、たとえば、ゲートトランジスタ３４と端子１５との間に直列にＭＯＳトランジスタ３６を備える。トランジスタ３６のゲートは、抵抗３７を介してトランジスタ３１の制御端子に接続されている。図９の回路の動作は以下の通りである。トランジスタ３１のオンフェーズの間、負荷Ｌが短絡すると、トランジスタ３１は実質的に供給電圧ＶＳの全てを見ている、即ち、そのアノード電圧はそのカソード電圧に対して上昇する。この増加は、端子１５における像電圧の増加として表わされる。トランジスタ３４のターンオン閾値は、端子１５の電圧が所定の値を越えると直ちにトランジスタ３４がオンになるように選定されている。遅延回路３５は、正常な電源オンフェーズの開始時丁度にトランジスタ３４がターンオンすることを防止する。実際、トランジスタ３１が最初にオフである場合は、端子１５の電圧はより高く、次いで、もしも負荷が正常である場合は、電源オンの開始時に急速に降下する。遅延回路３５が無い場合は、トランジスタ３４は従来のように電源オンの開始時の都度、ターンオンするはずであった。抵抗３７及びトランジスタ３６のゲートキャパシタンスの存在に連結された時定数は、結果的に、端子１５における信号が電源オン信号の印加の後の所与の遅延後にのみ考慮されることになる。そのとき、端子１５は所望のレベルである（負荷が正常である場合はローレベル、負荷が短絡している場合はハイレベル）。
【００３０】
しかし、通常のオンフェーズ中にもしも負荷が短絡した場合、遅延回路はもはや介在せず、トランジスタ３４は直ちにオンすることが要求される。
【００３１】
図９の種々の要素の位置がそれらの参照符号によって示されている図１０にきわめて模式的に示すように、図９のコンポーネントの大部分は集積可能であることに留意すべきである。
【００３２】
図９の図では、コンポーネント３１は他の縦型コンポーネントに置換してもよいが、言うまでもなく、そのことはこれらのコンポーネントがゲートターンオフ型であることを前提とし、たとえば従来のサイリスタの場合はそうではない。幾つかのコンポーネントについては、トリガされる直前にターンオフを実行することが可能であるが、このトリガは未だ完全ではなく、導通フェーズにおいてもしも負荷が短絡した場合、かなりの電流が主コンポーネントに一旦流れると、ターンオフを実行することは不可能である。
【００３３】
図１１は、図３Ａ及び図３Ｂに示すようなゲートターンオフＭＯＳサイリスタ型の回路への本発明の特定の適用例を示す。このコンポーネントをオフにするために、アノードゲート及びカソードゲート端子Ｇ１及びＧ２を同時にカソードに接続しなければならない。図１１において、図９と同一要素は同一参照番号で示されている。従って、図１１においては、図９のコンポーネント３１がゲートターンオフＭＯＳサイリスタ型のコンポーネント４１と置換されている。このコンポーネントのゲートＧ２の制御装置は図９のそれと同一であり、要素３４、３６、及び３７を備えている。更に、負荷が短絡した場合にカソード及びゲートターンオフサイリスタのカソードゲートを短絡させるために、アノード電圧の像電圧はゲートＧ１に直接印加される。
【００３４】
言うまでもなく、本発明は、当業者が容易に想到するであろう種々の変形例、変化例、及び改善例が可能である。特に、薄くドープされたＮ型基板から形成された縦型パワーコンポーネントのみを記述したが、Ｐ型基板から形成される逆型の同様のコンポーネントを形成することもできるであろう。その場合、裏面がカソード面であり、検出システムはアノード電圧に対するカソード電圧の検出システムになる。
【図面の簡単な説明】
【図１Ａ】 縦型パワーコンポーネントの部分断面図を示す。
【図１Ｂ】 図１Ａの構造の等価線図を示す。
【図２Ａ】 縦型パワーコンポーネントの部分断面図を示す。
【図２Ｂ】 図２Ａの構造の等価線図を示す。
【図３Ａ】 縦型パワーコンポーネントの部分断面図を示す。
【図３Ｂ】 図３Ａの構造の等価線図を示す。
【図４Ａ】 縦型パワーコンポーネントの部分断面図を示す。
【図４Ｂ】 図４Ａの構造の等価線図を示す。
【図５Ａ】 縦型パワーコンポーネントの部分断面図を示す。
【図５Ｂ】 図５Ａの構造の等価線図を示す。
【図６】 本発明に係るアノード電圧センサの簡略化した断面図を示す。
【図７】 種々の状態のアノード電圧によってセンサにかかる電圧を示す。
【図８Ａ】 種々の構成の本発明に係るセンサの等電位面の分布の例を示す。
【図８Ｂ】 種々の構成の本発明に係るセンサの等電位面の分布の例を示す。
【図９】 ＩＧＢＴトランジスタの場合の負荷の短絡に対する防護のための本発明の適用例を示す。
【図１０】 図９の図に対応する集積化構造をきわめて簡略化した方法で示す。
【図１１】 縦型パワーコンポーネントがゲートターンオフＭＯＳサイリスタである場合の短絡に対する防護の構造の図を示す。
Claims (4)
- アノードに対応する第１メタライゼーションで被覆された裏面を有し、薄くドープされたＮ型基板に形成されたサイリスタ，ＭＯＳ，ＩＧＢＴ，ＰＭＣＴ，ＥＳＴ，ＢＲＴトランジスタ，ＭＯＳサイリスタ，ゲートターンオフＭＯＳサイリスタを含むグループから選択された縦型パワーコンポーネントのターンオフを制御するための制御回路であって、
アノード電圧に比較して低電圧であるＰ型領域により、少なくとも部分的に囲繞された領域を前記Ｎ型基板の表面側に有し、
前記領域が、オーミック接触状態で、前記アノード電圧に対応する電圧が得られる第２メタライゼーションにより被覆されており、
前記第２メタライゼーションは、前記縦型パワーコンポーネントのカソードと、該カソードに接続されたときに前記縦型パワーコンポーネントをターンオフすることができる縦型パワーコンポーネントの制御素子との間に接続されたスイッチの制御端子に結合され、
遅延回路が前記第２メタライゼーションと前記スイッチの制御端子との間に介装されていることを特徴とする制御回路。 - 前記第２メタライゼーションは、濃くドープされたＮ型領域上に形成されていることを特徴とする請求項１に記載の制御回路。
- 前記第１メタライゼーションは、Ｐ+ 型領域上に形成されていることを特徴とする請求項１に記載の制御回路。
- 前記遅延回路は、ゲートが前記縦型コンポーネントの制御端子に抵抗を介して接続しており、ソース−ドレインが前記スイッチの制御端子と前記第２メタライゼーションとの間に接続されているＭＯＳトランジスタを有することを特徴とする請求項１に記載の制御回路。
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