JPH08139326A - 絶縁ゲート型半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】最大遮断電流が流れる前に、絶縁ゲート型半導
体素子をターンオフすることができる絶縁ゲート型半導
体装置を提供すること。 【解決手段】ｎ型ベース層１と、ｎ型ベース層１の表面
に選択的に形成され、過電流検知用電極１１が設けられ
たｐ型ベース層２と、ｐ型ベース層２の表面に選択的に
形成され、カソード電極５が設けられたｎ型エミッタ層
３と、ｎ型エミッタ層３とｎ型ベース層１との間のｐ型
ベース層２上に、ゲート絶縁膜９を介して、設けられた
ゲート電極１０と、ｎ型ベース層１を介してｐ型ベース
層２に接続し、アノード電極６が設けられたｐ型エミッ
タ層４と、過電流検知用電極１１とカソード電極５との
間に設けられ、過電流検知用電極１１の電位に基づい
て、ゲート電極１０の電位を制御するゲート回路７とを
備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳ構造により
主電流を制御する絶縁ゲート型半導体装置に関する。

【０００２】

【従来の技術】従来より、高耐圧、大電流の自己消去型
電力用素子として、ゲートターンオフサイリスタ（以
下、ＧＴＯという）が広く用いられている。図２１は、
従来のＧＴＯの概略構成を示す模式図である。

【０００３】図中、２７１は低濃度（高抵抗）のｎ型ベ
ース層を示しており、このｎ型ベース層２７１の表面に
はｐ型ベース層２７２が設けられている。

【０００４】このｐ型ベース層２７２の表面には段差が
あり、段差上段のｐ型ベース層２７２上には、カソード
電極２７５が設けられた高濃度（低抵抗）のｎ型エミッ
タ層２７３が形成されている。また、段差下段のｐ型ベ
ース層２７２にはゲート電極２７７が設けられている。

【０００５】一方、ｎ型ベース層２７１の裏面には、ア
ノード電極２７６が設けられた高濃度のｐ型エミッタ層
２７４が形成されている。そして、ゲート電極２７７と
カソード電極２７５との間には、ゲート電極２７７の電
位を制御するゲート回路２７８が設けられている。

【０００６】このＧＴＯは、図２２に示すようなタイム
チャートに従ったゲート駆動法によりスイッチング動作
できる。

【０００７】すなわち、ターンオン時には、ゲート電極
２７７にカソードに対して正の電圧を印加する。この結
果、ｎ型エミッタ層２７３からｐ型ベース層２７２に電
子が注入され、素子はオン状態になる。

【０００８】一方、ターンオフ時には、ゲート電極２７
７にカソードに対して負の電圧を印加する。この結果、
ｐ型ベース層２７２とｎ型エミッタ層２７３とのｐｎ接
合が逆バイアスされ、アノード電流がゲート電極２７７
に吸収されて、やがて素子はオフ状態となる。

【０００９】通常、ＧＴＯには、大電流から素子を守る
過電流保護回路が設けられている。これは、ＧＴＯがオ
ン状態のときに負荷が短絡したりすると、上記ゲート駆
動法ではターンオフ不可能な大電流がＧＴＯに流れ、該
ＧＴＯが破壊されてしまうからである。

【００１０】具体的には、ＧＴＯを含む素子のパッケー
ジの外側と電源との間に過電流保護回路としての過電流
検知器を設けている。過電流検知器は、電源から所定値
以上の電流が送られてくることを検知したら、ゲート電
極２７７に負の電圧が印加されるように、ゲート回路２
７８に制御信号を送る。この結果、最大遮断電流が流れ
る前に、ＧＴＯはオフ状態となり、ＧＴＯの破壊は防止
される。

【００１１】しかしながら、このような過電流保護回路
付きＧＴＯには以下のような問題がある。

【００１２】すなわち、過電流検知器はパッケージの外
側に設けられているので応答が遅く、破壊せずに遮断で
きる最大の電流（最大遮断電流）が流れる前に、ＧＴＯ
を確実にターンオフするのが困難であるという問題があ
る。また、パッケージと過電流検知器とを結ぶための配
線や、電源と過電流検知器とを結ぶための配線が必要と
なり、配線が長くなるという問題もある。

【００１３】図２３は、同一極性のゲート電圧で導通す
る（オン状態になる）二つの絶縁ゲート型トランジスタ
によってアノード電流（主電流）が制御される絶縁ゲー
ト型半導体素子の素子断面図である、また、図２４は同
素子の等価回路、図２５は同素子のゲート駆動法を示す
タイムチャートである。

【００１４】図中、２８３は低濃度（高抵抗）のｎ型ベ
ース層を示しており、このｎ型ベース層２８３の表面に
はｐ型ベース層２８４、ｐ型ウェル層２９６が選択的に
形成されている。

【００１５】ｐ型ベース層２８４の表面には高濃度のｎ
型エミッタ層２８５、第１の高濃度のｐ型半導体層２８
６が選択的に形成されている。ｎ型エミッタ層２８５に
はカソード電極２８２が設けられ、ｐ型半導体層２８６
にはベース電極２９１が設けられている。

【００１６】ｎ型エミッタ層２８５とｎ型ベース層２８
３との間のチャネル領域としてのｐ型ベース層２８４上
には、第１のゲート絶縁膜２８９を介して、第１のゲー
ト電極２９０が設けられ、これらにより、第１の絶縁ゲ
ート型トランジスタ（ｎ型ＭＯＳＦＥＴ）Ｔ１が構成さ
れている。

【００１７】また、ｐ型ウェル層２９６の表面には高濃
度のｎ型ドレイン層２９７、ｎ型ソース層２９８、第２
のｐ型半導体層２９９が選択的に形成されている。ｎ型
ドレイン層２９７には、ベース電極２９１に接続したド
レイン電極２９４が設けられている。ｎ型ソース層２９
８および第２のｐ型半導体層２９９には、カソード電極
２８２に接続したソース電極２９５が設けられている。

【００１８】ｎ型ドレイン層２９７とｎ型ソース層２９
８との間のチャネル領域としてのｐ型ウェル層２９６上
には、第２のゲート絶縁膜２９２を介して、第２のゲー
ト電極２９３が設けられ、これらにより、第２の絶縁ゲ
ート型トランジスタ（ｎ型ＭＯＳＦＥＴ）Ｔ２が構成さ
れている。

【００１９】一方、ｎ型ベース層２８３の裏面には、高
濃度のｎ型バッファ層２８２を介して、アノード電極２
８７が設けられた高濃度のｐ型エミッタ層２８１が形成
されている。このｐ型エミッタ層２８１、ｎ型バッファ
層２８２、ｎ型ベース層２８３、ｐ型ベース層２８４、
ｎ型エミッタ層２８５により、サイリスタが形成されて
いる。

【００２０】この素子はサイリスタを基本素子とし、絶
縁ゲート型トランジスタＴ１および絶縁ゲート型トラン
ジスタＴ２によって、サイリスタのアノード電流Ｉ
_A （主電流）、アノード電圧Ｖ_A が制御される。

【００２１】この素子をターンオンするには、ゲート端
子Ｇ１（ゲート電極２９０）に正バイアスを印加して、
第１の絶縁ゲート型トランジスタＴ１のチャネル領域を
導通状態にする。

【００２２】この結果、電子がｎ型エミッタ層２８５か
ら上記チャネル領域を通ってｎ^- 型ベース層２８３に注
入され、その電子の注入量に見合った量の正孔がｐ型エ
ミッタ層２８１からｎ型ベース層２８３に注入されて、
ｐ型エミッタ層２８１、ｎ型ベース層２８３、Ｐ型ベー
ス層２８４、ｎ型エミッタ層２８５からなるサイリスタ
がラッチアップする（サイリスタモード）。

【００２３】一方、ターンオフするには、まず、ゲート
端子Ｇ２（ゲート電極２９３）に正バイアスを印加し
て、絶縁ゲート型トランジスタＴ２のチャネル領域を導
通状態にする。

【００２４】この結果、ｐ型ベース層２８４とｎ⁺ 型エ
ミッタ層２８５とが短絡し、ｎ⁺ 型エミッタ層２８５か
らｐ型ベース層２８４への電子の注入が停止して、素子
はサイリスタモードからＩＧＢＴモードへと移行する。

【００２５】このＩＧＢＴモードでは、電子は絶縁ゲー
ト型トランジスタＴ１のチャネル領域を通ってｎ型ベー
ス層２８３へ注入されるものだけになり、ゲート端子Ｇ
１に印加する電圧だけで主電流を制御できるようにな
る。すなわち、ゲート端子Ｇ１の電圧を取り去れば、Ｉ
ＧＢＴの場合と同様に高速に素子をターンオフすること
ができる。

【００２６】ここで、十分に（完全に）ＩＧＢＴモード
に移行する前に、ゲート電圧Ｇ１の電圧を取り去ると、
サイリスタの再ラッチアップが起こり、ターンオフでき
なくなる。

【００２７】素子を確実にターンオフするには、ゲート
端子Ｇ２に正バイアスを印加してから、ゲート端子Ｇ１
の電圧を取り去るまでの時間を長くすれば良い。

【００２８】しかし、この場合には、ＩＧＢＴモードの
期間が長くなるので、ＩＧＢＴの欠点、つまり、高いオ
ン電圧による電力損失と、高周波動作における動作時間
全体に占めるデッドタイム（オン状態からオフ状態に移
るまでの時間）の割合が高くなるという問題が顕著にな
る。

【００２９】また、この素子では、ＩＧＢＴモードを経
てターンオフさせなければならないため、従来の単純な
過電流保護回路を用いることができなかった。

【００３０】図２６は、従来のＩＧＢＴの構造を示す断
面図である。

【００３１】図中、３０２は高抵抗のｎ型ベース層を示
しており、このｎ型ベース層３０２の一方の表面には高
濃度のｐ型ドレイン層３０１が形成されている。このｐ
型ドレイン層３０１にはドレイン電極３０６が設けられ
ている。

【００３２】また、ｐ型ドレイン層３０１と反対側のｎ
型ベース層３０２の表面には選択的にｐ型ベース層３０
３が形成されており、このｐ型ベース層３０３の表面に
は高濃度のｎ型ソース層３０４およびｐ型コンタクト層
３０５が選択的に形成されている。ｎ型ソース層３０４
とｐ型コンタクト層３０５（ｐ型ベース層３０３）とは
ソース電極３０７により短絡されている。

【００３３】そして、ｎ型ソース層３０４とｎ型ベース
層３０２とで挟まれたｐ型ベース層３０３上にはゲート
絶縁膜３０８を介してゲート電極３０９が配設されてい
る。このように構成されたＩＧＢＴの動作は以下の通り
である。すなわち、素子をターンオンするにはｎ型ソー
ス層３０４に対して正の電圧をゲート電極３０９に印加
する。

【００３４】この結果、ｎ型ソース層３０４はゲート電
極３０９下のｐ型ベース層３０３の表面に誘起されたｎ
型チャネルを介してｎ型ベース層３０２と短絡され、図
中実線で示すようにｎ型ソース層３０４からｎ型ベース
層３０２に電子ｅが注入されるとともに、この注入され
た電子ｅの量に見合った量の正孔がｐ型ドレイン層３０
１からｎ型ベース層３０２に注入される。

【００３５】このようにｎ型ベース層３０２にキャリア
（電子、正孔）が注入されることにより、高抵抗のｎ型
ベース層３０２は導電変調を起こして低抵抗となり、素
子は同じ順方向特性を有するＭＯＳＦＥＴよりも低いオ
ン電圧でもって、オン状態となる。このとき、正孔ｈは
図中の破線で示すようにｎ型ベース層３０２からｐ型ベ
ース層３０３、ｐ型コンタクト層３０５を通ってソース
電極３０７に流れる。一方、素子をターンオフするに
は、ｎ型ソース層３０４に対して負の電圧をゲート電極
３０９に印加する。

【００３６】この結果、ゲート電極３０９下のｐ型ベー
ス層３０３の表面に誘起されたｎ型チャネルは消滅し、
ｎ型ベース層３０２に電子ｅが注入されなくなるととも
に、正孔もｎ型ベース層３０２に注入されなくなり、素
子はオフ状態となる。

【００３７】しかしながら、この種の従来のＩＧＢＴに
は以下のような問題があった。すなわち、従来のＩＧＢ
Ｔには保護機能が備わっていないため、素子の導通時
に、負荷短絡等の原因により素子内に過電流が流れる
と、素子が破壊されるという問題があった。

【００３８】

【発明が解決しようとする課題】上述の如く、従来の過
電流保護回路付きＧＴＯでは、過電流検知器の応答が遅
く、最大遮断電流が流れる前に、ＧＴＯをターンオフす
るのが困難であるという問題があった。

【００３９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、過電流の検知を速く行
なえ、最大遮断電流以上の電流が流れる前に、絶縁ゲー
ト型半導体素子をターンオフすることができる絶縁ゲー
ト型半導体装置を提供することにある。

【００４０】また、従来の二つの絶縁ゲート型トランジ
スタにより主電流を制御する絶縁ゲート型半導体素子に
あっては、ＩＧＢＴモードになったことを検出する手段
がなく、ターンオフの際にＩＧＢＴモードの期間を長く
とらざるを得ず、ＩＧＢＴの欠点が顕著になるという問
題があった。

【００４１】本発明は、上記事情を考慮してなされたも
ので、その第２の目的とするところは、二つの絶縁ゲー
ト型トランジスタにより主電流を制御する絶縁ゲート型
半導体素子をターンオフする際に、ＩＧＢＴモードの期
間を短くできる絶縁ゲート型半導体装置を提供すること
にある。

【００４２】また、従来のＩＧＢＴには保護機能が備わ
っていないため、素子の導通時に、過電流が流れると、
素子が破壊されるという問題があった。

【００４３】本発明は、上記事情を考慮してなされたも
ので、その第３の目的とするところは、過電流による素
子破壊を防止できるＩＧＢＴを有する絶縁ゲート型半導
体装置を提供することを目的としている。

【００４４】

【課題を解決するための手段】

［概要］上記第１の目的を達成するために、本発明に係
る絶縁ゲート型半導体装置（請求項１）は、第１導電型
ベース層と、この第１導電型ベース層の表面に選択的に
形成され、過電流検知用電極が設けられた第２導電型ベ
ース層と、この第２導電型ベース層の表面に選択的に形
成され、第１の主電極が設けられた第１導電型エミッタ
層と、この第１導電型エミッタ層と前記第１導電型ベー
ス層との間のチャネル領域としての前記第２導電型ベー
ス層上に、ゲート絶縁膜を介して設けられたゲート電極
と、前記第１導電型ベース層を介して前記第２導電型ベ
ース層に接続し、第２の主電極が設けられた第２導電型
エミッタ層と、前記過電流検知用電極と前記ゲート電極
との間に設けられ、前記過電流検知用電極の電位に基づ
いて、前記ゲート電極の電位を制御するゲート制御手段
とを備えたことを特徴とする。

【００４５】前記ゲート制御手段は、前記チャネル領域
が導通状態のときに、前記過電流検知用電極の電位が所
定値以上になったら、前記チャネル領域が非導通状態に
なるように、前記ゲート電極の電位を制御するものであ
る（請求項２） また、上記第２の目的を達成するために、本発明に係る
絶縁ゲート型半導体装置（請求項３）は、第１導電型ベ
ース層と、この第１導電型ベース層の表面に選択的に形
成された第２導電型ベース層と、この第２導電型ベース
層の表面に選択的に形成され、第１の主電極が設けられ
た第１導電型エミッタ層と、前記第１導電型ベース層を
介して前記第２導電型ベース層に接続し、第２の主電極
が設けられた第２導電型エミッタ層からなる主半導体素
子構造と、前記第１導電型エミッタ層と前記第１導電型
ベース層とを第１のゲート電極のゲート電圧を制御する
ことにより短絡する第１の絶縁ゲート型トランジスタ
と、前記第１導電型エミッタと前記第２導電型ベース層
とを前記第１のゲート電極と同極性のゲート電圧を制御
することにより短絡する第２の絶縁ゲート型トランジス
タと、前記第１の絶縁ゲート型トランジスタがオン状態
のときに、前記第２の絶縁ゲート絶縁膜型トランジスタ
をオフ状態からオン状態へ移行させるゲート電圧を印加
すると、前記第１導電型エミッタ層と前記第２導電型ベ
ース層との接合の両端電圧を検出し、この両端電圧が前
記接合の拡散電位以下になると、前記第１のゲート絶縁
型トランジスタのゲートキャパシタンスに蓄積されてい
る電荷を放出させるゲート電荷放電手段とを備えたこと
を特徴とする。

【００４６】また、上記第３の目的を達成するために、
本発明に係る絶縁ゲート型半導体装置（請求項４）は、
第１導電型ベース層と、この第１導電型ベース層の表面
に直接または間接的に接する第２導電型エミッタ層と、
この第２導電型エミッタ層と反対側の前記第１導電型ベ
ース層の表面に選択的に形成された第２導電型ベース層
と、この第２導電型ベース層の表面に選択的に形成され
た第１導電型エミッタ層と、この第１導電型エミッタ層
と前記第１導電型ベース層とで挟まれた前記第２導電型
ベース層上にゲート絶縁膜を介して配設されたゲート電
極と、前記第１導電型エミッタ層に設けられた第１の主
電極と、前記第２導電型エミッタ層に設けられた第２の
主電極と、前記第１の主電極が形成された領域から前記
ゲート電極が形成された領域までの領域内に設けられ、
前記第２導電型ベース層に流れる電流による電圧降下を
検出するための電圧検知用電極とを備えたことを特徴と
する。

【００４７】また、上記第３の目的を達成するために、
本発明に係る他の絶縁ゲート型半導体装置（請求項５）
は、第１導電型ベース層と、この第１導電型ベース層の
表面に直接または間接的に接する第２導電型エミッタ層
と、この第２導電型エミッタ層と反対側の前記第１導電
型ベース層の表面に選択的に形成された第２導電型ベー
ス層と、この第２導電型ベース層の表面に選択的に形成
された第１導電型エミッタ層と、この第１導電型エミッ
タ層と前記第１導電型ベース層とで挟まれた前記第２導
電型ベース層上にゲート絶縁膜を介して配設されたゲー
ト電極と、前記第１導電型エミッタ層に設けられ、前記
第２導電型ベース層と電気的に接続された第１の主電極
と、前記第２導電型エミッタ層に設けられた第２の主電
極と、前記第２導電型ベース層に設けられ、該第２導電
型ベース層に流れる電流による電圧降下を検出するため
の電流検知用電極とを備えたことを特徴とする。

【００４８】［作用］本発明者等の研究によれば、第１
導電型ベース層と、この第１導電型ベース層の表面に選
択的に形成された第２導電型ベース層と、この第２導電
型ベース層の表面に選択的に形成され、第１の主電極が
設けられた第１導電型エミッタ層と、この第１導電型エ
ミッタ層と前記第１導電型ベース層との間のチャネル領
域としての前記第２導電型ベース層上に、ゲート絶縁膜
を介して設けられたゲート電極と、前記第１導電型ベー
ス層を介して前記第２導電型ベース層に接続し、第２の
主電極が設けられた第２導電型エミッタ層とからなる素
子において、この素子のオン状態における第１の主電極
と第２の主電極との間に流れる主電流の増加に伴って、
第２導電型ベース層の電位が急激に増加するという事実
を見い出した。

【００４９】このため、主電流が最大遮断電流のように
大きな電流のときは、第２導電型ベース層の電位を検知
することにより、容易に主電流の大きさを検知できる。

【００５０】したがって、本発明（請求項１）によれ
ば、主電流が大きいときには、過電流検知用電極とゲー
ト電極との間に設けられたゲート制御手段により、主電
流の大きさに対応して、ゲート電極の電位を制御できる
ようになる。

【００５１】例えば、過電流検知用電極の電位が所定値
（所定検知電位）以上になったら、つまり、主電流の大
きさが所定値（所定主電流）以上になったら、ゲート電
極の電位を制御して、チャネル領域を非導通状態にする
ことができる（請求項２）。ここで、所定検知電圧とし
て、所定主電流が最大遮断電流に対応したものを選べ
ば、主電流が最大遮断電流になったら、素子をオフ状態
にでき、素子破壊を防止できる。

【００５２】このように本発明（請求項１，２）によれ
ば、直接素子から得られる電位情報である過電流検知用
電極の電位に基づいて、ゲート電極の電位を制御できる
ので、ゲート制御手段は、素子とともに同一のパッケー
ジに収めることができる。また、直接素子から得られる
電位情報に基づいて、ゲート電極の電位の制御を行なっ
ているので、その制御は速いものとなり、応答性の速い
制御が可能となる。

【００５３】本発明（請求項３）では、サイリスタ動作
からＩＧＢＴ動作に変わるときに、第１導電型エミッタ
層と第２導電型ベース層とが短絡されるので、第１導電
型エミッタ層と第２導電型ベース層との接合の両端電圧
は低下し始め、そして、ＩＧＢＴ動作に完全に変わると
きには、上記両端電圧は上記接合の拡散電位以下になる
ことを利用している。

【００５４】すなわち、本発明に係る絶縁ゲート型半導
体装置は、第１導電型エミッタ層と第２導電型ベース層
との接合の両端電圧を検出し、この両端電圧が接合の拡
散電位以下のときに、第１の絶縁ゲート型トランジスタ
のゲートキャパシタンスに蓄積されている電荷を放出さ
せるゲート電荷放出手段を備えている。

【００５５】したがって、本発明のように、主半導体素
子構造の動作がサイリスタ動作からＩＧＢＴ動作に変わ
る際に、上記ゲート電荷放出手段により、第１の絶縁ゲ
ート型トランジスタのゲートキャパシタンスに蓄積され
ている電荷を放出すれば、主半導体素子構造が完全にＩ
ＧＢＴ動作になった直後に、主電流が停止されることに
なるので、ＩＧＢＴ動作の期間を短くできる。

【００５６】また、本発明（請求項４，５）によれば、
第２導電型ベース層に流れる電流（ベース電流）による
電圧降下を検出するための電圧検知用電極が設けられて
いるので、過電流によるベース電位の上昇を検出できる
ようになる。したがって、電圧降下の上昇を検出した
ら、素子をオフすることにより、過電流による素子破壊
を未然に防止できる。

【００５７】

【発明の実施の形態】以下、図面を参照しながら発明の
実施の形態（実施態様）を説明する。

【００５８】（第１の実施形態）図１は、本発明の第１
の実施態様に係る過電流保護回路付きサイリスタの概略
構成を示す模式図である。

【００５９】図中、１は低濃度（高抵抗）のｎ型ベース
層を示しており、このｎ型ベース層１の表面には、過電
流検知用電極１１が設けられたｐ型ベース層２が選択的
に形成されている。

【００６０】このｐ型ベース層２の表面には、カソード
電極５が設けられた高濃度（低抵抗）のｎ型エミッタ層
３が選択的に形成されている。このｎ型エミッタ層３と
ｎ型ベース層との間のチャネル領域としてのｐ型ベース
層２上には、ゲート絶縁膜９を介して、ゲート電極１０
が設けられ、これらにより、ｎ型ＭＯＳＦＥＴが構成さ
れている。

【００６１】一方、ｎ型ベース層１の裏面には、アノー
ド電極６が設けられた高濃度のｐ型エミッタ層４が形成
されている。

【００６２】このように構成されたサイリスタをターン
オンするには、ゲート電極１０にカソード電極５に対し
て正のバイアスを印加して、上記ｎ型ＭＯＳＦＥＴのチ
ャネル領域を導通状態にする。

【００６３】この結果、電子がｎ型エミッタ層３から上
記導通状態のチャネル領域を通ってｎ型ベース層１に注
入され、サイリスタがターンオンする。

【００６４】ここで、ターンオン時のアノード電流（主
電流）は、素子に接続された負荷に依存するが、本発明
者等の研究によれば、図２に示すように、素子に接続さ
れた負荷に関係なく、検知電極電位（ｐ型ベース層２の
電位）の上昇に伴って、アノード電流が大きくなること
が分かった。換言すれば、アノード電流の増加に伴っ
て、検知電極電位が高くなることが分かった。

【００６５】特に、アノード電流が大きくなると、アノ
ード電流の変化に対して検知電極電位が急激に大きく変
化することが分かった。このため、アノード電流が最大
遮断電流のように大きな電流のときは、ｐ型ベース層２
の電位、つまり、検知電極電位を検知することにより、
容易にアノード電流を検知できる。

【００６６】したがって、本実施態様のゲート回路７
は、以下のように、ゲート電極１０の電位を制御するよ
うになっている。

【００６７】すなわち、ゲート回路７は、検知電極電位
を検知し、この検知電極電位が所定レベル（例えば、最
大遮断電流に対応した電位レベルより小さいレベル）に
なったら、つまり、素子に最大遮断電流が流れる前に、
素子がターンオフするように、ターンオフゲート信号を
サイリスタに加えれば良い。ここでは、具体的にターン
オフのための構造を示していないが、例えば、同一チッ
プ上にｎ型エミッタとｐ型ベースとの間を短絡するよう
な構造にすれば良い。

【００６８】また、本実施態様によれば、直接素子から
得られる電位情報である検知電極電位に基づいて、アノ
ード電流が最大遮断電流に達したか否かを判断できるの
で、本実施態様の過電流保護回路は、パッケージの外側
に設けられた従来の過電流保護回路よりも応答が速くな
り、最大遮断電流が流れる前に、サイリスタを確実にタ
ーンオフできるようになる。

【００６９】一方、従来のサイリスタでは、ｐ型ベース
層にはゲート電極のみが設けられていたので、最大遮断
電流を検知するための電位を直接素子から得ることはで
きなかった。

【００７０】図３は、図１のサイリスタを同一ペレット
上に集積化した例を示す平面図であり、図中、各正方形
８は一つのサイリスタを示している。

【００７１】ここでは、全てのサイリスタに過電流検知
用電極１１を設けるのではなく、例えば、サイリスタ３
０個に過電流検知用電極１個の割合または同一ペレット
中に１個のみに、過電流検知用電極を分散的に設ける。
これは、過電流検知用電極が設けられたサイリスタに流
れる電流は、このサイリスタ近傍の他のサイリスタに流
れる電流とほぼ等しいからである。

【００７２】このように過電流検知用電極を分散的に設
けることにより、過電流検知用電極の配線が簡単化さ
れ、サイリスタの高集積化が容易になる。

【００７３】（第２の実施形態）図４は、本発明の第２
の実施態様に係る過電流保護回路付きサイリスタの概略
構成を示す模式図である。なお、図１の過電流保護回路
付きサイリスタと対応する部分には図１と同一符号を付
してあり、詳細な説明は省略する（以下、同様）。 本
実施態様の過電流保護回路付きサイリスタが第１の実施
態様のそれと異なる点は、第１の実施態様では特定しな
かったターンオフ用のｎ型ＭＯＳＦＥＴが備わっている
ことにある。

【００７４】すなわち、ｐ型ベース層２の表面には高濃
度のｎ型ドレイン層１２およびｎ型ソース層１３が選択
的に形成され、ｎ型ドレイン層１２とｎ型ソース層１３
との間のｐ型ベース層２上には、ゲート絶縁膜１５を介
して、ゲート電極１６が設けられ、これらにより、ター
ンオフ用のｎ型ＭＯＳＦＥＴが構成されている。ここ
で、２つのゲートＧ１，Ｇ２のオンオフのタイミングを
検知用電極１１により調整するためのゲート回路７が設
けられている。

【００７５】ターンオフは、ゲート電極１０に負の電圧
を印加し、ゲート電極１６に正の電圧を印加する。この
結果、ターンオフ用のｎ型ＭＯＳＦＥＴのチャネル領域
が導通状態となり、ｐ型ベース層２とｎ型エミッタ層３
とが短絡され、素子はオフ状態になる。

【００７６】ここでは、過電流検知用電極１１はｐ型ベ
ース層２とｎ型ドレイン層１２の両方にコンタクトして
いる。すなわち、過電流検知用電極１１はｐ型ベース層
２とｎ型エミッタ層３とを短絡するための短絡電極とし
ても用いられている。換言すれば、過電流検知用電極と
短絡電極とが一体化されている。

【００７７】（第３の実施形態）図５は、本発明の第３
の実施態様に係る過電流保護回路付きサイリスタの概略
構成を示す模式図である。

【００７８】本実施態様の過電流保護回路付きサイリス
タが第２の実施態様のそれと異なる点は、ｐ型ベース層
を二つに分割したことにある。

【００７９】すなわち、図示の如く、第１のｐ型ベース
層２₁ に図１のサイリスタを形成し、第２のｐ型ベース
層２₂ に図４のターンオフ用のｎ型ＭＯＳＦＥＴを形成
している。また、ｐ型ベース層を二つに分割したことに
伴って、過電流検知用電極が電気的に接続された第１の
過電流検知用電極１１₁ と第２の過電流検知用電極１１
₂ とに分割されている。

【００８０】本実施態様によれば、ターンオフ用のｎ型
ＭＯＳＦＥＴとサイリスタとをそれぞれ別のｐ型ベース
層に形成するので、各素子の設計が容易になる。

【００８１】（第４の実施形態）図６は、本発明の第４
の実施態様に係る過電流保護回路付き絶縁ゲート型半導
体素子の概略構成を示す等価回路である。

【００８２】また、図７は、同素子のゲート駆動法を示
すタイムチャートである。図７において、Ｖ_G1，Ｖ_G2は
それぞれ第１，第２のゲート端子Ｇ１，Ｇ２に印加され
ている電圧を示し、Ｖ_G1' ，Ｖ_G2′ はそれぞれ第１，
第２の絶縁ゲート型トランジスタＴ１，Ｔ２のゲート電
極に実際に印加されている電圧を示し、Ｖ_B は主素子
（ｎｐｎｐサイリスタ）のｐ型ベース層の電圧を示し、
そして、Ｉ_A ，Ｖ_A はそれぞれ主素子のアノード電流、
アノード電圧を示している。

【００８３】本実施態様の過電流保護回路付き絶縁ゲー
ト型半導体素子は、大きく分けて、主素子と、この主素
子に流れるアノード電流が所定レベル以上になったら、
ターンオフ制御回路（ゲート電荷放出手段）を動作させ
るトリガ回路と、このトリガ回路の出力に基づいて、主
素子のターンオフ制御を行なうターンオフ制御回路とか
らなる。

【００８４】主素子は、ｎ型エミッタ層、ｐ型ベース
層、ｎ型ベース層、ｐ型エミッタ層を順次積層してなる
ｎｐｎｐサイリスタ（積層半導体層）である。

【００８５】過電流保護回路は、トリガ回路とターンオ
フ制御回路とにより構成される。トリガ回路は、検出用
素子と抵抗Ｒ２と絶縁ゲート型トランジスタＴ５とによ
り構成される。また、主素子および検出用素子の構成は
従来の図２３、図２４のそれと同じであるが、主素子に
その最大遮断電流が流れる前に、抵抗Ｒ２で生じる電圧
降下により絶縁ゲート型トランジスタＴ５がオン状態に
なるように、検出用素子は設計されている。

【００８６】この素子の動作は以下の通りである。

【００８７】まず、素子をオン状態にするには、第１の
ゲート端子Ｇ１に正バイアスを印加し、第２のゲート端
子Ｇ２に負バイアスを印加する。この結果、主素子がサ
イリスタモード（サイリスタ動作）になり、アノード電
流（主電流）が主素子に流れるようになる。

【００８８】このようなオン状態において、アノード・
カソード間に過電流が流れると、抵抗Ｒ２での電圧降下
が増大し、絶縁ゲート型トランジスタＴ５がオフ状態か
らオン状態となる。

【００８９】この結果、ゲート端子Ｇ１に印加されてい
る正バイアスが絶縁ゲート型トランジスタＴ２のゲート
電極に与えられる（時刻ｔ１）。

【００９０】そして、絶縁ゲート型トランジスタＴ２の
ゲート電極に与えられているゲート電圧Ｖ_G2′ が、絶
縁ゲート型トランジスタＴ２のしきい値電圧を越える
と、絶縁ゲート型トランジスタＴ２が導通となり、主素
子のサイリスタを構成するｎ型エミッタ層とｐ型ベース
層とが短絡する。

【００９１】この結果、ｎ型エミッタ層とｐ型ベース層
とのｐｎ接合（エミッタ接合）の両端電圧（エミッタ接
合両端電圧）が下がり始める。言い換えれば、ｐ型ベー
ス層の電圧Ｖ_B が低下する。そして、エミッタ接合両端
電圧がエミッタ接合の拡散電位以下になると、ｎ型エミ
ッタ層からｐ型ベース層への直接の電子注入は停止す
る。

【００９２】すなわち、エミッタ接合両端電圧が拡散電
位以下になると、ｎ型エミッタ層からｐ型ベース層に注
入される電子は、ｎ型エミッタ層から絶縁ゲート型トラ
ンジスタＴ２のチャネル領域を介してのものだけにな
り、主素子はＩＧＢＴモード（ＩＧＢＴ動作）に移行す
る（時刻ｔ２）。

【００９３】エミッタ接合両端電圧が下がると、主素子
のサイリスタを構成するｐ型ベース層の電位が下がり、
絶縁ゲート型トランジスタＴ３がオフ状態となるので、
絶縁ゲート型トランジスタＴ２のゲート電圧（正）が、
抵抗Ｒ１を介して、絶縁ゲート型トランジスタＴ４のゲ
ートに印加される。

【００９４】この結果、絶縁ゲート型トランジスタＴ４
が導通となり、絶縁ゲート型トランジスタＴ１のゲート
キャパシタンスに充電されていた電荷が、絶縁ゲート型
トランジスタＴ４を介して、カソードＫへと排出される
（時刻ｔ３）。

【００９５】ゲートキャパシタンスタンスに充電されて
いた電荷が無くなると、絶縁ゲート型トランジスタＴ１
はオフ状態となり、主素子はターンオフし、やがてオフ
状態となり、アノード電流が流れなくなる。

【００９６】このように本実施態様では、主素子がＩＧ
ＢＴモードに移行する際に、エミッタ接合両端電圧が拡
散電位以下になることを利用して、ターンオフを行なう
タイミングを決定している。

【００９７】すなわち、エミッタ接合両端電圧が拡散電
位以下になった時点で、ターンオフを行なうようになっ
ているので、主素子がＩＧＢＴモードになったら速やか
にターンオフ動作が開始される。このため、原理的には
主素子がＩＧＢＴモードにある時間を最小時間とするこ
とが可能となる。

【００９８】したがって、本実施態様によれば、ターン
オフの際に、主素子がＩＧＢＴモードにある時間を大幅
に短くできるので、ＩＧＢＴモードにおける電力損失お
よびデッドタイムに関する問題を解決できるようにな
る。

【００９９】なお、図６において、抵抗Ｒ３は、ＩＧＢ
Ｔモードからオフ状態へと移行する際に、絶縁ゲート型
トランジスタＴ２のゲートキャパシタンスに充電されて
いる電荷の放電を遅らせるためのものである。

【０１００】また、ダイオードＤ３は、外部からゲート
端子Ｇ２に電圧を印加する際に、抵抗Ｒ３をバイパスす
るためのスピードアップダイオードである。

【０１０１】また、ダイオードＤ１，Ｄ２は、集積化さ
れた絶縁ゲート型トランジスタＴ４，Ｔ５の寄生サイリ
スタのラッチアップを防止するためのものである。

【０１０２】さらに、ダイオードＤ２は、絶縁ゲート型
トランジスタＴ２のゲートキャパシタンスから電荷が絶
縁ゲート型トランジスタＴ１のゲートへ逆流するのを防
止する機能も持っている。

【０１０３】主素子およびターンオフ制御回路を半導体
基板に具体化すると、例えば、図８に示すようなものに
なる。なお、図２３の半導体素子（サイリスタ、絶縁ゲ
ート型トランジスタ）と対応する部分には図２３と同一
符号を付してある。

【０１０４】（第５の実施形態）図９は、本発明の第５
の実施態様に係る絶縁ゲート型半導体素子の概略構成を
示す等価回路である。また、図１０は同素子のゲート駆
動法を示すタイムチャートであり、図１１は同素子の具
体的な構成を示す素子断面図である。

【０１０５】本実施態様は、第４の実施態様において、
検出用素子等を省き、ターンオフ制御回路のみを備えた
絶縁ゲート型半導体素子の例である。本実施態様の場
合、ゲート端子Ｇ２に正バイアスを印加すれば、自動的
にＩＧＢＴモードを経て、素子がターンオフする。

【０１０６】（第６の実施形態）図１２は、本発明の第
６の実施態様に係る過電流保護回路付き絶縁ゲート型半
導体素子の概略構成を示す等価回路である。

【０１０７】本実施態様の絶縁ゲート型半導体素子は、
第５の実施態様のそれにダイオードＤ３、抵抗Ｒ３、ダ
イオードＤ２および絶縁ゲート型トランジスタＴｒ５を
付加したものである。

【０１０８】本実施態様によれば、検知電極ＤＥＴの電
位が所定レベル（例えば、最大遮断電流に対応した電位
レベルよりも小さいレベル）になったら、絶縁ゲート型
トランジスタＴｒ５がオン状態になり、ゲート端子Ｇ１
に印加されている正バイアスが絶縁ゲート型トランジス
タＴｒ２のゲート電極に与えられる。

【０１０９】この結果、ターンオフ制御回路が起動し、
主素子はＩＧＢＴモードを経て安全にターンオフを行な
う。

【０１１０】第４、第５、第６の実施態様では、ターン
オフ制御回路、トリガ回路および絶縁ゲート型半導体素
子を同一基板上に集積化した場合について説明したが、
これらをそれぞれ別の基板上に形成しても良いし、ま
た、個別部品を接続して外部回路により実現することも
可能である。

【０１１１】（第７の実施形態）図１３は、本発明の第
７の実施態様に係る絶縁ゲート型半導体素子（ＩＧＢ
Ｔ）の平面図である。また、図１４は、図１３の絶縁ゲ
ート型半導体素子のＡ−Ａ´断面図である。

【０１１２】図１４において左側は従来と同構造のＩＧ
ＢＴを示しており、右側は過電流を検知する検出部を示
している。本実施態様を装置に適用した場合には、この
ようなＩＧＢＴと検出部とを有する素子が配列形成され
たものとなる。

【０１１３】図中、１０２は高抵抗のｎ型ベース層を示
しており、このｎ型ベース層１０２の一方の表面には高
濃度のｐ型エミッタ層１０１が形成されている。このｐ
型エミッタ層１０１にはドレイン電極１０６が設けられ
ている。

【０１１４】なお、本実施態様では、ｐ型エミッタ層１
０１はｎ型ベース層１０２に直接接しているが、ｐ型エ
ミッタ層１０１とｎ型ベース層１０２との間にバッファ
層を設け、間接的に接するようにしても良い。

【０１１５】また、ｐ型エミッタ層１０１と反対側のｎ
型ベース層１０２の表面にはｐ型ベース層１０３が選択
的に形成されており、このｐ型ベース層１０３の表面に
はソース電極１０７が設けられた高濃度のｎ型エミッタ
層１０４が選択的に形成されている。

【０１１６】このｎ型エミッタ層１０４の中央部表面に
は高濃度の第１のｐ型コンタクト層１０５が選択的に形
成されており、ｐ型ベース層１０３はこの第１のｐ型コ
ンタクト層１０５を介してｎ型エミッタ層１０４と短絡
されている。

【０１１７】また、ｎ型エミッタ層１０４の右端表面に
は高濃度の第２のコンタクト層１１０が選択的に形成さ
れており、この第２のコンタクト層１１０にはｐ型ベー
ス層１０３に流れる電流による電圧降下を検知するため
の電圧検知用電極１１１が設けられている。すなわち、
ｐ型ベース層１０３には第２のコンタクト層１１０を介
して電圧検知用電極１１１が設けられている。

【０１１８】ｎ型エミッタ層１０４とｎ型ベース層１０
２とで挟まれたｐ型ベース層１０３上にはゲート絶縁膜
１０８を介してゲート電極１０９が配設されている。ゲ
ート電極１０９、ゲート絶縁膜１０８の一部は除去され
ている。すなわち、図１３に示すように、第２のｐ型コ
ンタクト層１１０、電圧検知用電極１１１を形成するた
めに、ｐ型コンタクト層１１０、電圧検知用電極１１１
の部分には、ゲート電極１０９、ゲート絶縁膜１０８は
形成されていない。

【０１１９】このように構成された絶縁ゲート型半導体
素子の動作は以下の通りである。すなわち、素子をター
ンオンするにはｎ型エミッタ層１０４に対して正の電圧
をゲート電極１０９に印加する。

【０１２０】この結果、ｎ型エミッタ層１０４はゲート
電極１０９下のｐ型ベース層１０３の表面に誘起された
ｎ型チャネルを介してｎ型ベース層１０２と短絡され、
ｎ型エミッタ層１０４からｎ型ベース層１０２に電子ｅ
が注入されるとともに、この注入された電子の量に見合
った量の正孔ｈがｐ型エミッタ層１０１からｎ型ベース
層１０２に注入される。

【０１２１】このようにｎ型ベース層１０２にキャリア
（電子、正孔）が注入されることにより、高抵抗のｎ型
ベース層１０２は導電変調を起こして低抵抗となり、素
子はオン状態となる。

【０１２２】なお、第２のｐ型コンタクト層１１０が形
成された領域では電子注入が起こらないので、電子電流
は流れず、したがって、正孔電流も流れない。しかし、
第２のｐ型コンタクト層１１０が形成されていない領域
では、電子電流および正孔電流は流れるので、図１３に
示すように、ｐ型コンタクト層１１０の近くに流れる正
孔電流Ｉ_h による生じる電圧降下は検知できる。

【０１２３】したがって、電圧検知用電極１１１を利用
して、ｐ型コンタクト層１１０の近くに流れる正孔電流
Ｉ_h により生じる電圧降下を検出し、この電圧降下のレ
ベルが所定値（素子破壊が起こる値）に達する前に、ゲ
ート電圧を負にして素子をオフ状態にすることにより、
負荷短絡等の原因で発生する過電流による素子破壊を防
止できる。

【０１２４】（第８の実施形態）図１５は、本発明の第
８の実施態様に係る絶縁ゲート型半導体素子の平面図で
ある。なお、図１５のＡ−Ａ´断面図は前出した図１３
と同じである。

【０１２５】本実施態様の絶縁ゲート型半導体素子が第
７の本実施態様のそれと異なる点は、ゲート絶縁膜１０
８、ゲート電極１０９の一部を除去せずに第２のｐ型コ
ンタクト層１１０を形成したことにある。

【０１２６】本実施態様でも第７の本実施態様と同様な
効果が得られる。

【０１２７】（第９の実施形態）図１６は、本発明の第
９の実施態様に係る絶縁ゲート型半導体素子の断面図で
ある。この断面図は図１３のＡ−Ａ´断面図に相当する
ものである。ただし、ＩＧＢＴは省略され検知部のみが
示さている。

【０１２８】第７、第８の実施態様では、ｐ型ベース層
１０３に第２のｐ型コンタクト層１１０を介して間接的
に電圧検知用電極１１１を設けたが、本実施態様では、
ｐ型ベース層１０３に直接電圧検知用電極１１１を設け
ている。

【０１２９】具体的には、ｎ型エミッタ層１０４にｐ型
ベース層１０３に達する深さの溝を形成し、その溝内の
底部に露出したｐ型ベース層１０３の表面に電圧検知用
電極１１１に設けている。なお、溝の内部の側壁面は絶
縁膜１１４により被覆されている。

【０１３０】本実施態様でも第８の本実施態様と同様な
効果が得られる。さらに、本実施態様では、ｐ型ベース
層１０３に直接電圧検知用電極１１１を設けているの
で、より正確なｐ型ベース層１０３の電圧降下の検知が
可能となる。

【０１３１】（第１０の実施形態）図１７は、本発明の
第１０の実施態様に係る絶縁ゲート型半導体素子の平面
図である。ただし、ＩＧＢＴ部分は省略され、検出部の
みが示されている。また、図１８は、図１７の絶縁ゲー
ト型半導体素子のＢ−Ｂ´断面図である。

【０１３２】本実施態様の特徴は、ゲート絶縁膜１０
８、ゲート電極１０９の中央部を除去して、その内部に
電圧検知用電極１１１を設けたことにある。電圧検知用
電極１１１はゲート領域の下に形成された第２のｐ型コ
ンタクト層１１０を介してｐ型ベース層１０３にコンタ
クトしている。

【０１３３】本実施態様でも第９の実施態様と同様な効
果が得られる。さらに、本実施態様では、ｐ型ベース層
１０３からより離れた領域に電圧検知用電極１１１を設
けているので、経路がより長い正孔電流による電圧降下
を検知できる。したがって、経路が長い分だけ抵抗成分
が増え、電圧降下は大きくなるので、電圧降下の検出が
容易になる。

【０１３４】（第１１の実施形態）図１９は、本発明の
第１１の実施態様に係る絶縁ゲート型半導体素子の断面
図である。

【０１３５】これは、図１７の絶縁ゲート型半導体素子
において、ｐ型コンタクト層１０５を取り、ソース電極
１０７がｎ型エミッタ層１０４にのみコンタクトするよ
うにした構成になっている。ソース電極１０７がｎ型エ
ミッタ層１０４とｐ型ベース層１０３とを短絡している
ので、この素子はＩＧＢＴではなくサイリスタとなる。
本実施態様でも第１０の本実施態様と同様に電圧降下の
検出が容易になる。

【０１３６】（第１２の実施形態）図２０は、本発明の
第１２の実施態様に係る過電流保護回路付き絶縁ゲート
型半導体素子の模式図である。図２０の断面図は図１３
のＡ−Ａ´断面図と同じである。ただし、ＩＧＢＴは省
略され検知部のみが示さている。

【０１３７】これは図１４の絶縁ゲート型半導体素子に
電圧降下検知回路１１２およびゲート制御回路１１３を
付加したものである。

【０１３８】電圧降下検知回路１１２は、電圧検知電極
１１１の電圧上昇を検知し、その電圧上昇のレベルが所
定値（素子破壊が起こる値）に達する前にゲート回路１
１３を作動させる。ゲート回路１１３が作動すると、ゲ
ート電極１０９に負のゲート電圧が印加され、素子はオ
フ状態となり、過電流による素子破壊を未然に防止でき
る。なお、電圧降下検知回路１１２、ゲート回路１１３
としては例えば図６に示した回路を利用できる。

【０１３９】このような電圧降下検知回路１１２および
ゲート制御回路１１３を第８〜第１１の絶縁ゲート型半
導体素子に設けても良い。

【０１４０】

【発明の効果】以上詳述したように本発明（請求項１）
によれば、直接素子から得られる電位情報である過電流
検知用電極の電位に基づいて、ゲート電極の電位を制御
できるので、ゲート制御手段は素子とともに同一のパッ
ケージに収めることができる。また、直接素子から得ら
れる電位情報である過電流検知用電極の電位に基づい
て、ゲート電極の電位の制御を行なっているので、その
制御は速いものとなり、応答性の速い制御が可能とな
る。

【０１４１】また、本発明（請求項３）によれば、主素
子としての主半導体素子構造の動作がサイリスタ動作か
らＩＧＢＴ動作に変わる際に、ゲート電荷放出手段によ
り、第１のゲート絶縁ゲート型トランジスタのゲートキ
ャパシタンスに蓄積されている電荷を放出することによ
り、主半導体素子構造が完全にＩＧＢＴ動作になった直
後に、主電流を停止できるので、ＩＧＢＴ動作の期間を
短くできる。

【０１４２】また、本発明（請求項４，５）によれば、
第２導電型ベース層に流れる電流（ベース電流）による
電圧降下を検出するための電圧検知用電極が設けられて
いるので、過電流によるベース電流の上昇を検出できる
ようになる。したがって、電圧降下の上昇を検出した
ら、素子をオフすることにより、過電流による素子破壊
を未然に防止できる。

【図面の簡単な説明】

【図１】本発明の第１の実施態様に係る過電流保護回路
付きサイリスタの概略構成を示す模式図

【図２】検知電極電位とアノード電流との関係を示す特
性図

【図３】図１のサイリスタを集積化した例を示す平面図

【図４】本発明の第２の実施態様に係る過電流保護回路
付きサイリスタの概略構成を示す模式図

【図５】本発明の第３の実施態様に係る過電流保護回路
付きサイリスタの概略構成を示す模式図

【図６】本発明の第４の実施態様に係る過電流保護回路
付き絶縁ゲート型半導体素子の概略構成を示す等価回路

【図７】図６の素子のゲート駆動法を示すタイムチャー
ト

【図８】図６の素子の具体的な構成を示す素子断面図

【図９】本発明の第５の実施態様に係る絶縁ゲート型半
導体素子の概略構成を示す等価回路

【図１０】図９の素子のゲート駆動法を示すタイムチャ
ート

【図１１】図９の素子の具体的な構成を示す素子断面図

【図１２】本発明の第６の実施態様に係る過電流保護回
路付き絶縁ゲート型半導体素子の概略構成を示す等価回
路

【図１３】本発明の第７の実施態様に係る絶縁ゲート型
半導体素子の平面図

【図１４】図１３の絶縁ゲート型半導体素子のＡ−Ａ´
断面図

【図１５】本発明の第８の実施態様に係る絶縁ゲート型
半導体素子の平面図

【図１６】本発明の第９の実施態様に係る絶縁ゲート型
半導体素子の断面図

【図１７】本発明の第１０の実施態様に係る絶縁ゲート
型半導体素子の平面図

【図１８】図１７の絶縁ゲート型半導体素子のＡ−Ａ´
断面図

【図１９】本発明の第１１の実施態様に係る絶縁ゲート
型半導体素子の断面図

【図２０】本発明の第１２の実施態様に係る過電流保護
回路付き絶縁ゲート型半導体素子の模式図

【図２１】従来のＧＴＯの概略構成を示す模式図

【図２２】図２０のＧＴＯのゲート駆動法を示すタイム
チャート

【図２３】従来の絶縁ゲート型半導体素子の素子断面図

【図２４】図２２の絶縁ゲート型半導体素子の等価回路

【図２５】図２２の絶縁ゲート型半導体素子のゲート駆
動法を示すタイムチャート

【図２６】従来のＩＧＢＴの素子断面図

【符号の説明】

１…ｎ型ベース層（第１導電型ベース層） ２…ｐ型ベース層（第２導電型ベース層） ３…ｎ型エミッタ層（第１導電型エミッタ層） ４…ｐ型エミッタ層（第２導電型エミッタ層） ５…カソード電極（第１の主電極） ６…アノード電極（第２の主電極） ７…ゲート回路（ゲート制御手段） ９…ゲート絶縁膜 １０…ゲート電極 Ｔ１…第１の絶縁ゲート型トランジスタ Ｔ２…第２の絶縁ゲート型トランジスタ ＤＥＴ…検知電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/74 Ｈ０１Ｌ 29/74 Ｄ Ｎ 9055−4Ｍ 29/78 ６５２ Ｂ (72)発明者 二宮 英彰 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (5)

【特許請求の範囲】
1. 【請求項１】第１導電型ベース層と、 この第１導電型ベース層の表面に選択的に形成され、過
   電流検知用電極が設けられた第２導電型ベース層と、 この第２導電型ベース層の表面に選択的に形成され、第
   １の主電極が設けられた第１導電型エミッタ層と、 この第１導電型エミッタ層と前記第１導電型ベース層と
   の間のチャネル領域としての前記第２導電型ベース層上
   に、ゲート絶縁膜を介して設けられたゲート電極と、 前記第１導電型ベース層を介して前記第２導電型ベース
   層に接続し、第２の主電極が設けられた第２導電型エミ
   ッタ層と、 前記過電流検知用電極と前記第１の主電極との間の電位
   差を検知し、前記ゲート電極の電位を制御するゲート制
   御手段とを具備してなることを特徴とする絶縁ゲート型
   半導体装置。
2. 【請求項２】前記ゲート制御手段は、前記チャネル領域
   が導通状態のときに、前記過電流検知用電極の電位が所
   定値以上になったら、前記チャネル領域が非導通状態に
   なるように、前記ゲート電極の電位を制御することを特
   徴とする請求項１に記載の絶縁ゲート型半導体装置。
3. 【請求項３】第１導電型ベース層と、 この第１導電型ベース層の表面に選択的に形成された第
   ２導電型ベース層と、 この第２導電型ベース層の表面に選択的に形成され、第
   １の主電極が設けられた第１導電型エミッタ層と、 前記第１導電型ベース層を介して前記第２導電型ベース
   層に接続し、第２の主電極が設けられた第２導電型エミ
   ッタ層からなる主半導体素子構造と、 前記第１導電型エミッタ層と前記第１導電型ベース層と
   を第１のゲート電極のゲート電圧を制御することにより
   短絡する第１の絶縁ゲート型トランジスタと、 前記第１導電型エミッタと前記第２導電型ベース層とを
   前記第１のゲート電極と同極性のゲート電圧を制御する
   ことにより短絡する第２の絶縁ゲート型トランジスタ
   と、 前記第１の絶縁ゲート型トランジスタがオン状態のとき
   に、前記第２の絶縁ゲート絶縁膜型トランジスタをオフ
   状態からオン状態へ移行させるゲート電圧を印加する
   と、前記第１導電型エミッタ層と前記第２導電型ベース
   層との接合の両端電圧を検出し、この両端電圧が前記接
   合の拡散電位以下になると、前記第１のゲート絶縁型ト
   ランジスタのゲートキャパシタンスに蓄積されている電
   荷を放出させるゲート電荷放電手段とを具備してなるこ
   とを特徴とする絶縁ゲート型半導体装置。
4. 【請求項４】第１導電型ベース層と、 この第１導電型ベース層の表面に直接または間接的に接
   する第２導電型エミッタ層と、 この第２導電型エミッタ層と反対側の前記第１導電型ベ
   ース層の表面に選択的に形成された第２導電型ベース層
   と、 この第２導電型ベース層の表面に選択的に形成された第
   １導電型エミッタ層と、 この第１導電型エミッタ層と前記第１導電型ベース層と
   で挟まれた前記第２導電型ベース層上にゲート絶縁膜を
   介して配設されたゲート電極と、 前記第１導電型エミッタ層に設けられた第１の主電極
   と、 前記第２導電型エミッタ層に設けられた第２の主電極
   と、 前記第１の主電極が形成された領域から前記ゲート電極
   が形成された領域までの領域内に設けられ、前記第２導
   電型ベース層に流れる電流による電圧降下を検出するた
   めの電圧検知用電極とを具備してなることを特徴とする
   絶縁ゲート型半導体装置。
5. 【請求項５】第１導電型ベース層と、 この第１導電型ベース層の表面に直接または間接的に接
   する第２導電型エミッタ層と、 この第２導電型エミッタ層と反対側の前記第１導電型ベ
   ース層の表面に選択的に形成された第２導電型ベース層
   と、 この第２導電型ベース層の表面に選択的に形成された第
   １導電型エミッタ層と、 この第１導電型エミッタ層と前記第１導電型ベース層と
   で挟まれた前記第２導電型ベース層上にゲート絶縁膜を
   介して配設されたゲート電極と、 前記第１導電型エミッタ層に設けられ、前記第２導電型
   ベース層と電気的に接続された第１の主電極と、 前記第２導電型エミッタ層に設けられた第２の主電極
   と、 前記第２導電型ベース層に設けられ、該第２導電型ベー
   ス層に流れる電流による電圧降下を検出するための電流
   検知用電極とを具備してなることを特徴とする絶縁ゲー
   ト型半導体装置。