JP2003533052A - 縦型パワーコンポーネントのアノード電圧センサ及び短絡に対する防護のための使用方法 - Google Patents

縦型パワーコンポーネントのアノード電圧センサ及び短絡に対する防護のための使用方法

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JP2003533052A JP2001582845A JP2001582845A JP2003533052A JP 2003533052 A JP2003533052 A JP 2003533052A JP 2001582845 A JP2001582845 A JP 2001582845A JP 2001582845 A JP2001582845 A JP 2001582845A JP 2003533052 A JP2003533052 A JP 2003533052A
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Abstract

(57)【要約】 【課題】 本発明は、裏面（２）にコンポーネントのアノードに対応するメタライゼーションコートを有する薄くドープされたＮ型基板（１）によって形成されたサイリスタ，ＭＯＳ，ＩＧＢＴ，ＰＭＣＴ，ＥＳＴ，ＢＲＴトランジスタ，ＭＯＳサイリスタ，ターンオフＭＯＳサイリスタと称されるコンポーネントからなるグループから選択された縦型パワーコンポーネントのアノード電圧センサに関する。 【解決手段】 前記センサは、正面側に、アノード電位の正面に低電位のＰ型領域によって少なくとも部分的に囲繞された基板領域（１２）を含み、前記領域（１２）はそれとオーミック接触状態にメタライゼーションコート（Ｍ）で被覆され、その上にアノード電圧の像が提供される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は全般的には縦型パワーコンポーネントに関する。更に詳しくは、その
ようなコンポーネントのアノード電圧に接続された電圧の供給に関する。
【０００２】
【従来の技術】
一般的に、縦型パワーコンポーネントにおいては、裏面は均等にメタライゼー
ションされていてコンポーネントのアノードに対応しており、その一方、正面は
カソードメタライゼーション及び１つまたは幾つかの制御端子を備える。一般的
に、アノードは高電圧になり、アノード電圧と同様に変動する検出電圧を持つこ
とは有用であるだろう。
【０００３】 図１Ａ乃至図５Ａは、セルラ型の縦型パワーコンポーネントの種々の例の簡易
化された断面図を示す。図１Ｂ乃至図５Ｂは等価線図を示す。全ての場合におい
て、構造は薄くドープされたＮ型基板１から形成されることが考えられる。
【０００４】 図１Ａは、セルラ型サイリスタのセルの断面図を示す。基板１の裏面側には、
アノード層に対応するＰ型層２が形成され、アノードメタライゼーションＭＡで
被覆されている。正面側にはＰ型ウェル３が形成されており、濃くドープされた
Ｎ型カソード領域４がその中に形成されている。各ウェルの中心部に、濃くドー
プされたＰ型領域６を含むことが好ましい。カソードメタライゼーションＭＫは
領域４及び６と一体的であり、ゲートメタライゼーションＧがウェル３と一体的
である。
【０００５】 図１Ｂは、２つのＰＮＰ及びＮＰＮトランジスタの結合から形成されたサイリ
スタの従来の等価線図を示す。図２Ｂ乃至図５Ｂと同様に図１Ｂでは、アノード
が図面の最上部に図示されており、その一方で、図１Ａ乃至図５Ａの断面図にお
いては、アノードは図面の最下部に示されている。
【０００６】 図２Ａは、縦型ＭＯＳトランジスタまたはＩＧＢＴトランジスタの断面図を示
す。ＭＯＳ型トランジスタの場合、裏面層２はＮ+ 型である。ＩＧＢＴトランジ
スタの場合、裏面層２はＰ+ 型である。正面側に拡散される構造はセルラサイリ
スタのそれと同様であり、Ｐ型ウェル３、Ｎ+ 型領域４、及びＰ+ 型領域６を含
む。カソードメタライゼーションＭＫは図１Ａのそれと同様である。制御電極は
、ウェル３の外周から分離されてその上に形成されたゲートメタライゼーション
Ｇに対応する。図２Ｂは、層２がＰ+ 型である場合、即ちコンポーネントがＩＧ
ＢＴトランジスタである場合の等価線図を示す。この構造は、ＰＮＰトランジス
タと、ＰＮＰトランジスタのベースとコレクタとの間に接続されたエンリッチＭ
ＯＳトランジスタとの結合を含む。
【０００７】 図３Ａ及び図３Ｂは、ゲートターンオン及びゲートターンオフＭＯＳサイリス
タを示す。
【０００８】 図４Ａ及び図４Ｂは、現在ＥＳＴ構造と称されるエミッタスイッチドサイリス
タの構造を示す。
【０００９】 図５Ａ及び図５Ｂは、現在ＢＲＴと表わされるべース抵抗サイリスタの断面図
を示す。
【００１０】 図３乃至図５についてはこれ以上詳述せず、アノードメタライゼーションＭＡ
で被覆されたＰ+ 型層２が裏面側に備えられている点にのみ留意する必要がある
。これらの構造の理解を容易にするために、図３Ａ、図４Ａ及び図５Ａにおいて
示唆されたＭＯＳトランジスタのゲートがＧ１及びＧ２で示されており、これら
のゲートは対応する図３Ｂ、図４Ｂ、及び図５Ｂの等価線図においても同様に示
されている。更なる詳細については、ビー・ジェイ・バリガ（B. J. Baliga）著
，「パワー半導体デバイスの趨勢（"Trends in Power Semiconductor Devices"
）」 IEEE トランザクションズ・オン・エレクトロン・デバイシズ（IEEE Trans
actions on Electron Devices ），43巻，1996年10月，p.1717-1731 を参考にす
ることができる。
【００１１】 図１乃至図５は、本発明の適用に適当な数例の縦型コンポーネントの構造を思
い出させるために説明したのみである。
【００１２】
【非特許文献１】 ビー・ジェイ・バリガ（B. J. Baliga）著，「パワー半導体デバイス
の趨勢（"Trends in Power Semiconductor Devices" ）」 IEEE トランザクショ
ンズ・オン・エレクトロン・デバイシズ（IEEE Transactions on Electron Devi
ces ），43巻，1996年10月，p.1717-1731
【００１３】
【発明が解決しようとする課題】
本発明の目的は、コンポーネントの正面電極上に、アノード電圧よりもはるか
に低いがこのアノード電圧と同一の方向に変動する電圧を供給するために適当な
電圧センサを提供することにある。換言すれば、アノード電圧の像を得ることが
望まれている。
【００１４】
【課題を解決するための手段】
この目的を達成するために、本発明は、コンポーネントのアノードに対応する
メタライゼーションで被覆された裏面を有し、薄くドープされたＮ型基板に形成
されたいわゆるサイリスタ，ＭＯＳ，ＩＧＢＴ，ＰＭＣＴ，ＥＳＴ，ＢＲＴトラ
ンジスタ，ＭＯＳサイリスタ，ゲートターンオフＭＯＳサイリスタを含むグルー
プから選択された縦型パワーコンポーネントのアノード電圧センサであって、ア
ノード電圧に比較して低電圧であるＰ型領域により、少なくとも部分的に囲繞さ
れた基板の領域を正面側に備え、前記領域がオーミック接触状態でメタライゼー
ションにより被覆されており、その上に前記アノード電圧の像が提供されるセン
サを提供する。
【００１５】 本発明の実施の形態では、前記メタライゼーションは、濃くドープされたＮ型
領域上に形成されている。
【００１６】 本発明の実施の形態では、前記アノードメタライゼーションは、Ｐ+ 型領域上
に形成されている。
【００１７】 更に、本発明は、パワーコンポーネントに接続された負荷が短絡しているか否
かを検出するためのそようなセンサの特定の使用方法を目的とする。
【００１８】 本発明はまた、検出された電圧が所定の閾値を越えたときに縦型パワーコンポ
ーネントの動作を禁止する上述のアノード電圧センサの使用方法をも提供する。
【００１９】 本発明はまた、上述したような電圧センサを備えた縦型パワーコンポーネント
のターンオフを制御するための回路であって、前記センサの出力電圧は縦型パワ
ーコンポーネントの前記カソードと、このカソードに接続されたときに縦型パワ
ーコンポーネントをターンオフすることができる縦型パワーコンポーネントの制
御端子との間に接続されたスイッチの制御端子に印加され、前記センサ電圧と前
記ゲート端子との間に遅延回路が介装されている回路をも提供する。
【００２０】 本発明の実施の形態では、遅延回路は、ゲートが前記センサから信号を受信し
、主回路が前記スイッチのゲートと前記縦型コンポーネントの前記制御端子に接
続された抵抗との間に接続されているＭＯＳトランジスタを備えている。
【００２１】
【発明の実施の形態】
本発明の上記の目的、特徴、及び利点について、添付の図面に関連する特定の
実施の形態の以下の非限定的な説明で詳述する。
【００２２】 一般的に、上述した例の縦型コンポーネントの構造は、濃くドープされたＮ型
（たとえば、縦型ＭＯＳトランジスタの場合）またはＰ型（他の前述の例の場合
）の層２を挟んで、アノードメタライゼーションＭＡが被覆された裏面を有する
薄くドープされたＮ型基板１を備える。
【００２３】 本発明に係るセンサの簡略化した断面図が図６に示されている。このセンサは
、基板１のコンポーネントの正面側に形成される。それは、基板の領域１２を画
定する濃くドープされたＰ型領域１１を含む。領域１１は、領域１２を完全に囲
繞するリング状の領域とすることができ、または領域１２に対応する中間ストリ
ップを画定する２つのストリップに対応することができる。濃くドープされたＮ
型領域１３は領域１２の上部に形成されると共に端子１５に接続されたメタライ
ゼーションＭで被覆されており、そこに所望の検出電圧（Ｖ15）が得られる。Ｐ+ 型領域１１の上部表面はメタライゼーションＭＰで被覆されており、それはア
ノード電圧に比較して低い基準電圧、たとえばコンポーネントが接続されるべき
電源の基準電圧、一般には接地されており、この電圧はたとえばカソード電圧で
もある。
【００２４】 図６において、Ｐ+ 型領域１１の表面濃度はＣｓとして表わされており、領域
１１の接合深さはＸｊで表わされており、領域１２の幅、たとえば２つのストリ
ップ１１間の距離または単一領域１１に対応するリングの内径はｌ（エル）とし
て表わされており、メタライゼーションＭの長さはｅとして表されている。
【００２５】 アノードＭＡに電圧が印加されると、端子１５の電圧は、このアノード電圧と
同じ方向に変化する。端子１５の電圧の値及びその変化モードは、上述した種々
のパラメータＣｓ、Ｘｊ、ｌ（エル）、及びｅのみならず、ウェハの厚さＷにも
依存する。
【００２６】 一例として、図７は、Ｗ＝ 300μｍ、Ｘｊ＝６μｍ、Ｃｓ＝2.1019at./cm3 、
及びｅ＝４μｍであり、ｌ（エル）の値がそれぞれ 3.5, 4.5, 5.5及び 6.5μｍ
に等しい場合のコンポーネントのアノードにおける電圧ＶＡによるセンサの端子
１５における電圧Ｖ15の変化を示す。アノード電圧が０と 1,000ボルトとの間で
変化する場合を考える。センサ電圧はアノード電圧と共に増加し、所与のアノー
ド電圧ではｌ（エル）の値と共に増加することが分かる。センサ電圧はアノード
電圧に比例しないが、同じ方向に規則的に変化する。このように、センサ電圧は
アノード電圧の優れた像である。選定された設定では、０ボルトと１０ボルトと
の間、及び０ボルトと３０ボルトまたはそれ以上との間で変化することができる
。パラメータＸｊ及びＣｓが増加すると、即ちセンサ電極が配置される領域１２
を画定する拡散領域１１のサイズが増加すると、アノード電圧及び他のパラメー
タの所定の値に対してセンサ電圧は低下する。
【００２７】 これらの曲線は、コンポーネントが給電されたときの等電位面の分布によって
説明されることが、当業者には明白であるはずである。図８Ａ及び図８Ｂはこれ
らの等電位面の形状についてのシミュレーションの結果を示しており、所望の結
果が達成されることを示している。図８Ａの場合、アノードは５Ｖ電圧であり、
図８Ｂの場合、アノードは１０５Ｖ電圧である。第１の場合では、２Ｖ程度の電
圧がテスト領域の拡散領域１３のレベルに存在し、第２の場合では、１０Ｖ程度
の電圧が存在する。０Ｖの等電位面は実質的に領域１１の拡散深さＸｊに対応す
ることに注目されたい。
【００２８】 このように、本発明は、縦型パワーコンポーネントの正面側にこのコンポーネ
ントのアノード／カソード電圧の像電圧を持つことを可能にする。この像電圧は
当業者が種々の制御または保護の応用のために使用することができる。負荷の短
絡を検出するための手段としてアノード電圧を使用して、縦型パワーコンポーネ
ントのターンオフを制御する応用の一例を、以下に説明する。
【００２９】 図９は、縦型パワーコンポーネントが負荷Ｌ及び供給電圧ＶＳと直列に接続さ
れたＩＧＢＴトランジスタ３１である場合の本発明のそのような応用を示す。本
発明に係る集積化センサは、ＩＧＢＴトランジスタ３１のアノードと像電圧を提
供する端子１５との間に介装されたブロック３２の形で模式的に示されている。
従来、トランジスタ３１は、ＩＧＢＴトランジスタをオンにすることが望まれる
ときに正の電圧平方を供給するために適した制御可能な電圧源Ｅｇ１と直列の抵
抗Ｒｇ１とを含むターンオン回路を伴う。ＩＧＢＴトランジスタ３１のゲートと
カソードとの間には、遅延回路３５を介して検出端子１５に接続されているター
ンオフＭＯＳトランジスタ３４が介装されている。遅延回路３５は、たとえば、
ゲートトランジスタ３４と端子１５との間に直列にＭＯＳトランジスタ３６を備
える。トランジスタ３６のゲートは、抵抗３７を介してトランジスタ３１の制御
端子に接続されている。図９の回路の動作は以下の通りである。トランジスタ３
１のオンフェーズの間、負荷Ｌが短絡すると、トランジスタ３１は実質的に供給
電圧ＶＳの全てを見ている、即ち、そのアノード電圧はそのカソード電圧に対し
て上昇する。この増加は、端子１５における像電圧の増加として表わされる。ト
ランジスタ３４のターンオン閾値は、端子１５の電圧が所定の値を越えると直ち
にトランジスタ３４がオンになるように選定されている。遅延回路３５は、正常
な電源オンフェーズの開始時丁度にトランジスタ３４がターンオンすることを防
止する。実際、トランジスタ３１が最初にオフである場合は、端子１５の電圧は
より高く、次いで、もしも負荷が正常である場合は、電源オンの開始時に急速に
降下する。遅延回路３５が無い場合は、トランジスタ３４は従来のように電源オ
ンの開始時の都度、ターンオンするはずであった。抵抗３７及びトランジスタ３
６のゲートキャパシタンスの存在に連結された時定数は、結果的に、端子１５に
おける信号が電源オン信号の印加の後の所与の遅延後にのみ考慮されることにな
る。そのとき、端子１５は所望のレベルである（負荷が正常である場合はローレ
ベル、負荷が短絡している場合はハイレベル）。
【００３０】 しかし、通常のオンフェーズ中にもしも負荷が短絡した場合、遅延回路はもは
や介在せず、トランジスタ３４は直ちにオンすることが要求される。
【００３１】 図９の種々の要素の位置がそれらの参照符号によって示されている図１０にき
わめて模式的に示すように、図９のコンポーネントの大部分は集積可能であるこ
とに留意すべきである。
【００３２】 図９の図では、コンポーネント３１は他の縦型コンポーネントに置換してもよ
いが、言うまでもなく、そのことはこれらのコンポーネントがゲートターンオフ
型であることを前提とし、たとえば従来のサイリスタの場合はそうではない。幾
つかのコンポーネントについては、トリガされる直前にターンオフを実行するこ
とが可能であるが、このトリガは未だ完全ではなく、導通フェーズにおいてもし
も負荷が短絡した場合、かなりの電流が主コンポーネントに一旦流れると、ター
ンオフを実行することは不可能である。
【００３３】 図１１は、図３Ａ及び図３Ｂに示すようなゲートターンオフＭＯＳサイリスタ
型の回路への本発明の特定の適用例を示す。このコンポーネントをオフにするた
めに、アノードゲート及びカソードゲート端子Ｇ１及びＧ２を同時にカソードに
接続しなければならない。図１１において、図９と同一要素は同一参照番号で示
されている。従って、図１１においては、図９のコンポーネント３１がゲートタ
ーンオフＭＯＳサイリスタ型のコンポーネント４１と置換されている。このコン
ポーネントのゲートＧ２の制御装置は図９のそれと同一であり、要素３４、３６
、及び３７を備えている。更に、負荷が短絡した場合にカソード及びゲートター
ンオフサイリスタのカソードゲートを短絡させるために、アノード電圧の像電圧
はゲートＧ１に直接印加される。
【００３４】 言うまでもなく、本発明は、当業者が容易に想到するであろう種々の変形例、
変化例、及び改善例が可能である。特に、薄くドープされたＮ型基板から形成さ
れた縦型パワーコンポーネントのみを記述したが、Ｐ型基板から形成される逆型
の同様のコンポーネントを形成することもできるであろう。その場合、裏面がカ
ソード面であり、検出システムはアノード電圧に対するカソード電圧の検出シス
テムになる。
【図面の簡単な説明】
【図１Ａ】 縦型パワーコンポーネントの部分断面図を示す。
【図１Ｂ】 図１Ａの構造の等価線図を示す。
【図２Ａ】 縦型パワーコンポーネントの部分断面図を示す。
【図２Ｂ】 図２Ａの構造の等価線図を示す。
【図３Ａ】 縦型パワーコンポーネントの部分断面図を示す。
【図３Ｂ】 図３Ａの構造の等価線図を示す。
【図４Ａ】 縦型パワーコンポーネントの部分断面図を示す。
【図４Ｂ】 図４Ａの構造の等価線図を示す。
【図５Ａ】 縦型パワーコンポーネントの部分断面図を示す。
【図５Ｂ】 図５Ａの構造の等価線図を示す。
【図６】 本発明に係るアノード電圧センサの簡略化した断面図を示す。
【図７】 種々の状態のアノード電圧によってセンサにかかる電圧を示す。
【図８Ａ】 種々の構成の本発明に係るセンサの等電位面の分布の例を示す。
【図８Ｂ】 種々の構成の本発明に係るセンサの等電位面の分布の例を示す。
【図９】 ＩＧＢＴトランジスタの場合の負荷の短絡に対する防護のための本発明の適用
例を示す。
【図１０】 図９の図に対応する集積化構造をきわめて簡略化した方法で示す。
【図１１】 縦型パワーコンポーネントがゲートターンオフＭＯＳサイリスタである場合の
短絡に対する防護の構造の図を示す。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ， ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 コス，オリビエ フランス オネ ル シャトー エフ− 12850 プラス デ カプチンス，４，レ カトル セゾン (72)発明者 ブレル，マリー フランス トゥールーズ エフ−31400 アブニー アリステイド ブリア 36，ア パルテマ 13，バティマ セ (72)発明者 サンチェス，ジャン−ルイ フランス エスカルカン，エフ−31750 シェメン デュ ペシュ，92 (72)発明者 ジャラード，ジャン フランス カスタネット−トローサン エ フ−31320 シェメン ド ビュフォベン ト，30 Ｆターム(参考） 5F005 AA03 AB03 AC02 AE09 GA01

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 コンポーネントのアノードに対応するメタライゼーションで
    被覆された裏面（２）を有し、薄くドープされたＮ型基板（１）に形成されたい
    わゆるサイリスタ，ＭＯＳ，ＩＧＢＴ，ＰＭＣＴ，ＥＳＴ，ＢＲＴトランジスタ
    ，ＭＯＳサイリスタ，ゲートターンオフＭＯＳサイリスタを含むグループから選
    択された縦型パワーコンポーネントのアノード電圧センサであって、アノード電
    圧に比較して低電圧であるＰ型領域（１１）により、少なくとも部分的に囲繞さ
    れた基板の領域（１２）を正面側に備え、前記領域（１２）がオーミック接触状
    態でメタライゼーション（Ｍ）により被覆されており、その上に前記アノード電
    圧の像が提供されることを特徴とするセンサ。
  2. 【請求項２】 前記メタライゼーション（Ｍ）は、濃くドープされたＮ型領
    域（１３）上に形成されていることを特徴とする請求項１に記載のセンサ。
  3. 【請求項３】 前記アノードメタライゼーションは、Ｐ+ 型領域（２）上に
    形成されていることを特徴とする請求項１に記載のアノード電圧センサ。
  4. 【請求項４】 検出された電圧が所定の閾値を越えたときに縦型パワーコン
    ポーネントの動作を禁止することを特徴とする請求項１に記載のアノード電圧セ
    ンサの使用方法。
  5. 【請求項５】 請求項１に記載の電圧センサを備えた縦型パワーコンポーネ
    ントのターンオフを制御するための回路であって、前記センサの出力電圧は縦型
    パワーコンポーネントの前記カソードと、このカソードに接続されたときに縦型
    パワーコンポーネントをターンオフすることができる縦型パワーコンポーネント
    の制御端子との間に接続されたスイッチ（３４）の制御端子に印加され、前記セ
    ンサ電圧と前記ゲート端子との間に遅延回路（３５）が介装されていることを特
    徴とする回路。
  6. 【請求項６】 前記遅延回路（３５）は、ゲートが前記センサから信号を受
    信し、主回路が前記スイッチのゲートと前記縦型コンポーネントの前記制御端子
    に接続された抵抗（３７）との間に接続されているＭＯＳトランジスタ（３６）
    を備えていることを特徴とする請求項５に記載の制御回路。
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