JPH10335664A - モスパワートランジスタの過電圧保護装置 - Google Patents
モスパワートランジスタの過電圧保護装置Info
- Publication number
- JPH10335664A JPH10335664A JP10155421A JP15542198A JPH10335664A JP H10335664 A JPH10335664 A JP H10335664A JP 10155421 A JP10155421 A JP 10155421A JP 15542198 A JP15542198 A JP 15542198A JP H10335664 A JPH10335664 A JP H10335664A
- Authority
- JP
- Japan
- Prior art keywords
- power transistor
- voltage
- drain
- zener diode
- component
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001681 protective effect Effects 0.000 title abstract 2
- 239000000758 substrate Substances 0.000 claims description 17
- 230000015556 catabolic process Effects 0.000 claims description 4
- 238000001465 metallisation Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 垂直モストランジスタと論理構成要素を含ん
だ構成要素に対する保護装置を開示する。 【解決手段】 本保護装置は第１のツェナーダイオード
と、基板に対応した第１の端子と、基板内に形成され第
２のタイプの導電性の領域に対応した第２の端子とを含
んでいる。本発明は更に第１のツェナーダイオードと同
じタイプの導電性であるがアバランシェ電圧が高い第２
のツェナーダイオードと、両方のツェナーダイオードの
第２の端子を含んでおり、両方のツェナーダイオードの
第２の端子は論理回路を通してパワートランジスタをオ
ンにする回路に接続されている。該論理回路は入力の一
方が高く他の入力と異なっている時のみ導通となる。
だ構成要素に対する保護装置を開示する。 【解決手段】 本保護装置は第１のツェナーダイオード
と、基板に対応した第１の端子と、基板内に形成され第
２のタイプの導電性の領域に対応した第２の端子とを含
んでいる。本発明は更に第１のツェナーダイオードと同
じタイプの導電性であるがアバランシェ電圧が高い第２
のツェナーダイオードと、両方のツェナーダイオードの
第２の端子を含んでおり、両方のツェナーダイオードの
第２の端子は論理回路を通してパワートランジスタをオ
ンにする回路に接続されている。該論理回路は入力の一
方が高く他の入力と異なっている時のみ導通となる。
Description
【０００１】
【発明の属する技術分野】本発明は同じ基板内に垂直拡
散型ＭＯＳ（モス）パワートランジスタ（ＶＤ−ＭＯ
Ｓ）と論理回路とを内蔵した構成要素に関する。より詳
細には、本発明はＶＤＭＯＳトランジスタと論理回路の
両方を有した回路の保護回路に関する。
散型ＭＯＳ（モス）パワートランジスタ（ＶＤ−ＭＯ
Ｓ）と論理回路とを内蔵した構成要素に関する。より詳
細には、本発明はＶＤＭＯＳトランジスタと論理回路の
両方を有した回路の保護回路に関する。
【０００２】
【従来の技術】図１はＶＤＭＯＳトランジスタと論理回
路とを結合した構成要素の一部の概略図を示している。
この構成要素にはＮ＋型基板２の上に形成されたＮ型エ
ピタキシャル層１が一般に形成されたＮ型基板を含んで
いる。パワートランジスタは右手部分に形成され、論理
井戸が左手部分に形成されている。
路とを結合した構成要素の一部の概略図を示している。
この構成要素にはＮ＋型基板２の上に形成されたＮ型エ
ピタキシャル層１が一般に形成されたＮ型基板を含んで
いる。パワートランジスタは右手部分に形成され、論理
井戸が左手部分に形成されている。
【０００３】パワートランジスタは例えばセル３の様に
互いに接続された同じセルの１組を含んでいる。各セル
はＰ型の井戸４と、より十分にドーピングされている中
央部分５とを含んでいる。Ｎ型リング６は該井戸の上側
部分に形成されている。Ｎ型リングの外側周辺部分をＰ
型井戸の周辺部分と分離する部分は絶縁ゲート８でコー
ティングされている。Ｎ型リング６は井戸の中央部分５
と同じくメタライゼーション９でコーティングされてい
る。全てのゲート８はゲート端子Ｇに接続され、全ての
メタライゼーション９はソース端子Ｓに接続されてい
る。この構造体の下側表面はドレインメタライゼーショ
ンＤでコーティングされている。従って、ゲート信号が
加えられた時、電流は端子Ｄから端子Ｓに流れやすい。
より詳細には、該電流は絶縁ゲートの下に形成されたチ
ャネルを通りＮ領域１と２からＮ領域６に流れやすい。
この構造体が一般に使用されているのは、該ドレインが
ソースに対し正の電位にバイアスされているからであ
る。
互いに接続された同じセルの１組を含んでいる。各セル
はＰ型の井戸４と、より十分にドーピングされている中
央部分５とを含んでいる。Ｎ型リング６は該井戸の上側
部分に形成されている。Ｎ型リングの外側周辺部分をＰ
型井戸の周辺部分と分離する部分は絶縁ゲート８でコー
ティングされている。Ｎ型リング６は井戸の中央部分５
と同じくメタライゼーション９でコーティングされてい
る。全てのゲート８はゲート端子Ｇに接続され、全ての
メタライゼーション９はソース端子Ｓに接続されてい
る。この構造体の下側表面はドレインメタライゼーショ
ンＤでコーティングされている。従って、ゲート信号が
加えられた時、電流は端子Ｄから端子Ｓに流れやすい。
より詳細には、該電流は絶縁ゲートの下に形成されたチ
ャネルを通りＮ領域１と２からＮ領域６に流れやすい。
この構造体が一般に使用されているのは、該ドレインが
ソースに対し正の電位にバイアスされているからであ
る。
【０００４】同じ“セル”について述べたが、該パワー
トランジスタはデジタル化された構造体を有することが
出来る。この時、領域６は“リング”ではない。しか
し、この用語は以下でも使用し考察を簡単にする。
トランジスタはデジタル化された構造体を有することが
出来る。この時、領域６は“リング”ではない。しか
し、この用語は以下でも使用し考察を簡単にする。
【０００５】論理回路は１つ又は幾つかの井戸１０の中
に形成されている。ドレイン、ソース、及びゲート端子
ｄ，ｓ，ｇを有する基本的なモストランジスタが該井戸
１０の中にある。これは論理井戸の中に形成される構成
要素の例である。
に形成されている。ドレイン、ソース、及びゲート端子
ｄ，ｓ，ｇを有する基本的なモストランジスタが該井戸
１０の中にある。これは論理井戸の中に形成される構成
要素の例である。
【０００６】幾つかの応用例では、該モスパワートラン
ジスタが阻止、即ちオフ状態に切り替わる段階の間に正
の高い過電圧がドレインとソースの間に存在し易い。こ
の様な過電圧は降伏ではなく基板１と井戸１０の間に接
合を生じ、この井戸の中に形成された論理構成要素を破
壊し易い。この現象を避けるため、この様な過電圧が発
生する時、直ちにパワートランジスタを再度オンにし該
過電圧を該パワートランジスタを通して放出させること
が知られている。しかし、この周知の解決策は以下に記
載する幾つかの欠点を有している。
ジスタが阻止、即ちオフ状態に切り替わる段階の間に正
の高い過電圧がドレインとソースの間に存在し易い。こ
の様な過電圧は降伏ではなく基板１と井戸１０の間に接
合を生じ、この井戸の中に形成された論理構成要素を破
壊し易い。この現象を避けるため、この様な過電圧が発
生する時、直ちにパワートランジスタを再度オンにし該
過電圧を該パワートランジスタを通して放出させること
が知られている。しかし、この周知の解決策は以下に記
載する幾つかの欠点を有している。
【０００７】図２はスイッチモード電力供給回路の例を
示しており、過電圧がパワートランジスタに発生する可
能性がある。入力電圧Ｖinは変圧器の一次側２０に加え
られ、該変圧器の二次側２１はダイオード２３を通りコ
ンデンサ２２に接続されている。出力電圧Ｖout はコン
デンサ２２の両端で可変である。変圧器の二次側２０の
第２の端子は集積された構成要素を通り接地されてい
る。該集積された構成要素には垂直モスパワートランジ
スタＴＰと論理回路２７とが含まれている。この論理回
路には、図１の構成要素の下側の表面に対応した該パワ
ートランジスタのドレイン端子と、接地の端子と、制御
信号を受ける少なくとも１つの入力端子２８と、が含ま
れている。この論理回路２７は特にパワートランジスタ
のゲートを制御する事を意味している。
示しており、過電圧がパワートランジスタに発生する可
能性がある。入力電圧Ｖinは変圧器の一次側２０に加え
られ、該変圧器の二次側２１はダイオード２３を通りコ
ンデンサ２２に接続されている。出力電圧Ｖout はコン
デンサ２２の両端で可変である。変圧器の二次側２０の
第２の端子は集積された構成要素を通り接地されてい
る。該集積された構成要素には垂直モスパワートランジ
スタＴＰと論理回路２７とが含まれている。この論理回
路には、図１の構成要素の下側の表面に対応した該パワ
ートランジスタのドレイン端子と、接地の端子と、制御
信号を受ける少なくとも１つの入力端子２８と、が含ま
れている。この論理回路２７は特にパワートランジスタ
のゲートを制御する事を意味している。
【０００８】スイッチモード電力供給回路の動作は当業
者により良く知られている。この動作はパワートランジ
スタＴＰを周期的に切り替えることからなる。
者により良く知られている。この動作はパワートランジ
スタＴＰを周期的に切り替えることからなる。
【０００９】このパワートランジスタの切り替えに関す
る動作を図３に関連して記載している。図３は時間の関
数としてパワートランジスタのドレイン電圧ＶＤと、該
構成要素を一般に流れる電流ＩＤとを示している。
る動作を図３に関連して記載している。図３は時間の関
数としてパワートランジスタのドレイン電圧ＶＤと、該
構成要素を一般に流れる電流ＩＤとを示している。
【００１０】初期の期間、即ち時間ｔ０とｔ１の間で
は、パワートランジスタは阻止され、その間の電圧は電
圧Ｖinに等しい。従って、パワートランジスタはこれが
オフに成ることを要求される時間ｔ２までオンである。
通常、この構成要素の電圧はＶin＋（Ｖout ＋ＶF ）
（ｎｐ／ｎｓ）の値まで増加する。ここに、Ｖinは変圧
器の一次側の電圧を示し、Ｖout は変圧器の二次側の電
圧であリ、ＶF はダイオード２３の順電圧低下であり、
ｎｐ／ｎｓは変圧器の変圧比である。従って、時間ｔ３
で変圧器が消磁すると、該電圧は値Ｖinに低下する。
は、パワートランジスタは阻止され、その間の電圧は電
圧Ｖinに等しい。従って、パワートランジスタはこれが
オフに成ることを要求される時間ｔ２までオンである。
通常、この構成要素の電圧はＶin＋（Ｖout ＋ＶF ）
（ｎｐ／ｎｓ）の値まで増加する。ここに、Ｖinは変圧
器の一次側の電圧を示し、Ｖout は変圧器の二次側の電
圧であリ、ＶF はダイオード２３の順電圧低下であり、
ｎｐ／ｎｓは変圧器の変圧比である。従って、時間ｔ３
で変圧器が消磁すると、該電圧は値Ｖinに低下する。
【００１１】しばしば発生する問題は、該変圧器がこの
変圧器即ち変圧器の接続線に関連した一定の寄生インダ
クタンスを有することと、時間ｔ２の直後に大きな過電
圧があることである。パワートランジスタはオフの段階
になるので、この過電圧により該構成要素の一番脆弱な
部分に、即ち基板と論理井戸の接合を通して電流が発生
する可能性がある。この様な過負荷により、前に示した
様に構成要素が破壊される。
変圧器即ち変圧器の接続線に関連した一定の寄生インダ
クタンスを有することと、時間ｔ２の直後に大きな過電
圧があることである。パワートランジスタはオフの段階
になるので、この過電圧により該構成要素の一番脆弱な
部分に、即ち基板と論理井戸の接合を通して電流が発生
する可能性がある。この様な過負荷により、前に示した
様に構成要素が破壊される。
【００１２】この問題を解決するため、多くの解決策が
従来の技術により提供されている。これらの解決策の幾
つかは一次巻き線の両端に、又はパワー構成要素の両端
にコンデンサを使用し過電圧をスムースにしている。こ
の解決策は外部構成要素が必要であること、切り替えが
遅くなること、及び該構成要素内のエネルギー損失が増
加すること、の欠点がある。他の解決策ではパワー構成
要素と並列にツェナーダイオードを配置し過負荷を吸収
しているが、この方法も外部構成要素を使用することが
必要である。更に、このツェナーダイオードはパワー構
成要素とその論理回路を含んだモノリシック構造に集積
されているが、使用されているツェナーダイオードは比
較的大きく、シリコン表面であるため高価である。
従来の技術により提供されている。これらの解決策の幾
つかは一次巻き線の両端に、又はパワー構成要素の両端
にコンデンサを使用し過電圧をスムースにしている。こ
の解決策は外部構成要素が必要であること、切り替えが
遅くなること、及び該構成要素内のエネルギー損失が増
加すること、の欠点がある。他の解決策ではパワー構成
要素と並列にツェナーダイオードを配置し過負荷を吸収
しているが、この方法も外部構成要素を使用することが
必要である。更に、このツェナーダイオードはパワー構
成要素とその論理回路を含んだモノリシック構造に集積
されているが、使用されているツェナーダイオードは比
較的大きく、シリコン表面であるため高価である。
【００１３】図４に示す解決策はツェナーダイオードＺ
を使用して構成している。このツェナーダイオードＺは
パワートランジスタの破壊閾値より低い保護閾値を有
し、ツェナーのオンによりパワートランジスタもオンす
る様に接続されている。例えば、パワートランジスタＴ
Ｐの制御回路はトランジスタＴＰのゲートとソースの間
に接続された電流源４０と、この電流源に並列でパワー
トランジスタＴＰがオフになる時該電流源を短絡する様
にされているモストランジスタ４１を含んでいる。整流
用ダイオードｄと直列なツェナーダイオードＺはパワー
トランジスタのドレインとゲートの間に接続されてい
る。ダイオードＺとｄの間の接続点は論理回路４２を通
りトランジスタ４１のゲートに接続されている。該論理
回路４２は該ツェナーダイオードが過電圧の後導通にな
る時このトランジスタをオフにするため使用されてい
る。この制御回路については詳細に記載しない。それ
は、この制御回路はパワートランジスタのドレイン電圧
を検出するツェナーダイオードにより制御を再開できる
一例であるからである。
を使用して構成している。このツェナーダイオードＺは
パワートランジスタの破壊閾値より低い保護閾値を有
し、ツェナーのオンによりパワートランジスタもオンす
る様に接続されている。例えば、パワートランジスタＴ
Ｐの制御回路はトランジスタＴＰのゲートとソースの間
に接続された電流源４０と、この電流源に並列でパワー
トランジスタＴＰがオフになる時該電流源を短絡する様
にされているモストランジスタ４１を含んでいる。整流
用ダイオードｄと直列なツェナーダイオードＺはパワー
トランジスタのドレインとゲートの間に接続されてい
る。ダイオードＺとｄの間の接続点は論理回路４２を通
りトランジスタ４１のゲートに接続されている。該論理
回路４２は該ツェナーダイオードが過電圧の後導通にな
る時このトランジスタをオフにするため使用されてい
る。この制御回路については詳細に記載しない。それ
は、この制御回路はパワートランジスタのドレイン電圧
を検出するツェナーダイオードにより制御を再開できる
一例であるからである。
【００１４】実際には、図５に示す様に、ツェナーダイ
オードＺは基板１の上に形成されたＰ型領域５０により
形成されている。このツェナーダイオードのアノードメ
タライゼーションはダイオードｄを通りパワートランジ
スタのゲートに接続されている。このダイオードｄは実
際には井戸１０の中に含まれた論理回路の構成要素の中
に集積されることが好ましいことは勿論である。
オードＺは基板１の上に形成されたＰ型領域５０により
形成されている。このツェナーダイオードのアノードメ
タライゼーションはダイオードｄを通りパワートランジ
スタのゲートに接続されている。このダイオードｄは実
際には井戸１０の中に含まれた論理回路の構成要素の中
に集積されることが好ましいことは勿論である。
【００１５】この実施例は、しかしモストランジスタＴ
Ｐのドレインの電圧ＶＤを示す図６に図示する欠点を有
している。前述の様に、トランジスタＴＰは時間ｔ０と
ｔ１の間でオフとなり、次に時間ｔ２でオフになること
が求められていると仮定している。従って、ドレインの
電圧は電圧ＶZ になるまで増加し、次に電力構成要素が
オンになりその電圧を制限してこの値ＶZ になる。前の
図３で破線で示した段階が繰り返される。トランジスタ
ＴＰにかかる電圧の早い変化によりツェナーダイオード
内に容量性の電流が生ずる。この電流によりトランジス
タＴＰのゲートが放電する様になり、阻止の割合が減少
する。
Ｐのドレインの電圧ＶＤを示す図６に図示する欠点を有
している。前述の様に、トランジスタＴＰは時間ｔ０と
ｔ１の間でオフとなり、次に時間ｔ２でオフになること
が求められていると仮定している。従って、ドレインの
電圧は電圧ＶZ になるまで増加し、次に電力構成要素が
オンになりその電圧を制限してこの値ＶZ になる。前の
図３で破線で示した段階が繰り返される。トランジスタ
ＴＰにかかる電圧の早い変化によりツェナーダイオード
内に容量性の電流が生ずる。この電流によりトランジス
タＴＰのゲートが放電する様になり、阻止の割合が減少
する。
【００１６】この実施例の欠点は阻止段階の電圧ＶＤの
傾斜が以前のものよりかなり小さいこと、即ち阻止期間
がかなり長くロスが増加することである。これは出来る
だけ応答時間を早くしたスイッチモード電力供給回路を
実現しようとする時欠点であることは勿論である。該傾
斜の増加はツェナーダイオードＺにかかる漂遊容量があ
ることによる。この漂遊容量は図４の破線で示してい
る。
傾斜が以前のものよりかなり小さいこと、即ち阻止期間
がかなり長くロスが増加することである。これは出来る
だけ応答時間を早くしたスイッチモード電力供給回路を
実現しようとする時欠点であることは勿論である。該傾
斜の増加はツェナーダイオードＺにかかる漂遊容量があ
ることによる。この漂遊容量は図４の破線で示してい
る。
【００１７】
【発明が解決しようとする課題】本発明はパワートラン
ジスタの切り替え速度を保ちながら垂直モストランジス
タと論理回路とを含んだ構成要素をドレインの過電圧に
対し保護する保護回路を提供することを目的とする。
ジスタの切り替え速度を保ちながら垂直モストランジス
タと論理回路とを含んだ構成要素をドレインの過電圧に
対し保護する保護回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】これを実現するため、本
発明では垂直モスパワートランジスタと論理構成要素と
を含んだ構成要素に対する保護装置を提示している。基
板は第１のタイプの導電性を有し、モストランジスタの
ドレインに対応している。該論理構成要素は第２のタイ
プの導電性の少なくとも１つの井戸の中で該基板の上側
表面に形成されている。該保護回路は第１のツェナーダ
イオードと、基板に対する第１の端子と、基板内に形成
された第２のタイプの導電性の領域に対する第２の端子
を含んでいる。該回路は更に、第１のツェナーダイオー
ドと同じタイプの導電性であるが、アバランシェ電圧が
より高い第２のツェナーダイオードも含んでいる。両方
のツェナーダイオードの第２の端子は論理回路を通して
パワートランジスタをオンにする回路に接続されてお
り、該回路は入力の一方が高く他の入力と異なる時のみ
導電性になる。
発明では垂直モスパワートランジスタと論理構成要素と
を含んだ構成要素に対する保護装置を提示している。基
板は第１のタイプの導電性を有し、モストランジスタの
ドレインに対応している。該論理構成要素は第２のタイ
プの導電性の少なくとも１つの井戸の中で該基板の上側
表面に形成されている。該保護回路は第１のツェナーダ
イオードと、基板に対する第１の端子と、基板内に形成
された第２のタイプの導電性の領域に対する第２の端子
を含んでいる。該回路は更に、第１のツェナーダイオー
ドと同じタイプの導電性であるが、アバランシェ電圧が
より高い第２のツェナーダイオードも含んでいる。両方
のツェナーダイオードの第２の端子は論理回路を通して
パワートランジスタをオンにする回路に接続されてお
り、該回路は入力の一方が高く他の入力と異なる時のみ
導電性になる。
【００１９】本発明の他の実施例に依れば、第２のツェ
ナーダイオードのアバランシェ電圧は構成要素の降伏電
圧にほぼ等しい。
ナーダイオードのアバランシェ電圧は構成要素の降伏電
圧にほぼ等しい。
【００２０】
【発明の実施の形態】種々の図の中で、同じ要素は同じ
参照番号で示している。更に、半導体の構成要素の種々
の断面図では、通常行う様に種々の部分の大きさは縮尺
通りに描いておらず任意に拡大しており図の理解を容易
にしている。
参照番号で示している。更に、半導体の構成要素の種々
の断面図では、通常行う様に種々の部分の大きさは縮尺
通りに描いておらず任意に拡大しており図の理解を容易
にしている。
【００２１】本発明の目的は、図４から図６に記載した
従来の技術の構造と同じく、垂直モスパワートランジス
タと論理回路を含む構成要素が高い過電圧を受けた時該
構成要素のパワートランジスタを再びオンにすることで
ある。前述の実施例の様に、本発明では該構成要素の降
伏電圧より少しでも低い保護電圧を検出し、この保護電
圧に到達するとすぐパワートランジスタＴＰを再びオン
にすることを提示している。
従来の技術の構造と同じく、垂直モスパワートランジス
タと論理回路を含む構成要素が高い過電圧を受けた時該
構成要素のパワートランジスタを再びオンにすることで
ある。前述の実施例の様に、本発明では該構成要素の降
伏電圧より少しでも低い保護電圧を検出し、この保護電
圧に到達するとすぐパワートランジスタＴＰを再びオン
にすることを提示している。
【００２２】本発明ではパワートランジスタＴＰのドレ
インＤに２つのツェナーダイオードＺ１とＺ２を接続す
ることにより該検出を実現しており、より詳細にはドレ
インがＮタイプの前述の記載の場合該ドレインに接続さ
れているのはツェナーダイオードのカソードである。ツ
ェナーダイオードＺ１とＺ２のアノードは論理回路Ｌを
通して接続されている。該論理回路Ｌは該電圧が該ツェ
ナーダイオードの一方の閾値を超える時パワートランジ
スタを再びオンにする信号を発生する。より詳細には、
該ツェナーダイオードの一方、例えばツェナーダイオー
ドＺ１が選ばれそのアバランシェ電圧は所要の保護電圧
に等しくなる。第２のツェナーダイオードＺ２はより高
いアバランシェ電圧、例えば該論理構成要素の井戸と同
じアバランシェ電圧を有する。
インＤに２つのツェナーダイオードＺ１とＺ２を接続す
ることにより該検出を実現しており、より詳細にはドレ
インがＮタイプの前述の記載の場合該ドレインに接続さ
れているのはツェナーダイオードのカソードである。ツ
ェナーダイオードＺ１とＺ２のアノードは論理回路Ｌを
通して接続されている。該論理回路Ｌは該電圧が該ツェ
ナーダイオードの一方の閾値を超える時パワートランジ
スタを再びオンにする信号を発生する。より詳細には、
該ツェナーダイオードの一方、例えばツェナーダイオー
ドＺ１が選ばれそのアバランシェ電圧は所要の保護電圧
に等しくなる。第２のツェナーダイオードＺ２はより高
いアバランシェ電圧、例えば該論理構成要素の井戸と同
じアバランシェ電圧を有する。
【００２３】論理回路Ｌは次の機能を行う：該回路は２
つの入力が等しい時は出力信号を発生せず、入力の一方
が他方の入力と同じか又は高いとすぐに出力信号を発生
する。この論理回路はツェナーダイオードＺ１とＺ２を
通り流れる電流を比較している。ツェナーダイオードＺ
１の電流がダイオードＺ２の電流より高い時、回路Ｌは
パワートランジスタＴＰを再度オンにする信号を発生す
る。実際には、論理回路Ｌは論理井戸１０に内蔵される
ことが好ましく、この井戸のみ外に示し図面の記載を簡
単にしている。
つの入力が等しい時は出力信号を発生せず、入力の一方
が他方の入力と同じか又は高いとすぐに出力信号を発生
する。この論理回路はツェナーダイオードＺ１とＺ２を
通り流れる電流を比較している。ツェナーダイオードＺ
１の電流がダイオードＺ２の電流より高い時、回路Ｌは
パワートランジスタＴＰを再度オンにする信号を発生す
る。実際には、論理回路Ｌは論理井戸１０に内蔵される
ことが好ましく、この井戸のみ外に示し図面の記載を簡
単にしている。
【００２４】ツェナーダイオードＺ１とＺ２のそれぞれ
は、例えば図５に示すダイオードＺの様に実現できる。
即ちエピタキシャル層１の中に形成されたＰ領域で形成
することができる。これらのツェナーダイオードは同じ
表面を有し同じ漂遊容量Ｃ１とＣ２を示しているが、得
られるアバランシェ電圧が異なっている。この異なるア
バランシェ電圧は例えばツェナーダイオードの一方のＰ
領域を他のツェナーダイオードよりもより多くドーピン
グすること、即ちより深くすることにより得られる。従
って、構成要素の切り替え段階の始めでは、即ち図３又
は図６の時間ｔ２の後では、２つのツェナーダイオード
のアノード電圧は漂遊容量の影響のもとで同時に増加す
るが、これらの電圧は制御回路に反射されない。これは
論理回路Ｌは２つの入力が等しい時出力を出さないから
である。構成要素にかかる電圧の立ち上がり時間はこの
様に図３の立ち上がり時間と同じであり、図６の場合の
様にゆっくりでない。アバランシェ電圧がより小さい
（保護閾値に対応した）ツェナーダイオードが取り入れ
られている時のみ、図６に関して記載した方法と同じく
導通により装置が開始する。図４，図５及び図６に記載
した集積保護回路の利点はこの様にオフ状態への切り替
え時間がゆっくりになる欠点を有すること無く実現する
ことが出来ることである。
は、例えば図５に示すダイオードＺの様に実現できる。
即ちエピタキシャル層１の中に形成されたＰ領域で形成
することができる。これらのツェナーダイオードは同じ
表面を有し同じ漂遊容量Ｃ１とＣ２を示しているが、得
られるアバランシェ電圧が異なっている。この異なるア
バランシェ電圧は例えばツェナーダイオードの一方のＰ
領域を他のツェナーダイオードよりもより多くドーピン
グすること、即ちより深くすることにより得られる。従
って、構成要素の切り替え段階の始めでは、即ち図３又
は図６の時間ｔ２の後では、２つのツェナーダイオード
のアノード電圧は漂遊容量の影響のもとで同時に増加す
るが、これらの電圧は制御回路に反射されない。これは
論理回路Ｌは２つの入力が等しい時出力を出さないから
である。構成要素にかかる電圧の立ち上がり時間はこの
様に図３の立ち上がり時間と同じであり、図６の場合の
様にゆっくりでない。アバランシェ電圧がより小さい
（保護閾値に対応した）ツェナーダイオードが取り入れ
られている時のみ、図６に関して記載した方法と同じく
導通により装置が開始する。図４，図５及び図６に記載
した集積保護回路の利点はこの様にオフ状態への切り替
え時間がゆっくりになる欠点を有すること無く実現する
ことが出来ることである。
【００２５】論理回路Ｌ及びパワートランジスタのゲー
トに該回路を接続する方法の種々の変更、修正及び改善
を当業者は行うことが出来る。
トに該回路を接続する方法の種々の変更、修正及び改善
を当業者は行うことが出来る。
【００２６】ツェナーダイオードＺ１とＺ２の実現に関
して、モストランジスタの井戸と同様な要素から作られ
るツェナーダイオードは参考文献である米国特許番号第
５５４３６４５号に記載されている。２つのツェナーダ
イオードが異なる閾値電圧を有し漂遊がほぼ等しいもの
を選ぶことが行われる。
して、モストランジスタの井戸と同様な要素から作られ
るツェナーダイオードは参考文献である米国特許番号第
５５４３６４５号に記載されている。２つのツェナーダ
イオードが異なる閾値電圧を有し漂遊がほぼ等しいもの
を選ぶことが行われる。
【００２７】本発明は広く解釈され、変更、修正及び改
善はこの開示の一部であり本発明の精神及び範囲内であ
る。従って、前述の記載は１例であり、これに制限され
るものではない。
善はこの開示の一部であり本発明の精神及び範囲内であ
る。従って、前述の記載は１例であり、これに制限され
るものではない。
【図１】本発明が適応する構成要素の基板の概略図を示
す。
す。
【図２】図１の構成要素の回路図を示す。
【図３】図２の回路の電圧―電流曲線を示す。
【図４】図２の回路の一部の他の構成を示す回路図であ
る。
る。
【図５】従来の技術に基づく図４の他の回路を含んだ図
１の構成要素の他の基板の側面図を示す。
１の構成要素の他の基板の側面図を示す。
【図６】図４と図５に示す回路に対応した電圧―電流曲
線を示す。
線を示す。
【図７】本発明に基づく保護回路の概略図を示す。
１ Ｎ型エピタキシャル層 ２ Ｎ＋型基板 ３ セル ４ Ｐ型の井戸 ５ Ｐ型井戸の中央部分 ６ Ｎ型リング ８ 絶縁ゲート ９ メタライゼーション １０ 井戸 ２０ 変圧器の一次側 ２１ 変圧器の二次側 ２２ コンデンサ ２３ ダイオード ２７ 論理回路 ２８ 制御信号用入力端子 ４０ 電流源 ４１ モストランジスタ ５０ Ｐ型領域
Claims (2)
- 【請求項１】 垂直モスパワートランジスタ（ＴＰ）と
論理構成要素を含む構成要素に対する保護装置であっ
て、該モストランジスタと該論理構成要素のドレインに
対応する構成要素の第１のタイプの導電性の基板（１，
２）が第２のタイプの導電性の少なくとも１つの井戸
（１０）の中に形成され、該基板の上側表面の上にツェ
ナーダイオード（Ｚ１）と、基板に対応した第１の端子
と、該基板内に形成され第２のタイプの導電性の領域に
対応した第２の端子とを含み、 更に、第１のツェナーダイオードと同じタイプの導電性
であるがアバランシェ電圧が高い第２のツェナーダイオ
ード（Ｚ２）と、該両方のツェナーダイオードの第２の
端子とを含み、該第２の端子は入力の一方が高く他の入
力と異なる時のみ導通状態となる論理回路（Ｌ）を通り
パワートランジスタをオンにする回路に接続されてい
る、ことを特徴とする保護装置。 - 【請求項２】 第２のツェナーダイオードのアバランシ
ェ電圧が該構成要素の降伏電圧にほぼ等しいことを特徴
とする請求項１に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9706823A FR2764136B1 (fr) | 1997-05-28 | 1997-05-28 | Protection contre des surtensions d'un transistor mos de puissance integre |
| FR9706823 | 1997-05-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335664A true JPH10335664A (ja) | 1998-12-18 |
| JP2940547B2 JP2940547B2 (ja) | 1999-08-25 |
Family
ID=9507538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10155421A Expired - Fee Related JP2940547B2 (ja) | 1997-05-28 | 1998-05-21 | モスパワートランジスタの過電圧保護装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6054740A (ja) |
| EP (1) | EP0881682B1 (ja) |
| JP (1) | JP2940547B2 (ja) |
| DE (1) | DE69840515D1 (ja) |
| FR (1) | FR2764136B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044291A (ja) * | 1999-07-26 | 2001-02-16 | Denso Corp | 半導体装置のための保護装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329691B1 (en) * | 1999-12-13 | 2001-12-11 | Tower Semiconductor Ltd. | Device for protection of sensitive gate dielectrics of advanced non-volatile memory devices from damage due to plasma charging |
| US6417544B1 (en) | 2001-06-11 | 2002-07-09 | Chartered Semiconductor Manufacturing Ltd. | Diode-like plasma induced damage protection structure |
| US7262468B2 (en) * | 2001-12-28 | 2007-08-28 | Texas Instruments Incorporated | Method and system for reducing charge damage in silicon-on-insulator technology |
| JP2006148886A (ja) | 2004-10-27 | 2006-06-08 | Stmicroelectronics Sa | パワートランジスタの保護 |
| DE102005019709A1 (de) * | 2005-04-28 | 2006-11-02 | Robert Bosch Gmbh | Endstufe mit Zenerspannungs-Symmetrierung |
| DE102005051004A1 (de) * | 2005-10-25 | 2007-04-26 | Robert Bosch Gmbh | Temperaturkompensation bei Endstufen |
| DE102012111061A1 (de) * | 2012-11-16 | 2014-05-22 | Phoenix Contact Gmbh & Co. Kg | Schutzschaltung für einen Stromwandler und Stromwandler mit einer Schutzschaltung |
| US10110216B1 (en) * | 2017-06-30 | 2018-10-23 | Dialog Semiconductor (Uk) Limited | Over voltage protection of a transistor device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0465878A (ja) * | 1990-07-06 | 1992-03-02 | Fuji Electric Co Ltd | 半導体装置 |
| FR2698486B1 (fr) * | 1992-11-24 | 1995-03-10 | Sgs Thomson Microelectronics | Structure de protection contre les surtensions directes pour composant semiconducteur vertical. |
| DE69326543T2 (de) * | 1993-04-28 | 2000-01-05 | Cons Ric Microelettronica | Monolithisch integrierte Struktur einer elektronischen Vorrichtung mit einer bestimmten unidirektionalen Konduktionsschwellenspannung |
| FR2734113B1 (fr) * | 1995-05-12 | 1997-07-25 | Sgs Thomson Microelectronics | Composant de protection complet de circuit d'interface de lignes d'abonnes |
| WO1997010615A1 (en) * | 1995-09-11 | 1997-03-20 | Analog Devices, Inc. (Adi) | Electrostatic discharge protection network and method |
| US5739998A (en) * | 1996-07-12 | 1998-04-14 | Kabushiki Kaisha Toshiba | Protective circuit and semiconductor integrated circuit incorporating protective circuit |
-
1997
- 1997-05-28 FR FR9706823A patent/FR2764136B1/fr not_active Expired - Fee Related
-
1998
- 1998-05-21 JP JP10155421A patent/JP2940547B2/ja not_active Expired - Fee Related
- 1998-05-22 DE DE69840515T patent/DE69840515D1/de not_active Expired - Fee Related
- 1998-05-22 EP EP98410057A patent/EP0881682B1/fr not_active Expired - Lifetime
- 1998-05-27 US US09/085,520 patent/US6054740A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044291A (ja) * | 1999-07-26 | 2001-02-16 | Denso Corp | 半導体装置のための保護装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69840515D1 (de) | 2009-03-19 |
| EP0881682A1 (fr) | 1998-12-02 |
| JP2940547B2 (ja) | 1999-08-25 |
| FR2764136A1 (fr) | 1998-12-04 |
| FR2764136B1 (fr) | 1999-08-13 |
| EP0881682B1 (fr) | 2009-01-28 |
| US6054740A (en) | 2000-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3262579B2 (ja) | 金属酸化物半導体電界効果型トランジスタ回路 | |
| US4994886A (en) | Composite MOS transistor and application to a free-wheel diode | |
| US6455902B1 (en) | BiCMOS ESD circuit with subcollector/trench-isolated body mosfet for mixed signal analog/digital RF applications | |
| US5932916A (en) | Electrostatic discharge protection circuit | |
| US5543645A (en) | Forward overvoltage protection circuit for a vertical semiconductor component | |
| US8427207B2 (en) | Semiconductor device arrangement and method | |
| US20060267101A1 (en) | Electrostatic Discharge Protection Networks For Triple Well Semiconductor Devices | |
| US6411480B1 (en) | Substrate pumped ESD network with trench structure | |
| US5604655A (en) | Semiconductor protection circuit and semiconductor protection device | |
| US6222236B1 (en) | Protection circuit and method for protecting a semiconductor device | |
| US6878996B2 (en) | MOS power transistor | |
| JPH09509298A (ja) | 保護スイッチ | |
| JP2940547B2 (ja) | モスパワートランジスタの過電圧保護装置 | |
| EP0904636B1 (en) | Power device with a short-circuit detector | |
| US6963087B2 (en) | Pulsed bistable bidirectional electronic switch | |
| JPS6248061A (ja) | 相補性回路技術による集積回路 | |
| US6914297B2 (en) | Configuration for generating a voltage sense signal in a power semiconductor component | |
| US5401996A (en) | Overvoltage protected semiconductor switch | |
| US20240021604A1 (en) | Monolithic component comprising a gallium nitride power transistor | |
| US20010008477A1 (en) | Insulated gate type semiconductor apparatus with a control circuit | |
| US6057577A (en) | Component of protection of an integrated MOS power transistor against voltage gradients | |
| US7087968B1 (en) | Electrostatic discharge protection circuit and semiconductor circuit therewith | |
| JPS6248060A (ja) | 相補性回路技術による集積回路 | |
| US20200321432A1 (en) | Semiconductor device, semiconductor apparatus and method of manufacturing the same | |
| JPH098147A (ja) | 半導体装置の保護回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990518 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080618 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090618 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090618 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110618 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110618 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120618 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |