JPH09509298A - 保護スイッチ - Google Patents

Abstract

(57)【要約】 保護スィッチ（１、１ａ、１ｂ）は、第１の電源電圧ライン（３）に結合するため第１の主電極（Ｄ又はＳ）、負荷（Ｌ）を介して第２の電源電圧ライン（６）に接続する第１の端子（４）に結合されている第２の主電極（Ｓ又はＤ）、及び第１電力半導体装置（２）の導通をイネーブルするゲート制御信号を供給する制御端子（ＧＴ）に結合されている絶縁ゲート電極（Ｇ）を有する第１電力半導体装置（２）を有する。制御回路はノーマルオフ型の第２の半導体装置を具え、このノーマルオフ型の第２の半導体装置が、前記第１電力半導体装置の絶縁されたゲート電極と第１及び第２の主電極の一方の主電極との間にこのノーマルオフ型の第２の半導体装置を結合する第１及び第２の主電極、及び高インピダンス経路を介して前記第１電力半導体装置の絶縁されたゲート電極に結合されている制御電極を有し、前記絶縁されたゲート電極に制御信号が供給されて前記第１電力半導体装置がイネーブルされたとき前記ノーマルオフ型の第２の半導体装置を導通させるように構成する。ノーマルオフ型の第３の半導体装置を含むディセーブリング手段は、前記第１電力半導体装置のノーマル動作中に前記ノーマルオフ型の第２の半導体装置の導通を抑制する。

Description

【発明の詳細な説明】 保護スイッチ 本発明は、例えば自動車の電気系統中の負荷、例えば誘導性負荷を駆動するた めの、絶縁ゲート電力半導体装置、例えばパワーＭＯＳＦＥＴの形態の保護スイ ッチに関するものである。 欧州特許出願公開第０２３９８６１号及び第０２３９８６２号の双方の明細書 には、第１の電源電圧ラインに結合するため第１の主電極、負荷を介して第２の 電源電圧ラインに接続する第１の端子に結合されている第２の主電極、及び第１ 電力半導体装置の導通をイネーブルするゲート制御信号を供給する制御端子に結 合されている絶縁ゲート電極を有する第１電力半導体装置と、前記第１半導体装 置の動作を制御する制御回路とを具える保護スイッチが開示されている。これら の保護スイッチは高電圧側スイッチ、すなわち、負荷と第１及び第２電源電圧ラ インのうちより正のものとの間に結合されたスイッチである。各々の場合、制御 回路は第２半導体装置を具え、この第２半導体装置は第１及び第２主電極と、こ の第２半導体装置の導通度を制御する制御電極とを有し、この第２半導体装置が 電力半導体装置のゲート電極に結合され、導通させられると保護スイッチのター ン・オフ中パワーＭＯＳＦＥＴの固有の寄生ゲート容量を放電させる放電通路を 形成する。 欧州特許出願公開第０２３９８６１号明細書に開示された保護スイッチでは、 第２半導体装置がノーマルオフ型の半導体装置、特にエンハンスメントモード絶 縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）の形態をしており、このエンハン スメントモードＩＧＦＥＴを導通させてパワーＭＯＳＦＥＴのターン・オフ中に 寄生容量を放電させうるようにするためにこのエンハンスメントモードＩＧＦＥ Ｔの絶縁ゲートに別個の制御信号を供給する必要がある。従って、この欧州特許 出願公開第０２３９８６１号明細書に開示された保護スイッチの場合、パワーＭ ＯＳＦＥＴのターン・オフ中に制御回路に電力を供給する必要があり、その結果 電流消費量が可成り多くなる。これらの種類の保護スイッチはしばしば、鉛酸蓄 電池（バッテリ）と通常のビークルの使用中この蓄電池を再充電する交流発電機 とが設けられたこのビークル内の種々の負荷に対する唯一のスイッチとして用い られる。このような状況で、ビークルが使用中でない際にこのような保護スイッ チが蓄電池から可成りの電流を引き出すと、この蓄電池が放電してしまうおそれ がある。 欧州特許出願公開第０２３９８６２号明細書に開示された保護スイッチでは、 第２半導体装置がノーマルオン型の半導体装置、特にデプレションモードＩＧＦ ＥＴの形態をしており、その制御電極すなわちゲート電極が大地と、パワーＭＯ ＳＦＥＴの常規動作中デプレションモードＩＧＦＥＴの導通を禁止する作用をす る電子スイッチに結合されている。しかし、この保護スイッチはデプレションモ ードＩＧＦＥＴの特性に頼っており、デプレションモードＩＧＦＥＴの良好に制 御された所要の導通を呈するとともに、より重要なことにデプレションモードＩ ＧＦＥＴの導通を禁止するための導通チャネルの良好に制御された正確なピンチ オフを呈する当該デプレションモードＩＧＦＥＴを製造するのが極めて困難であ る。特に、例えば欧州特許出願公開第０２３９８６２号明細書に開示されている ようにデプレションモードＩＧＦＥＴに通常用いられているよりも厚肉のゲート 絶縁体を用いて、主電極と制御電極との間の高電圧に耐えうるようにもしたこの ような良好なデプレションモードＩＧＦＥＴを製造するのが困難である。 欧州特許出願公開第０２３９８６１号明細書では、ノーマルオフ型の第２半導 体装置が実際にはパワーＭＯＳＦＥＴの絶縁ゲート電極と大地との間に結合され ており、その結果、第１端子における電圧が誘導性負荷のターン・オフ中大地よ りも低い電位に振れるという問題が生じるおそれがある。その結果特に、保護ス イッチを１つの半導体本体中に集積化した場合に不所望な寄生バイポーラ作用が 生じるおそれがある。この場合、自己絶縁技術を用いると、厚肉の半導体エピタ キシャル層が必要となり、パワーＭＯＳＦＥＴが有する比オン抵抗（Ｒds(on)） が不適切なものとなるおそれがある。 本発明の第１の観点によれば、第１の電源電圧ラインに結合するため第１の主 電極、負荷を介して第２の電源電圧ラインに接続する第１の端子に結合されてい る第２の主電極、及び第１電力半導体装置の導通をイネーブルするゲート制御信 号を供給する制御端子に結合されている絶縁ゲート電極を有する第１電力半導体 装置と、前記第１半導体装置の動作を制御する制御回路とを具え、前記制御回路 がノーマルオフ型の第２の半導体装置を具え、このノーマルオフ型の第２の半導 体装置が、前記第１電力半導体装置の絶縁されたゲート電極と第１及び第２の主 電極の一方の主電極との間にこのノーマルオフ型の第２の半導体装置を結合する 第１及び第２の主電極、及び高インピダンス経路を介して前記第１電力半導体装 置の絶縁されたゲート電極に結合されている制御電極を有し、前記絶縁されたゲ ート電極に制御信号が供給されて前記第１電力半導体装置がイネーブルされたと き前記ノーマルオフ型の第２の半導体装置を導通させるように構成し、前記制御 回路が、前記第１電力半導体装置のノーマル動作中に前記ノーマルオフ型の第２ の半導体装置の導通を抑制するディセーブリング手段を具え、このディセーブリ ング手段が、第１及び第２の主電極と制御電極とを有し第１及び第２の主電極が 前記ノーマルオフ型の半導体装置の制御電極と前記第１電力半導体装置の第２の 主電極との間に結合されているノーマルオフ型の第３の半導体装置と、前記ノー マルオフ型の第３の半導体装置の制御電極に信号を供給する手段とを具え、前記 電力半導体装置のノーマル動作中に第３の半導体装置を導通させて前記ノーマル オフ型の第２の半導体装置の導通を抑制するように構成した保護スィッチを提供 する。 本発明の第１の観点による保護スイッチによれば、第２半導体装置としてノー マルオン型装置を使用するのを回避することができ、更に保護スイッチにおける オフ状態の電流消費量を無視しうる程度に又は実質的に零にしうる。 ここで用いる“保護スイッチ”とは、電力半導体装置と、この電力半導体装置 の動作を少なくともある程度制御する制御回路とを有するスイッチを意味する。 又、ここで用いる言葉“ノーマルオン”型装置とは、少なくとも第１及び第２ の主電極と制御電極とを有する装置であって、これら主電極に適切な電圧が印加 されるも制御電極に電圧が印加されない（すなわち印加される電圧が零である） 場合に導通しており、制御電極に実際に零でない電圧が印加されることによって のみターン・オフしうる装置を意味する。ノーマルオン型半導体装置は一般に、 デプレションモードＩＧＦＥＴ又はこれから形成された装置である。しかし、Ｊ ＦＥＴのような或いはＪＦＥＴとデプレションモードＩＧＦＥＴとの双方の特性 を有する装置のようないかなる適切なノーマルオン装置をも用いることができる 。 又、ここに用いる言葉“ノーマルオフ”型装置とは、少なくとも第１及び第２ の主電極と制御電極とを有する装置で知って、これら主電極に適切な電圧が印加 されるも制御電極にも零でない電圧が印加されるまで導通しない装置を意味する ものである。ノーマルオフ型装置では代表的に、エンハンスメントモードＩＧＦ ＥＴとするか或いはこれに関連する装置とすることができるも、バイポーラトラ ンジスタ又は適切な極性の同様な構造のものとすることもできる。 パーワＭＯＳＦＥＴ装置を流れる負荷電流を制御する制御回路を有する保護ス イッチは米国特許第５２７２３９９号明細書から既知である。この既知の制御回 路は電流ミラーＦＥＴ（その図中２で示されている）を具え、この電流ミラーＦ ＥＴのチャネル導通特性の製造処理依存性はパワー装置（１）の等価な特性と同 じである。この電流ミラーＦＥＴ（２）のドレイン及びゲート端子はパワー装置 （１）のドレイン及びゲート端子にそれぞれ接続され、ノード（１２）における ミラーＦＥＴ（２）のソースと負荷（７）への接続点であるパワー装置（１）の ソースとの間にセンス抵抗（１１）が接続されている。ミラーＦＥＴ（２）と抵 抗（１１）とはパワー装置のソース及びドレイン電極間に接続された分圧器（２ ，１１）として説明されており、これらのノード（１２）における電圧がパワー 装置（１）のドレイン−ソース電圧を追従するようになっている。制御回路は、 パワー装置（１）の絶縁ゲート（Ｇ）及び主ソース電極（Ｓ）間に結合されたノ ーマルオフ型の第２ＦＥＴ（３）をも有している。ノード（１２）における電圧 が予め決定した値を越えると、この第２ＦＥＴ（３）が、パワー装置（１）のノ ード（１２）及びゲート（Ｇ）間に結合されたノーマルオン型のＦＥＴ（４）及 び抵抗（５）の直列回路（４，５）であって、抵抗（５）とノーマルオン型のＦ ＥＴ（４）とのノードが第２ＦＥＴ（３）のゲート（Ｇ）に接続されている当該 直列回路により導通せしめられる。ノーマルオン型のＦＥＴ（４）の制御電極（ すなわちゲートＧ）はパワー装置（１）の主ソース電極（Ｓ）に接続されている 。 米国特許第５２７２３９９号の回路は、制御ＦＥＴ（３）を部分的に導通させ ることによりパワー装置（１）中の電流を制限するためのものであり、これのみ を可能にする。デプレションモードＦＥＴ（４）は常規導通しており、ノード（ １２）に生じる可成り大きな電圧によってのみ導通しなくしうる。更に、米国特 許第５２７２３９９号の回路は制御ＦＥＴ（３）を完全にディセーブリングしえ ない。その理由は、制御ＦＥＴ（３）のゲートに印加しうる最低電位がパワー装 置（１）中の電流によって存在するノード（１２）における電圧によって規定さ れ、更に、センス抵抗（１１）及びデプレションＦＥＴ（４）のチャネル抵抗に より一部が、直列抵抗（６）及び（５）により他の部分が形成されている分圧器 によって制御ＦＥＴ（３）の最低ゲート電圧が制限されている為である。 本発明は、ノーマルオフ型の第２半導体装置の制御電極と電力半導体装置の第 ２主電極との間に第１及び第２主電極が結合されたノーマルオフ型の第３半導体 装置を有するディセーブリング手段によりノーマルオフ型の第２半導体装置の導 通が抑止されるようになっているパワー装置用の、より汎用性のある制御回路に 関するものである。信号はこの第３半導体装置の制御電極に供給されて電力半導 体装置の常規動作中この第３半導体装置を導通させ、従ってノーマルオフ型の第 ２半導体装置をディセーブリングする。本発明によるこのノーマルオフ型の第３ 半導体装置のこのような配置によれば、電力半導体装置に最初に流れうる電流に かかわらず、第２半導体装置を供給された信号に直接応答させて導通状態及び非 導通状態に完全に切換える。他の利点として、本発明はノーマルオン型又はデプ レションモードのいかなる装置も必要とせず、有効なノーマルオン型又はデプレ ションモードの装置をも製造する必要がある場合よりも簡単且つ廉価な有効処理 を以って完全な保護電力スイッチを製造しうる。 第３半導体装置に対しては、適切ないかなる形態のノーマルオフ型半導体装置 をも用いることができる。ディセーブリング手段としてノーマルオフ型のＩＧＦ ＥＴを使用することにより、このような装置が第１電力半導体装置の絶縁ゲート 電極とノーマルオフ型の第２ＩＧＦＥＴの制御電極との間を極めて高インピーダ ンスで結合し、従って第１電力半導体装置がオンすなわち導通し且つディセーブ リング手段がノーマルオフ型の第２半導体装置をディセーブリングするよう動作 すると、第１電力半導体装置の絶縁ゲート電極からこのディセーブリング手段を 経てほんのわずかの電流しか流れず、従ってこのディセーブリング手段の動作に より第１電力半導体装置の動作が著しい悪影響を受けなくなるという利点が得ら れる。 第３半導体装置を導通させる電圧を調整するしきい値調整装置を設けることが できる。このしきい値調整装置によれば、第３半導体装置を導通させるしきい値 を調整して、信号供給手段が第３半導体装置の制御電極に必要な信号を供給しな い場合に第３半導体装置がターン・オンせず第２半導体装置をディセーブリング するようにする。 第１電源電圧ラインが第１及び第２電源電圧ラインのうちでより正である場合 、すなわち、第１電力半導体装置が高電位側のスイッチとして結合されている場 合、前記一方の主電極は第２主電極、すなわち第１電力半導体装置がパワーＭＯ ＳＦＥＴを有する場合ソース電極である。あるいはまた、第２電源電圧ラインが 第１及び第２電源電圧ラインのうちでより正である場合、すなわち第１電力半導 体装置が低電位側スイッチとして結合されている場合、前記一方の主電極は第１ 主電極となる。 前記ディセーブリング手段が、第１及び第２の導通経路と、前記第１端子の電 圧が前記第１及び第２の電源電圧ラインのより高い正の電源ラインの電圧以下の 場合前記第１の導通経路の少なくとも一部のコンダクタンスを変更する手段と、 第１の端子の電圧が前記第１及び第２の電源電圧ラインの他方のより低い正の電 源ラインの電圧以上の場合前記第２の導通経路の少なくとも一部のコンダクタン スを変更する手段と、前記第１及び第２の導通経路のそれぞれ対応する位置の電 圧を比較して前記第３の半導体装置を導通させる出力信号を発生する手段とを具 え、第１の別の半導体装置のコンダクタンスと第２の別の半導体装置のコンダク タンスとの間に予め定めた関係が検出されたとき、前記ノーマルオフ型の第２半 導体装置の導通を抑制するようにすることもできる。このように第１及び第２レ ベルシフタを有する変更可能な第１及び第２導通路を用いることにより、バッテ リ電位又は大地電位のような固定電位に対する信号により、第１電力半導体装置 の絶縁ゲート及び第２主電極に存在する電圧にかかわらずノーマルオフ型の第２ 半導体装置の状態を正しく制御しうるようになる。 本発明の第２の観点によれば、第１の電源電圧ラインに結合する第１の主電極 、負荷を介して第２の電源電圧ラインに接続する第１の端子に結合されている第 ２の主電極、及び第１電力半導体装置の導通をイネーブルするゲート制御信号を 供給する制御端子に結合されている絶縁ゲート電極を有する第１電力半導体装置 と、前記第１半導体装置の動作を制御する制御回路とを具え、前記制御回路が、 第１電力半導体装置の絶縁されたゲート電極と前記第１端子との間を結合する第 ２の半導体装置と、第１及び第２の導通経路を有し前記電力半導体装置の絶縁さ れたゲート電極と第２の主電極との間の結合を抑制する手段と、前記第１端子の 電圧が前記第１及び第２の電源電圧ラインのより高い正の電源ラインの電圧以下 の場合前記第１の導通経路の少なくとも一部のコンダクタンスを変更する手段と 、前記第１の端子の電圧が前記第１及び第２の電源電圧ラインの他方のより低い 正の電源ラインの電圧以上の場合前記第２の導通経路の少なくとも一部のコンダ クタンスを変更する手段と、前記第１及び第２の導通経路のそれぞれ対応する位 置の電圧を比較して出力信号を発生する手段とを具え、前記各対応する位置の電 圧間の予め定めた関係が検出されたとき、前記第２半導体装置により前記電力半 導体装置の絶縁されたゲート電極と第２の主電極との間の結合を抑制するように 構成した保護スィッチを提供する。 本発明の第２の観点による保護スイッチは特に、第２半導体装置としてノーマ ルオン型の装置を用いないようにするのに有利であり、更に保護スイッチにおけ るオフ状態の電流消費量を無視しうるように又は実質的に零にしうる。更に、電 力半導体装置の絶縁ゲート電極と第２電源電圧ラインとの間が接続されていない という事実により高い負のリングオフを可能にする。又、このような保護スイッ チは、バッテリ電位又は大地電位のような固定電位に対する信号が、第１電力半 導体装置の絶縁ゲート及び第２主電極に存在する電圧にかかわらず、ノーマルオ フ型の第２半導体装置の状態を正しく制御する手段を提供する。更に、このよう な保護スイッチは、大地電位に対する印加バッテリ電位が低い場合でも正しく動 作しうる。その理由は、いずれかのレベルシフタの導通路の電圧制御抵抗の変化 を検出しうるようにするのに必要なゲート電圧の振れを極めて小さくすることが でき、例えばＩＧＦＥＴのしきい値に達するのに必要とする電圧の振れよりも著 しく小さくすることができる為である。従って、この回路の場合、負荷端子とレ ベルシフタの各半部に対するそれぞれの電源ラインとの間の電圧の高さが殆ど必 要としない。 本発明の第２の観点による保護スイッチは（及び第２の観点による保護スイッ チも）他の利点を有する。大地電位に対する充分なバッテリ電位がない場合のレ ベルシフタの出力は、入力信号が存在せず、保護スイッチにおいて電力半導体装 置がターン・オフされるのと同じ状態となる。従って、接地端子が故障により負 の電源ラインから分断され、これにより保護スイッチにおけるいかなる内部論理 回路機能又は保護回路機能に対する電源が除去される場合に、本発明の第１及び 第２の双方又はいずれか一方の観点によるこれらの回路配置は、電力半導体装置 が安全にターン・オフされて電力保護スイッチに対するいかなる損傷をも阻止す るとともに負荷の意図されない動作を排除するという利点を有する。 好適例では、前記第１及び第２の導通経路が、制御電極及びこの制御電極に印 加される電圧に依存するコンダクタンスをそれぞれ有する別の第１及び第２の半 導体装置をそれぞれ有し、前記第１の経路の少なくとも一部のコンダクタンスを 変更する手段が、前記第１端子の電圧が前記第１及び第２の電源電圧ラインのよ り高い正の電源ラインの電圧以下の場合前記別の半導体装置の制御電極に第１の 電圧を印加する手段を有し、前記第２の導通経路の少なくとも一部のコンダクタ ンスを変更する手段が、前記第１の端子の電圧が前記第１及び第２の電源電圧ラ インの他方のより低い正の電源ラインの電圧以上の場合前記第２の別の半導体装 置の制御電極に第２の電圧を印加する手段を有するようにする。 前記第１の別の半導体装置の制御電極に第１の電圧を印加する手段が、第１の 電流源を第１の抵抗性素子に結合する第１の半導体スイッチを具え、前記第１の 端子の電圧が前記第１及び第２の電源電圧ラインのより高い正の電源ラインの電 圧以下の場合前記第１の抵抗性素子に第１の電圧が印加されるようにしうる。前 記第２の別の半導体装置の制御電極に第２の電圧を印加する手段が、第２の電流 源を第２の抵抗性素子に結合する第２の半導体スイッチを具え、前記第１の端子 の電圧が前記第１及び第２の電源電圧ラインの他方の低い正の電源ラインの電圧 以上の場合前記第２の抵抗性素子に第２の電圧が印加されるようにしうる。 これによれば、それぞれの抵抗性素子の両端間のわずかの電圧降下を検出でき 、小さな電源電圧で信頼性のあるレベルシフト動作を可能にする。 前記第２の電流源が電流ミラー回路及びダイオード鎖を介して第２の抵抗性素 子に結合されているようにしうる。 第１及び第２の別の半導体装置はノーマルオン型の装置、例えばデプレション モードの絶縁ゲート電界効果トランジスタとして構成した電圧制御抵抗（ＶＣＲ ）を有するようにしうる。このような保護スイッチを用いると、別の半導体装置 の両端間の電圧はほんのわずか（例えば１００ｍＶ）となり、従ってこれらの別 の半導体装置は完全にピンチオフすることがなくなる。従って、処理パラメータ すなわち製造パラメータが広い範囲に広がることにより保護スイッチの正しい動 作を阻害せず、従って製造公差を小さくするすなわち厳しくする必要がなくなる 。 第１及び第２導通路は、第１及び第２枝路のうちの一方、一般には第２枝路に 結合された出力端子を有するブリッジを以ってそれぞれ構成することができる。 第１及び第２導通路が第１及び第２の別の半導体装置を有する場合、これらを第 １端子における電圧に近い低電圧で動作しうるようにする。例えば、前記ブリッ ジ回路の第１及び第２の枝路が、それぞれ第１及び第２の主電極と制御電極を有 するトランジスタをそれぞれ具え、各トランジスタが、前記第１及び第２の別の 半導体装置の関連する半導体装置と抵抗とによって補助電源電圧ラインと前記電 力半導体装置の他方の電極との間に結合され、このブリッジ回路の２個のトラン ジスタの制御電極が一緒に結合され、これら２個のトランジスタの一方のトラン ジスタがダイオード接続されその出力部が前記一方の枝路のトランジスタの一方 の主電極に結合されているようにしうる。 ノーマルオフ型の第２半導体装置は例えば、零でない適切な電圧が制御電極に 印加されるまで著しく導通しないバイポーラトランジスタ又は他のいかなる適切 な装置にすることができるも、第２半導体装置は一般にエンハンスメントモード の絶縁ゲート電界効果トランジスタを有する。 本発明の実施例を以下に図面を参照して説明する。図中、 図１は、本発明を部分的にブロックで簡単化して示す線図であり、 図２は、本発明による保護スイッチを一部ブロックでより詳細に示す線図であ り、 図３は、本発明による保護スイッチの一例を示す回路図であり、 図４〜８は、電力半導体装置のセルと本発明による保護スイッチに用いるのに 適した素子とを示す半導体本体の種々の部分の断面図であり、 図９ａ及び９ｂは、図に示す保護スイッチの動作を示すグラフであり、 図１０は、本発明による保護スイッチの他の例を一部ブロックで簡単化して示 す回路線図である。 図面は実際のものに正比例して描いておらず、図面全体に亘って同様な部分に は同じ符号を付してあることに注意すべきである。 図面特に図１、２、３及び１０を参照するに、第１電力半導体装置２をそれぞ れ有する保護スイッチ１、１ａ、１ｂ、１ｃが図示され、この第１電力半導体装 置２は、第１の電源電圧ライン３に結合した第１の主電極（図１〜３においてＤ 、図１０においてＳ）と、負荷Ｌを介して第２の電源電圧ライン６に接続される 第１の端子４に結合されている第２の主電極（図１〜３においてＳ、図１０にお いてＤ）と、ゲート制御信号を供給して第１電力半導体装置２の導通をイネーブ ルする制御端子ＧＴに結合されている絶縁ゲート電極Ｇとを有する。電源電圧ラ イン３及び６は、例えば自動車の電気系統とすることができる。負荷Ｌは、例え ば自動車のランプ又は他の電気部品とすることができる。第１電力半導体装置２ の動作を制御する制御回路はスイッチ内に含まれている。この制御回路はノーマ ルオフの第２半導体装置Ｍ１４を具え、このノーマルオフ第２半導体装置は、こ の半導体装置を第１電力半導体装置の絶縁ゲート電極Ｇと第１及び第２の主電極 Ｓとの間に接続する第１及び第２の主電極ｄ及びｓと、高インピーダンス経路Ｒ 又はＲ１１とＲ１２を経て第１電力半導体装置２の絶縁ゲート電極Ｇに結合した 制御電極ｇとを有し、これにより、ゲート制御信号が絶縁ゲート電極Ｇに供給さ れて第１電力半導体装置２の導通がイネーブルされたときノーマルオフ半導体装 置Ｍ１４を導通させる。この制御回路も、電力半導体装置２のノーマル動作中に 第２半導体装置の導通を抑制するディセーブリング手段１０（ノーマルオフの第 ３の半導体装置Ｍ１３を含む）を具える。 従って、本発明による保護スイッチは、第２半導体装置としてのノーマルオン 装置の使用を回避することができると共に保護スイッチのオフ状態電流消費を無 視できる程度にすなわちほぼ零にすることができる。 本明細書で用いる用語“ノーマルオン”は、少なくとも第１及び第２の主電極 と制御電極とを有し、主電極に適切な電圧が印加され制御電極に電圧が印加され ない（すなわち、零Ｖ）とき導通し、制御電極に非零Ｖが印加される場合だけタ ーンオフする装置を意味するものとする。一般的に、ノーマルオン半導体装置は デプレッションモードのＩＧＦＥＴ又はデプレッションモードＩＧＦＥＴに由来 する装置である。しかしながら、ＪＦＥＴ又はＪＦＥＴ及びデプレッションモー ドＩＧＦＥＴの両方の特性を有する適切なノーマルオン装置も用いることができ る。 ここで用いる用語“ノーマルオフ”は、少なくとも第１及び第２の主電極と制 御電極とを有し、適切な電圧が主電極に印加されても非零電圧が制御電極に印加 されない限り導通しない装置を意味する。典型的に、ノーマルオン装置はエンハ ンスメントモードＩＧＦＥＴ又はこれと関連する装置とすることができ、バイポ ーラトランジスタ又は適切な極性の同様な構造のものとすることもできる。 図１は本発明による保護スイッチの原理を部分ブロック線図として示す。 図１に示すように、電力半導体装置２は、負荷Ｌ用に高電位スイッチとして結 合したｎチャネルエンハンスメントモード電力ＭＯＳＦＥＴ２を具える。ＭＯＳ ＦＥＴ２のドレイン電極Ｄは正の第１の電源電圧ライン３に結合し、ＭＯＳＦＥ Ｔ２のソース電極Ｓは第１の端子４に結合し、負荷Ｌは第１端子４と負の電源電 圧ライン６との間に結合する。一般的に、第２の電源電圧ライン６はアースに接 続し、第１の電源電圧ライン３は適切な正の電位、例えば保護スイッチが自動車 に用いるために意図されているバッテリ電位に接続する。電力ＭＯＳＦＥＴ２の 制御電極すなわちゲート電極Ｇはゲート入力電圧端子ＧＴを介してゲート駆動回 路（図示せず）に結合する。ゲート駆動回路は適切な通常の形態のものとするこ とができる。 ノーマルオフの第２の半導体装置は、本例ではｎチャネル低電圧エンハンスメ ントモード絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）Ｍ１４で構成するが 、勿論バイポーラトランジスタのような他のいかなる適当なノーマルオフ半導体 装置を用いて第２半導体装置を構成することもできる。ＩＧＦＥＴＭ１４の制御 電極ｇは、図１に示すように本例の場合大きな値の抵抗Ｒにより形成される高イ ンピーダンス経路を介して電力ＭＯＳＦＥＴ２のゲート電極Ｇに結合する。ディ セーブリング手段１０は、電力ＭＯＳＦＥＴ２をターンオンさせる信号ＴＯに応 じてエンハンスメントモードＩＧＦＥＴＭ１４の制御電極ｇに信号を供給してＩ ＧＦＥＴＭ１４をディセーブルすると共に第１及び第２の電源電圧ライン３及び ６並びにゲート端子ＧＴに適切な電圧を印加したとき電力ＭＯＳＦＥＴ２をノー マル動作（すなわち、導通）させるいかなる適当な形態のものとすることができ る。 この高電位保護スイッチにおいて、第１電力半導体装置の絶縁ゲート電極と第 ２の電源電圧ラインとの間が接続されないことは、第１電力半導体装置に悪影響 を及ぼすことなく高い負のリングオフをイネーブルさせる必要がある。 図２に示すように、デセーブリング段１０はｎチャネル低電圧エンハンスメン トモードＩＧＦＥＴＭ１３の形態のノーマルオフの第３の半導体装置を具え、こ の第３の半導体装置はＩＧＦＥＴＭ１４の制御電極ｇに結合した第１の主電極ｄ と第１の端子４に接続されている負荷端子接続ライン４ａに結合した第２の主電 極Ｓとを有し、ＩＧＦＥＴＭ１３がその制御電極ｇに適当な電圧を印加されるこ とにより導通したときＩＧＦＥＴＭ１４の制御電極の電圧が低下しＩＧＦＥＴＭ １４を非導通にし、ゲート電極Ｇと第１の端子４との間の放電経路をディセーブ ルして電力ＭＯＳＦＥＴ２をノーマル動作させる。エンハンスメントモードＩＧ ＦＥＴＭ１３を用いることは、このデバイスにより第１電力半導体装置２の絶縁 されたゲート電極ＧとＩＧＦＥＴＭ１４の制御電極との間に極めて高いインピー ダンス結合が形成され、この結果ＩＧＦＥＴＭ１４がディセーブリング手段１０ によりディセーブルされたとき第１電力半導体装置２の絶縁されたゲート電極Ｇ からＩＧＦＥＴＭ１３を経て極めて微小な電流しか流れず、第１電力半導体装置 ２の導通すなわち動作がディセーブリング手段１０の動作により悪影響を受けな い利点がある。 図２は本発明による高電位保護回路１ａのより詳細な実施例を極めて線図的に 部分的ブロック線図の形態として示す。ディセーブリング手段１０の残りの部分 は、ターンオン信号ＴＯが供給される第１及び第２のレベルシフタ回路ＬＳ１及 びＬＳ２を有する。 図２に示す実施例において、第１のレベルシフタ回路ＬＳ１は、第１の電源電 圧ライン３と抵抗Ｒ２を介して接続ライン４ａに結合された接続部Ｊ１との間に スイッチＭ６に直列に結合された適当な形態の第１の電流源ＣＳ１を有する。第 ２のレベルシフタ回路ＬＳ２も、第１の電源電圧ライン３とスイッチＭ５との間 に結合した適当な形態の第２の電流源ＣＳ２を有する。スイッチＭ５は電流ミラ ー回路の第１の経路Ｍ７を介して第２の電源電圧ライン６に結合する。この電流 ミラー回路の第２の経路Ｍ８はダイオードＤ５〜Ｄ９を介して接続部Ｊ２に結合 する。接続部Ｊ２は抵抗Ｒ３を介して接続ライン４ａに結合する。 スイッチＭ５及びＭ６は共にターンオン信号ＴＯにより制御され、本例では高 電圧ＰチャネルエンハンスメントモードＩＧＦＥＴＭ５及びＭ６の形態のものと する。本例では、電流ミラー回路の第１の経路はダイオード接続した高電圧ｎチ ャネルエンハンスメントモードＩＧＦＥＴＭ７を含み、この電流ミラー回路の第 ２の経路はＩＧＦＥＴＭ７のゲート電極に結合したゲート電極を有する別の高電 圧ｎチャネルエンハンスメントモードＩＧＦＥＴＭ８を含む。勿論、いかなる適 当な形態のスイッチ又は電流ミラー回路をも用いることができる。 第１の端子４の電圧が第１の電源電圧ライン３の電圧よりも低くなると（自動 車用の保護スイッチの場合、バッテリ電位である）、第１のレベルシフタ回路Ｌ Ｓ１の接続部Ｊ１の電圧は第１の導通経路のコンダクタンスを変化させるように 作用し、第１の端子４の電圧が一般的に接地電位である第２の電源電圧ラインの 電位よりも高くなると、第２のレベルシフタ回路ＬＳ２の接続部Ｊ２の電圧は第 ２の導通経路のコンダクタンスを変化させるように作用する。これら第１及び第 ２の導通経路は図２に図示されていいないが、接続ライン４ａと補助電源電圧ラ インＶ_auxとの間で動作する比較器７を示すブロック中に含まれている。比較器 ７は第１の経路と第２の経路との各対応する部分の電圧を比較し、比較された電 圧間に所定の関係が生じたときＩＧＦＥＴＭ１３を導通させてＩＧＦＥＴＭ１４ をディセーブルする出力信号を発生する。 図３は本発明による高電位保護スイッチ１ｂの一例の詳細な回路図を示す。電 力半導体装置は負荷Ｌに対する高電位側スイッチとして結合したｎチャネルエン ハンスメントモード電力ＭＯＳＦＥＴ２を有し、このＭＯＳＦＥＴ２の正の第１ の主電極Ｄは第１の電源電圧ライン３に結合され、第２の主電極Ｓは第１端子４ に結合され、第１の端子は保護スイッチが用いられているものとして負荷Ｌを介 して負の第２の電源電圧ライン６に接続する。電力ＭＯＳＦＥＴ２の制御すなわ ちゲート電極Ｇはゲート制御端子ＧＴを介して通常の構造のゲート駆動回路（図 示せず）に結合する。 第１の電源電圧ライン３と電力ＭＯＳＦＥＴ２の絶縁されたゲート電極Ｇとの 間に第１の電圧クランプ回路を結合する。図示の実施例において、電圧クランプ 回路は、電力ＭＯＳＦＥＴ２のノーマル動作において逆方向バイアスとなるよう に接続したツェナダイオードＺＤ１を有する。このツェナダイードＺＤ１はダイ オードＤ１３とバック対バックの関係に配置され、このダイオードＤ１３は電力 ＭＯＳＦＥＴ２のノーマル動作中に順方向バイアスとなりツェナダイオードＺＤ １が順方向バイアスされたとき絶縁されたゲート電極と第１の電源電圧ラインと の間で電流が流れるのを阻止するように作用する。ダイオードＤ１４とバッツ対 バックに配置されたツェナダイオードＺＤ２を有する同様な第２のクランプ回路 を電力ＭＯＳＦＥＴ２の絶縁ゲート電極Ｇと第２の電源電圧ライン６との間に結 合する。勿論、ツェナダイオードＺＤ１，ＺＤ２及びダイオードＤ１３及びＤ１ ４だけを図示したが、これらダイオードの各々は適切な数のダイオードで構成し て所望の降伏特性を達成することもできる。これらのダイオードは、例えば電力 ＭＯＳＦＥＴ２の絶縁層上に形成した多結晶シリコンダイオードとすることがで きる。 第２半導体装置はｎチャネルエンハンスメントモードＩＧＦＥＴＭ１４で構成 し、本例ではゲート電極と第１の端子４との間に抵抗Ｒ１３に直列に結合する。 ＩＧＦＥＴＭ１４の制御電極ｇは、本例では直列接続した抵抗Ｒ１１とＲ１２に より形成される高インピーダンス抵抗経路を介してゲート電極Ｇに結合する。I ＧＦＥＴＭ１４の制御電極は、ｎチャネルエンハンスメントモードＩＧＦＥＴＭ １３である第３の半導体装置の第１の主電極にも結合する。図３に示すように、 所望の場合、ＩＧＦＥＴＭ１３の第２の主電極ｓと負荷端子接続ライン４ａとの 間に閾値調整ダイオードＤ１２を結合し、ダイオードＤ１２に並列に形成した短 絡リンク９を分断することによりＩＧＦＥＴＭ１３の第２主電極ｓにアノード結 合することができる。 図３に示すディセーブリング手段１０について詳細に説明する。図３に示すよ うに、ｎチャネル低電圧エンハンスメントモードＩＧＦＥＴＭ１は、基準電源電 圧端子Ｖ_refに結合された制御すなわちゲート電極ｇと第１及び第２の主電極と を有し、これら主電極の一方の主電極ｓは抵抗Ｒ１を介して低電圧電源端子Ｖ_{lo w} に結合する。ＩＧＦＥＴＭ１の他方の主電極は低電圧Ｐチャネルエンハンスメ ントモードＩＧＦＥＴＭ２のソース−ドレイン導通経路を介して第１の電源電圧 ライン３に結合する。ＩＧＦＥＴＭ２はダイオード接続され、そのゲートすなわ ち制御電極ｇは別の低電圧ＰチャネルエンハンスメントモードＩＧＦＥＴＭ３及 びＭ４のゲート電極に結合する。これらＩＧＦＥＴＭ３及びＭ４は第１の電源電 圧ライン３に結合したソース電極ｓをそれぞれ有する。ＩＧＦＥＴＭ３及びＭ４ のドレイン電極は、高電圧ＰチャネルエンハンスメントモードＩＧＦＥＴＭ５及 びＭ６の形態のスイッチングトランジスタのソース電極にそれぞれ結合する。 信号ＴＯを、高電圧ＰチャネルエンハンスメントモードＩＧＦＥＴＭ５及びＭ ６のゲートに結合した端子６に供給する。図２に示す実施例において、ＩＧＦＥ ＴＭ５のドレイン電極はダイオード接続した高電圧ｎチャネルエンハンスメント モードＩＧＦＥＴＭ７のドレイン電極ｄに結合し、このＩＧＦＥＴＭ７は別の高 電圧ｎチャネルエンハンスメントモードＩＧＦＥＴＭ８と共に電流ミラー回路を 構成し、これらＩＧＦＥＴＭ７及びＭ８は共に第２の電源電圧ライン６に結合し たソース電極ｓをそれぞれ有している。ＩＧＦＥＴＭ６のドレイン電極は抵抗Ｒ ２に直列に接続ライン４ａに結合する。 ＩＧＦＥＴＭ８のドレイン電極は、本例では５個のダイオードＤ９〜Ｄ５のダ イオード鎖の第１のダイオードＤ９のカソードに結合する。勿論、接続するダイ オードの数は回路の個々の要件及び個々のダイオードの特性に依存する。このダ イオード鎖の最後のダイオードＤ５のアノードは、ツェナダイオードＤ４に並列 に接続した抵抗Ｒ３を介して接続ライン４ａに結合する。 第１のレベルシフタＬＳ１はＩＧＦＥＴＭ１，Ｍ２，Ｍ４及びＭ６と、抵抗Ｒ ２と、ダイオードＤ９とにより構成され、第２のレベルシフタＬＳ２はＩＧＦＥ ＴＭ１，Ｍ２，Ｍ３，Ｍ５，Ｍ７及びＭ８と、ダイオードＤ９〜Ｄ５と、抵抗Ｒ ３とにより構成される。抵抗Ｒ１と、ＩＧＦＥＴＭ１，Ｍ２及びＭ４とは第１の レベルシフタＬＳ１の電流源ＣＳ１を構成し、抵抗Ｒ１とＩＧＦＥＴＭ１，Ｍ２ 及びＭ３とはレベルシフタＬＳ２の電流源ＣＳ２を構成する。 図２に示すように、レベルシフタＬＳ１及びＬＳ２は各接続部Ｊ１及びＪ２に おける電圧を制御する。接続部Ｊ１及びＪ２は、電圧により制御される抵抗とし て作用する第１及び第２の補助半導体装置Ｒ５及びＲ７の制御電極ｒにそれぞれ 接続する。この実施例にいて、第１及び第２の補助半導体装置Ｒ５及びＲ７はｎ チャネルデプレッションモードＩＧＦＥＴ、すなわちゲート制御抵抗とする。 電力半導体装置の制御回路における第１及び第２の導通経路のコンダクタンス を変化させる第１及び第２のレベルシフタＬＳ１及びＬＳ２を用いることは、そ れ自身新規なことである。従って、図３は第１電力半導体装置２を具える新規な 保護スイッチ１ｂを示し、この半導体装置２は、第１の電源電圧ライン３に接続 する第１の主電極Ｄと、負荷Ｌを介して第２の電源電圧ライン６に接続する第１ の端子４に結合した第２の主電極ｓと、ゲート信号を供給して電力半導体装置２ を導通させる制御端子ＧＴに結合した絶縁されたゲート電極Ｇとを有する。この スイッチ１ｂに含まれ電力半導体装置２の動作を制御する制御回路は、電力半導 体装置２の絶縁ゲートＧを第１の端子４に結合する第２の半導体装置Ｍ１４と、 電力半導体装置２の絶縁されたゲート電極Ｇと第２の主電極ｓとの結合を抑制す る手段とを具える。この抑制手段はそれぞれ電圧で制御される抵抗Ｒ５及びＲ７ を含む第１及び第２の導通経路を具え、これによりレベルシフタＬＳ１及びＬＳ ２の接続部Ｊ１及びＪ２における電圧により第１及び第２の導通経路のコンダク タンスを変更することができる。第１の導通経路の少なくとも一部（Ｒ５）のコ ンダクタンスは、第１端子４の電圧が第１及び第２の電源電圧ラインのうちより 高い正の電源電圧ライン３の電圧以下のとき変更される。第２の導通経路の少な くとも一部（Ｒ７）のコンダクタンスは、第１端子４の電圧が第１及び第２の電 源電圧ラインのより低い方の正の電源電圧ライン（６）の電圧よりも高いときに 変更される。比較器７のこれら第１及び第２の導通経路の各対応する位置の電圧 を比較することにより出力信号が発生し（ラインＯＳ及び８０を介して）、各対 応する位置の電圧間の予め定めた関係が検出されたとき第２の半導体装置Ｍ１４ により電力半導体装置２の絶縁されたゲート電極Ｇと第２の主電極との結合が抑 制される。 この保護回路１ｂは、第１の電源電圧ライン３と第２の電源電圧ライン６との 間に印加されるバッテリ電位が低い状態にある場合でさえも正しく動作すること ができる。レベルシフタＬＳ１及びＬＳ２と共に導通経路Ａ又はＢにおける電圧 制御抵抗Ｒ５又はＲ７の抵抗値に検出し得る変化を発生させるのに必要なゲート 電圧変動は極めて小さくなり、例えばＩＧＦＥＴの閾値に達するのに必要な電圧 変動よりも大幅に小さくなる。これにより、負荷端子と各電源電圧ラインとの間 で必要な電圧の上側範囲はレベルシフタの半分に最小化されることになる。 ツェナダイオードＤ３は抵抗Ｒ２に並列に結合して第２の補助半導体装置Ｒ５ のゲート酸化膜を保護する。 図３の実施例に示すように、第１及び第２の補助半導体装置Ｒ５及びＲ７は比 較器７を構成する差動増幅器の各枝路Ａ及びＢに設ける。 勿論、いかなる好適な形態の比較器を用いることができるが、図３の実施例に おいては比較器の第１の枝路Ａは補助電源電圧ラインＶ_auxと第１の半導体装置 Ｒ５との間にダイオード接続したｎチャネル低電圧エンハンスメントモードＩＧ ＦＥＴＭ９に直列に結合した抵抗Ｒ４を有し、比較器７の他の枝路Ｂは補助電源 電圧ラインＶ_auxと第２の半導体装置Ｒ７との間にｎチャネル低電圧エンハンス メントモードＩＧＦＥＴＭ１０に直列に結合した抵抗Ｒ６を有する。ＩＧＦＥＴ Ｍ１０のゲートはＩＧＦＥＴＭ９のゲートに結合する。差動増幅器すなわちブリ ッジ回路７の出力ＯＳは、抵抗Ｒ６とＩＧＦＥＴＭ１０のドレイン電極との間の 接続部Ｊ３から取り出す。 差動増幅器７の出力ＯＳは、本例では２個のインバータ段を有するゲイン段８ に結合する。従って、図３に示すように、ゲイン段８はｎチャネル低電圧エンハ ンスメントモードＩＧＦＥＴＭ１１を有し、このＩＧＦＥＴＭ１１は抵抗Ｒ８を 介して補助電源電圧ラインＶ_auxに結合したドレイン電極ｄと、抵抗Ｒ９を介し て接続ライン４ａに結合したソース電極ｓとを有する。図示するように、抵抗Ｒ ９は、第１及び第２の半導体装置Ｒ５及びＲ７と同様にｎチャネルデプレション モードＩＧＦＥＴの形態のものとしてＩＧＦＥＴＭ１１と抵抗Ｒ８及びＲ９とに より構成されるステージの閾値を前段の差動ステージの動作点に整合させる。Ｉ ＧＦＥＴＭ１１のドレイン電極ｄは第２インバータ段のｎチャネル低電圧エンハ ンスメントモードＩＧＦＥＴＭ１２の絶縁されたゲート電極に結合する。ＩＧＦ ＥＴＭ１２は抵抗Ｒ１０を介して補助電源電圧ラインＶ_auxに接続したドレイン 電極と、接続ライン４ａに結合したソース電極とを有する。増幅された出力信号 はライン８０を介してｎチャネル低電圧エンハンスメントモードＩＧＦＥＴＭ１ ３のゲートすなわち制御電極に供給する。 上述したように、ダイオード１２を導電リンク９を切断して第３半導体デバイ スを構成するＩＧＦＥＴ Ｍ１３と直列に結合し、ＩＧＦＥＴ Ｍ１３のしきい 値電圧を増大させて、ＩＧＦＥＴ Ｍ１３のしきい値電圧をＩＧＦＥＴ Ｍ１２ のしきい値電圧より高くし、その結果として、ターンオフ時に補助電圧供給ライ ンＶ_aux上の電圧が比較器７の動作ヘッドルーム以下に低下し、次いで負荷Ｌの 相互作用により上昇する場合に、ＩＧＦＥＴ Ｍ１２が最初にターンオンしてＩ ＧＦＥＴ Ｍ１３がターンオンするのを阻止し、ゲート放電ＩＧＦＥＴ Ｍ１４ をディセーブルしないようにすることができる。ＩＧＦＥＴ Ｍ１２をＩＧＦＥ Ｔ Ｍ１３より先にターンオンする他の方法を使用することもできること勿論で ある。例えば、ＩＧＦＥＴ Ｍ１２及びＭ１３の負荷として適当な抵抗値を使用 することができ、或いはそれらの相対導通チャネル長及び／又は幅を（例えばＩ ＧＦＥＴ Ｍ１２に幅広導通チャネルを与え、ＪＧＦＥＴ Ｍ１３に幅狭導通チ ャネルを与えることにより）調整することができ、或いは、当然のことながら、 ゲート絶縁層又は誘電体層の厚さを所望のしきい値電圧が得られるように調整す ることができる。 明らかなように、エンハンスモードＩＧＦＥＴ Ｍ１〜Ｍ１４及びデプレショ ンモードゲート制御抵抗Ｒ５，５７及びＲ９の各々はバックゲート電極ｂｇを有 している。これらのバックゲート電極は不所望な寄生バイポーラ作用を生じない ように回路内の最も適切な点に結合する。従って、ｎチャネル低電圧エンハンス メントモードＩＧＦＥＴ Ｍ９，Ｍ１０，Ｍ１１，Ｍ１２，Ｍ１３及びＭ１４の バックゲートｂｇ及びｎチャネルデプレションモードゲート制御抵抗Ｒ５，Ｒ７ 及びＲ９のバックゲートｂｇは接続ライン４ａに結合する。高電圧ｎチャネルエ ンハンスメントモードＩＧＦＥＴ Ｍ７及びＭ８のバックゲートｂｇは第２電圧 供給ライン６に接続する。ｐチャネルエンハンスメントモードＩＧＦＥＴ Ｍ２ ，Ｍ３，Ｍ４，Ｍ５及びＭ６のバックゲートｂｇは第１電圧供給ライン３に接続 する。ＩＧＦＥＴ Ｍ１のバックゲートは図に示すように低電圧供給端子Ｖ_low に接続する。 他の抵抗は任意の適当な構造のものとすることができる。図３に示す実施例で は、抵抗Ｒ２，Ｒ１３、特にＲ１３は不所望な寄生バイポーラ動作を生じないよ うに薄膜抵抗として形成するが、抵抗Ｒ１，Ｒ４，Ｒ６，Ｒ８及びＲ１０〜Ｒ１ ２は拡散抵抗として形成する。 種々のダイオードは、同様に不所望な寄生バイポーラ動作を生じないように、 全て薄膜構造素子として形成する。種々のＩＧＦＥＴも薄膜デバイスとして形成 することができるが、一般にこれらのＩＧＦＥＴは拡散デバイスとして形成する 。 保護形スイッチ１ｂを構成する種々の素子の値は、使用する素子の精密な特性 及び保護形スイッチに対する特定の要件に依存する。しかし、一例につき説明す ると、実際上レベルシフタＬＳ２及びＬＳ１の負荷を構成する抵抗Ｒ２及びＲ３ は小さくしてレベルシフタＬＳ１及びＬＳ２の時定数を小さくし、ストレイキャ パシタンスを経て電荷を注入する電圧の時間変化（ｄＶ／ｄｔ）に対する高速応 答及び良好な不感域が得られるようにする。一般に、抵抗Ｒ４，Ｒ６及びＲ８は 等しい値にするとともに、抵抗Ｒ１０の値にほぼ等しくし、抵抗Ｒ５のプリセッ ト値は抵抗Ｒ９のＫ倍の値に等しくするとともに、抵抗Ｒ７のプリセット値は抵 抗Ｒ９のＫ分の１の値に等しくする。ここでＫは選択した定数、例えば１．０５ である。ゲート制御抵抗Ｒ５及びＲ７の異なるプリセット値又は公称値はブリッ ジ７に対する組み込み不平衡をもたらす。この不平衡は他の素子の値を変えるこ とにより、例えば抵抗Ｒ４及びＲ６を異なる値にすることにより達成することが できる。ＩＧＦＥＴ Ｍ７及びＭ８は整合させることができ、即ち同一のチャネ ル幅及び長さを有するものとすることができ、或いは１以外の所定の固定のチャ ネル幅対長さ比を有するものとすることができる。同様に、ＩＧＦＥＴ Ｍ２， Ｍ３及びＭ４も整合させることができ、それらのチャネル長対幅比を１以外の所 定の固定比にすることができる。ＩＧＦＥＴ Ｍ１４は広い導通チャネルを有す るものとしてパワーＭＯＳＦＥＴ２のゲートキャパシタンスの高速放電を可能に する必要がある。 個別の素子からなる回路を構成することもできること勿論であるが、本例では 図３に示す回路の種々の素子をパワーＭＯＳＦＥＴ２と同一の半導体本体内に集 積する。 図４〜図８は図３に示す回路に使用しうる素子をどの様に形成しうるかを示す 半導体本体１００の種々の部分の断面図である。 半導体本体１００は、本例では、比較的高ドープのｎ導電型の単結晶シリコン 基板１００ａを具え、その上にＭＯＳＦＥＴ２のドレインドリフト領域を構成す る比較的低ドープのｎ導電型シリコンエピタキシャル層１００ｂが設けられてい る。 ｎチャネルエンハンスモードパワーＭＯＳＦＥＴ２は慣例のＤＭＯＳ製造技術 を用いて形成する。ＭＯＳＦＥＴ２の１つのソースセル１１が図４に示されいる 。ソースセル１１は、半導体本体１００の一主表面１００ｃに隣接して、ｐ導電 型の本体領域１４を具え、この領域はｎ導電型ソース領域１７を含み、このソー ス領域とともにＭＯＳＦＥＴ２の絶縁ゲート（図４の１８）の下方に導通チャネ ル領域１４ｂを限定する。図に示すように、ｐ型本体領域１４は比較的高ドープ の中心補助領域１４ａを有し、寄生バイポーラ動作を生じないようにこの領域を （図に示すようにソース領域１７を貫通するエッチング溝により、又はソース注 入をマスクすることにより）パワーＭＯＳＦＥＴ２のソース電極Ｓに短絡するこ とができる。ソース電極Ｓ及びゲート電極Ｇ（図示せず）は絶縁層３０の上に設 けられ且つソース領域１７及び絶縁ゲート１８にそれぞれ接点孔を経て接触する メタライズ層により形成する。ドレイン電極Ｄは半導体本体１００の他方の主表 面１００ｄ上に設ける。 図５は図３に示す回路のＩＧＦＥＴ Ｍ１及びＭ９〜Ｍ１４を形成するのに使 用しうるラテラル低電圧エンハンスメントモードＮＭＯＳ ＩＧＦＥＴの可能な 構造の一例を示す。例として、図５はＩＧＦＥＴ Ｍ１１であるものとする。図 ５に示すように、このＩＧＦＥＴは以下に説明するようにアイソレーション又は ウエル領域２１を構成するｐ導電型の第２領域内に拡散されたｎ導電型ソース及 びドレイン領域１９及び２０を有する。このＩＧＦＥＴを高電圧に耐えるものと する必要がある場合には、任意の適当な慣例の電界軽減手段を設けることができ 、領域１９及び２０に低ドープ延長領域を設けることができる。絶縁ゲート２２ 及びソース、ゲート及びドレイン電極２３、２４及び２５は絶縁層３０上に形成 することができる。本例では、図に示すように他の電極２１ａをアイソレーショ ン又はウエル領域２１に結合してこのＩＧＦＥＴのバックゲートを適当な接続ラ イン、即ちＩＧＦＥＴ Ｍ１１の場合には接続ライン４ａに結合することができ る。 図６は、実際上デプレションモードＮＭＯＳトランジスタとして形成されるゲ ート制御抵抗、即ち電圧制御抵抗Ｒ５，Ｒ７及びＲ９の一つの例を示す。図に示 すように、抵抗Ｒ５はｐ導電型領域内に形成された比較的低ドープのｎ導電型領 域２６を具える。抵抗Ｒ５，Ｒ７及びＲ９のバックゲートはＩＧＦＥＴ Ｍ１１ のバックゲートと同一の点に結合されるため、前記ｐ導電型領域はアイソレーシ ョン又はウエル領域２１の一部分とすることができる。これらのＩＧＦＥＴのバ ックゲートが回路内の他の点に結合される場合には、別のアイソレーションウエ ルが必要とされるが、同一の点に接続されたバックゲートを有するすべてのＩＧ ＦＥＴは同一のｐ導電型アイソレーションウエル内に形成するのが有利である。 それぞれのソース及びドレイン電極２８ａ及び２８ｂを比較的低ドープのｎドー プ領域２６内の互いに離間した比較的高ドープのｎ導電型領域２６ａ及び２６ｂ に接触させるとともに、一般にドープ多結晶シリコン層の導電層を、ＩＧＦＥＴ のゲート酸化層を設けるために堆積された熱酸化層の一部分からなる絶縁層３０ の上に、ｎ導電型領域２６を覆うように設ける。この多結晶層はゲート制御抵抗 の制御電極ｒを形成する。電極２７を設けてウエル領域２１を適切な基準電位点 （本例では接続ライン４ａ）に結合することができるが、抵抗Ｒ５をアイソレー ションウエルに接触するとともにこのウエルを接続ライン４ａに結合する電極を 有する他の素子と同一のｐ導電型ウエル領域２１内に形成する場合にはその必要 はない。 拡散抵抗Ｒ１，Ｒ４，Ｒ６，Ｒ８及びＲ１０〜Ｒ１２は図６に示すものとゲー ト酸化層又は制御電極ｒを具えない点を除いて同一の構造を有するものとするこ とができる。しかし、必要に応じ、静電遮蔽体を抵抗上に設けられた保護絶縁層 上に設けることができる。 図７は薄膜ダイオード、例えば図１のダイオードＤ５〜Ｄ９の一つの例を示し 、図８は薄膜抵抗、例えば図３の抵抗Ｒ２，Ｒ３及びＲ１３の一つの例を示す。 図に示すように、ダイオードＤ５は多結晶シリコンの互いに反対導電型の領域３ ２及び３３からなるｐｎ接合ダイオードであり、これらのドープ多結晶シリコン 層にその上に設けられた絶縁層３４の孔を経てそれぞれ接触された電極３２ａ及 び３２ｂを有している。抵抗Ｒ２は一般にｎ導電型のドープ多結晶シリコン領域 ３５からなり、このｎ導電型のドープ多結晶シリコン領域３５に絶縁層３４の孔 を経て接触された互いに離間した電極３５ａ及び３５ｂを有している。 図３に示す回路の動作状態においては、適切な電圧が第１及び第２電圧供給ラ イン３及び６に供給され、パワーＭＯＳＦＥＴ２をターンオンする信号がゲート 端子ＧＴに供給され、更にロジックターンオン信号ＴＯが端子６に供給される。 ロジック信号ＴＯは補助電圧供給ラインＶaux 及び接続ライン４ａの双方と無関 係である。 ２つのレベルシフタＬＳ１及びＬＳ２を用いてロジック信号ＴＯを接続ライン ４ａに関連させる。レベルシフト電流は基準端子Ｖreに供給される基準電圧から 発生される。 レベルシフタＬＳ１及びＬＳ２の作用により、第１端子４の電圧が第１又は第 ２電圧供給ライン３又は６の何かの電位に近いときでもＩＧＦＥＴ Ｍ１４をデ ィセーブルすることが可能になる。 従って、負荷Ｌの第１端子４の電圧が一層正の第１電圧供給ライン３の電位（ 例えば負荷が自動車電気系統のランプ又は他の素子である場合には電池により供 給される電圧）より低いときは、ＩＧＦＥＴ Ｍ４がＩＧＦＥＴ Ｍ６を経て抵 抗Ｒ２に電流を供給する。抵抗Ｒ２の両端間電圧がゲート制御抵抗Ｒ５のゲート 電極ｒに供給され、そのコンダクタンスを変化する。ダイオードＤ３は抵抗Ｒ５ のゲート酸化層を、補助半導体デバイスＲ５の制御電極ｒに大電圧を容量的に供 給しうる外部的に供給される高速電圧変化ｄＶ／ｄｔ時に、損傷から保護するよ うに作用する。 また、負荷Ｌの第１端子４の電圧が一層低い正の第２電圧供給ライン６の電圧 （一般に大地電位）より大きいときは、ＩＧＦＥＴ Ｍ３がＩＧＦＥＴ Ｍ５を 経てＩＧＦＥＴ Ｍ７に電流を供給する。ＩＧＦＥＴ Ｍ７を経て流れる電流が ＩＧＦＥＴ Ｍ８により抵抗Ｒ３に鏡影される。抵抗Ｒ３の両端間電圧が接続点 Ｊ２を経て他のゲート制御抵抗Ｒ７のゲート電極ｒに供給され、そのコンダクタ ンスを変化させる。この場合には、ダイオードＤ４がゲート制御抵抗Ｒ７のゲー ト酸化層を保護するように作用する。ダイオードＤ５〜Ｄ９は、負荷Ｌの第１端 子４が、例えば誘導性負荷の場合に発生しうるような第２電圧供給ライン６の電 位より低い電位にあるときに、ＩＧＦＥＴ Ｍ８が寄生導通するのを阻止又は少 なくとも禁止するように作用する。 このように、レベルシフタＬＳ１及びＬＳ２は、それぞれ負荷の第１端子４の 電圧が第１電圧供給ライン３の電位より低いとき及び第２電圧供給ライン６の電 位より高いときに、接続点Ｊ１及びＪ２を経て関連する電圧制御抵抗Ｒ５及びＲ ７のコンダクタンスをプリセット値から変化させる。何れの場合にも、得られる コンダクタンスの変化は実際上抵抗Ｒ５及びＲ７のプリセット値又は初期値の差 により与えられる差動増幅器又はブリッジ７の組み込み不平衡に反対し、これを 相殺する。この組み込み不平衡の相殺により、差動増幅器又はブリッジ７が出力 端子ＯＳの高い出力信号を利得段８の第１インバータのＩＧＦＥＴ Ｍ１１の制 御ゲートｇに供給する。これによりＩＧＦＥＴ Ｍ１１が導通してそのドレイン 電極ｄの電圧が低下し、その結果ＩＧＦＥＴ Ｍ１２が非導通になってそのドレ イン電極ｄの電圧が上昇し、その結果ＩＧＦＥＴ Ｍ１３が導通してＩＧＦＥＴ Ｍ１４の制御電極ｇの電圧を低下し、ゲート放電回路をディセーブルしてパワ ーＭＯＳＦＥＴ２をそのゲート電極Ｇに供給される制御信号に従って導通しうる ようにする。従って、ディセーブリング回路１０によれば、さもなければ導通す るＩＧＦＥＴ Ｍ１４をディセーブルすることによりパワーＭＯＳＦＥＴ２をタ ーンオンさせることができる。ゲート電圧がゲート端子ＧＴから除去されると、 ターンオン信号ＴＯも除去されるため、ディセーブリング回路１０はＩＧＦＥＴ Ｍ１３をターンオンするように機能し得なくなる。従って、ターンオン信号Ｔ Ｏが存在しないときは、ＩＧＦＥＴ Ｍ１４のゲート電極ｇがパワーＭＯＳＦＥ Ｔ２のゲート電極Ｇへ結合されているために、ＩＧＦＥＴ Ｍ１４が導通してパ ワーＭＯＳＦＥＴ２のゲートキャパシタンスを負荷Ｌを経て放電し、パワーＭＯ ＳＦＥＴ２を高速にスイッチングオフする。 保護形スイッチ１、１ａ又は１ｂは、パワーＭＯＳＦＥＴ２の絶縁ゲート電極 Ｇと第２電圧供給ライン６との間の導通路又は接続の欠落により、パワーＭＯＳ ＦＥＴ２に何の悪影響も与えることなく又は少なくとも重大の悪影響を与えるこ となく、誘導性負荷Ｌの高いネガティブリングオフを許容する。この導通路の欠 落は、パワーＭＯＳＦＥＴ２の絶縁ゲート電極Ｇ及び第２主電極の電圧が再循環 誘導性負荷Ｌのために第２電圧供給ライン６の電圧（上述の例では一般に大地電 位）以下にスイングすることをパワーＭＯＳＦＥＴ２に悪影響を与えることなく 可能にする。図２及び図３に示す保護形スイッチ１ａ及び１ｂでは、パワーＭＯ ＳＦＥＴ２の絶縁ゲート電極Ｇ及び第２主電極の電圧が第２電圧供給ライン６の 電圧（一般に大地電位）より低くなりすぎなければ、ダイオードＤ５−９又はダ イオードチェーンＤ５〜Ｄ９の作用によりネガティブリングオフ状態におけるＩ ＧＦＥＴ Ｍ８の導通及びその固有の寄生バイポーラトランジスタ動作が阻止さ れる。ネガティブリングオフの大きさ、即ちパワーＭＯＳＦＥＴ２の絶縁ゲート 電極Ｇと第２主電極との間の電圧の大きさは、図３に示す保護形スイッチ１ｂで は電圧クランプ回路ＺＤ１，Ｄ１３及びＺＤ２，Ｄ１４により又はパワーＭＯＳ ＦＥＴ２の厳しいアバランシェにより制限され、パワーＭＯＳＦＥＴ２が損傷さ れる可能性が除去又は少なくとも低減される。絶縁ゲート電極Ｇと第２電圧供給 ライン６との間の電圧クランプ回路ＺＤ２はネガティブリングオフを電圧クラン プ回路ＺＤ２のアバランシェ降服電圧、代表的には５ボルトに限定する。ダイオ ードチェーンＤ５〜Ｄ９は、端子接続ライン４ａの電圧が第２電圧供給ライン６ の電圧に対し十分に負になる場合にアバランシェ降服することができる。このよ うな状態では、ＩＧＦＥＴ Ｍ８に固有の寄生バイポーラがターンオンしうる。 図３には示されていないが、寄生バイポーラトランジスタはそのコレクターベー ス電圧が約３０ボルトのときに代表的には極めて壊れやすく、即ち非可逆降服を 生じやすいために、５〜１０キロオームの抵抗をダイオードチェーンＤ５〜Ｄ９ と直列に接続して電流制限器として作用させ、ＩＧＦＥＴ Ｍ８のバックゲート が第１電圧供給ライン３の電圧よりあまり低くならならようにしてＩＧＦＥＴ Ｍ８の寄生バイポーラトランジスタを非可逆降服を生ずることなくターンオンさ せることができるようにすることができる。接続ライン４ａ及び第２電圧供給ラ イン６がともに負である場合には、ダイオードチェーンＤ５〜Ｄ９は導通しない こと勿論である。このような状態では、電圧クランプ回路ＺＤ２が絶縁ゲート電 極Ｇと第２電圧供給ライン６との間の電圧を電圧クランプ回路の降服電圧にクラ ンプする。 上述したように、ディセーブリング手段１０はＩＧＦＥＴ Ｍ１４をディセー ブルするように動作する。これはおそらく図９ａ及び９ｂを参照して一層明瞭に 説明することができる。図９ａは端子４又は負荷端子接続ライン４ａの電圧Ｖlo adに対する電圧（Ｖ）のグラフを示し、垂直破線Ａは上述の例では一般に大地電 位である第２電圧供給ライン６に対し正である第１電圧供給ライン３の電圧を表 す。保護形スイッチが自動車電池のような電池から給電される場合には、第１電 圧供給ライン３の電圧は代表的には１２ボルトである。 図９ａの直線４０は接続ライン４ａの電圧を示す。上述の例の場合のように、 負荷Ｌが誘導性負荷である場合には、当然のことながら第１端子４又は接続ライ ン４ａの電圧が第２電圧供給ライン６の電圧より低くなりうる。直線４０の破線 領域は、第１端子４の電圧が第１電圧供給ライン３の電圧より大きくなる非常に 低い可能性、又は第１端子４の電圧が第２電圧供給ライン６の電圧より通常予想 される大きさ（第２電圧供給ライン６が大地電位（零電圧）である場合には代表 的にマイナス２０ボルト）より大きく低下する非常に低い可能性を示す。図９ａ の線４１は接続点Ｊ１の電圧を示し、線４２は接続点Ｊ２の電圧を示す。 図９ａから明らかなように、第１端子４又は接続ライン４ａの電圧が第２電圧 供給ライン６の電圧（上述の例では大地電位）に等しいか極めて近い場合には、 ダイオードチェーンＤ５〜Ｄ９は接続点Ｊ２の電圧が抵抗Ｒ３により接続ライン ４ａの電圧に向けプルアップされるように作用するため、図９ａに示すように、 接続点Ｊ２の電圧が第１端子４又は接続ライン４ａの電圧と実際上同一になり、 従ってゲート制御抵抗Ｒ７のコンダクタンスの変化は存在し得ない。しかし、第 １端子４又は接続ライン４ａの電圧が第２電圧供給ライン６の電圧より数ミリボ ルト高くなると、ダイオードチェーンＤ５〜Ｄ９が接続点Ｊ２の電圧をプルダウ ンするため、接続点Ｊ２の電圧は第１端子４又は接続ライン４ａの電圧より代表 的には０．５〜１ボルト低くなり、従って第２レベルシフタＬＳ２がゲート制御 抵抗Ｒ７のコンダクタンスを変化するよう動作する。図９ａの線４１から明らか なように、第１端子４又は接続ライン４ａの電圧が第１電圧供給ライン３の電圧 に到達又は（代表的には数ミリボルト以内に）近づくまで接続点Ｊ１の電圧は第 １端子４又は接続ライン４ａの電圧より（この場合も代表的には０．５〜１ボル ト）大きく、もはやＩＧＦＥＴ Ｍ６のターンオン電圧を許容する電圧ヘッドル ームは存在しない。従って、第１端子４又は接続ライン４ａの電圧が第１電圧供 給ライン３の電圧に到達又は近づくまで、接続点Ｊ１の電圧は第１端子又は接続 ライン４ａの電圧より幾分高くなり、従って第１レベルシフタＬＳ１が動作して ゲート制御抵抗Ｒ５のコンダクタンスを変化せしめる。図９ａに示されているよ うに、ゲート制御抵抗Ｒ５及びＲ７のコンダクタンスは同時に（反対方向に）変 化されるものとしうるが、一般にはゲート制御抵抗Ｒ５又はゲート制御抵抗Ｒ７ のコンダクタンスの変化は比較器又はブリッジ７の内部不平衡を相殺し、利得段 ８があればこれを経てＩＧＦＥＴ Ｍ１３にこれを導通させＩＧＦＥＴ Ｍ１４ をディセーブルさせる信号を供給するものとすれば十分である。 図９ａについての上述の検討から明らかなように、接続点Ｊ１及びＪ２と第１ 端子４又は接続ライン４ａとの間の電圧差は小さいため、第１電圧供給ライン３ の電圧が低いときでもこの種のスイングが存在しうる。図９ｂは、第１電圧供給 ライン３の電圧が５ボルトである状態（極めて低い電池電圧の場合を示す）を示 すことによりこれを示している。このように、それぞれのゲート制御抵抗Ｒ５及 びＲ７のコンダクタンスを十分に変化させてＩＧＦＥＴ Ｍ１４をディセーブル するのに必要な接続点Ｊ１及びＪ２の電圧のスイングを小さく維持するとともに 、ダイオードチェーンＤ５〜Ｄ９の電圧降下を小さく維持することは、電池電圧 が極めて低い（５ボルト以下）ときでも、接続点Ｊ１及びＪ２のどちらも第１端 子４の電圧と異なる電圧を有しない極めて小さい領域が存在するのみとなること を意味する。従って、ディセーブリング手段は誘導性負荷Ｌのスイッチング中に 第１端子に予想しうる電圧の常規範囲に亘って動作することができる。 接続ライン４ａの電圧が第１電圧供給ライン３の電圧を越える場合に固有の寄 生バイポーラトランジスタが問題になる場合には、第１端子４を接続ライン４ａ に、適切な能動素子及び／又は受動素子を経て結合して、第１端子４の電圧が第 １電圧供給ライン３の電圧を越えるときでも接続ライン４ａの電圧が第１電圧供 給ライン３の電圧より低く維持されるようにすることができる。或いは、ダイオ ードを接続点Ｊ１への電流路と直列に結合し、即ち接続点Ｊ１とＭ６との間に結 合して、接続ライン４ａの電圧が電池電圧以上になる場合に接続点Ｊ１の電圧が 接続ライン４ａの電圧以下にプルダウンされるようにすることもできる。 ＩＧＦＥＴ Ｍ１３のしきい値電圧はＩＧＦＥＴ Ｍ１２のしきい値電圧より 高く構成し、パワーＭＯＳＦＥＴ２のターンオフ時に補助電圧供給ラインＶaux の電圧がブリッジ７の所要の動作ヘッドルーム以下に低下し、次いで負荷の相互 作用により上昇する場合に、ＩＧＦＥＴ Ｍ１２が最初にターンオンしてＩＧＦ ＥＴ Ｍ１３のターンオンを禁止する（さもなければこれがＩＧＦＥＴ Ｍ１４ をディセーブルしてしまう）ようにするのが有利であること勿論である。ＩＧＦ ＥＴ Ｍ１３のしきい値電圧は、上述したように、リンク９を切断してダイオー ドＤ１２の短絡を除去することにより、又はＩＧＦＥＴ Ｍ１２及びＭ１３の負 荷として適当な抵抗値を用いることにより、又は例えばそれらの相対導通チャネ ル長及び／又は幅を調整することにより（例えばＩＧＦＥＴ Ｍ１２に広い導通 チャネルを与え、ＩＧＦＥＴ Ｍ１３に狭い導通チャネルを与えることにより） 、又は当然のことながら、ゲート絶縁層の厚さ又は誘電体を所望のしきい値電圧 が達成されるように調整することにより調整することができる。 上述した例ではパワーＭＯＳＦＥＴ２はハイサイドスイッチ、即ち正電圧供給 ライン３と負荷Ｌとの間に結合されるものとして示されているが、本発明はパワ ーＭＯＳＦＥＴが一層負の（即ち一層低い正）電圧供給ラインと負荷Ｌとの間に 結合されるロウサイドスイッチに適用することもできる。 図１０は本発明の保護形スイッチ１ｃの他の実施例を示す。本例では、保護形 スイッチはロウサイド保護形スイッチを具え、即ち第１電圧供給ライン３が第１ 及び第２電圧供給ラインのうちの一層負又は一層低い正の電圧供給ラインであっ て、一般にアース（大地）に接続され、第２電圧供給ライン６が第１及び第２電 圧供給ラインのうちの一層正の電圧供給ラインであって、適当な正電位、例えば この保護形スイッチが自動車に使用される場合には電池電位に接続される。 図１０に示すように、本例でもパワー第１半導体デバイスはｎチャネルエンハ ンスメントモードパワーＭＯＳＦＥＴ２を具え、従って第１電圧供給ライン３に 結合された第１主電極はパワーＭＯＳＦＥＴ２のソース電極Ｓであり、第１端子 ４に結合された第２主電極はパワーＭＯＳＦＥＴ２のドレイン電極Ｄである。電 圧クランプ回路５０がパワーＭＯＳＦＥＴ２のドレイン電極Ｄとソース電極Ｓと の間に結合される。任意の適当なクランプ回路、例えば図３に示すものに類似の ツェナーダイオードＺＤ３及びＤ１５を具えるクランプ回路又は欧州特許出願公 開第０５２３８００号に記載されたものに類似の電圧クランプ回路を使用するこ とができる。 図１〜図３に示す実施例と同様に、エンハンスメントモードｎチャネルＩＧＦ ＥＴ Ｍ１４をパワーＭＯＳＦＥＴ２の絶縁ゲート電極Ｇとソース電極Ｓとの間 に抵抗Ｒ１３と直列に結合する。ＩＧＦＥＴ Ｍ１４の制御電極ｇを抵抗Ｒ１１ 及びＲ１２が設けられた高インピーダンス路を経てパワーＭＯＳＦＥＴ２のゲー ト電極Ｇに結合する。本例でも、適切な電圧が第１及び第２電圧供給ライン３及 び６に及び抵抗Ｒ１９を経て絶縁ゲート電極Ｇに結合されたゲート端子ＧＴに供 給されると、ＩＧＦＥＴ Ｍ１４の制御電極ｇに、ＩＧＦＥＴ Ｍ１４をディセ ーブルしてパワーＭＯＳＦＥＴ２の常規動作（即ち導通）を可能にする信号を供 給する任意の適当な形態のディセーブリング手段１０ａを用いることができる。 図１０に示す実施例でも、ディセーブリング手段１０ａは一方の主電極ｄがＩ ＧＦＥＴ Ｍ１４の制御ゲートｇに結合されたエンハンスメントモードＩＧＦＥ Ｔ Ｍ１３を具える。本例では、ＩＧＦＥＴ Ｍ１３の他方の主電極ｓを第１電 圧供給ライン３（本例ではアース）に結合する。図３に示す実施例と同様に、必 要に応じ、しきい値調整ダイオードＤ１２を設けることができる。 本例では、ＩＧＦＥＴ Ｍ１３の制御ゲートをロジック回路１０ｂの一つの出 力端子Ｑ（反転）に結合する。このロジック回路１０ｂは、この回路への入力ラ イン５１上の入力信号がパワーＭＯＳＦＥＴ２を導通させることを示すとともに 何の障害も検出されてないことを示すときに、ＩＧＦＥＴ Ｍ１３を導通させる 高出力信号を発生する。このロジック回路１０ｂは任意の適当な慣例の形態のも のとすることができ、図１０に示すように、この回路は別個のロジック回路給電 ライン５２と第１電圧供給ライン３（本例では大地に結合されている）との間で 給電することができる。静電放電保護ツェナーダイオードＺＤ４，ＺＤ５及びＺ Ｄ６をロジック回路給電ライン５２と第１電圧供給ライン３との間、ゲート端子 ＧＴと第１電圧供給ライン３との間、及びロジック回路１０ｂの入力ラインと第 電圧供給ライン３との間にそれぞれ結合する。 抵抗Ｒ１９をゲート端子ＧＴと接続点Ｊ３との間のゲート電圧供給ラインＧＳ 内に結合する。この抵抗Ｒ１９の値は抵抗Ｒ１３の値より高くする必要がある。 他のｎチャネルエンハンスメントモードＩＧＦＥＴ Ｍ１５をゲート電圧供給ラ インＧＳ内の接続点Ｊ４と第１電圧供給ライン３との間に抵抗Ｒ１４と直列に結 合する。ＩＧＦＥＴＭ１５の制御電極ｇをロジック回路１０ｂのもう一つの出力 端子Ｑに結合する。この出力端子ＱはＩＧＦＥＴ Ｍ１３の制御ゲートに結合さ れた出力端子Ｑ（反転）の反転出力であるため、ＩＧＦＥＴ Ｍ１５はＩＧＦＥ Ｔ Ｍ１３が非導通のとき導通し、導通のとき非導通になる。 ロジック回路１０ｂは、保護形スイッチ１ｃに障害状態が存在することを示す 入力信号を入力ライン５１に受信するとき、高出力信号Ｑを発生する。このよう な障害状態信号は、パワーＭＯＳＦＥＴ２が過大温度（温度超過）下にあること 、又は過負荷状態にあることを示すものとすることができる。高出力信号ＱはＩ ＧＦＥＴ Ｍ１３の制御電極ｇへの信号Ｑ（反転）を低信号にするため、ＩＧＦ ＥＴ Ｍ１３が非導通になり、ＩＧＦＥＴ Ｍ１４の制御電極ｇの電圧が上昇し てＩＧＦＥＴ Ｍ１４が導通し、従ってＩＧＦＥＴ Ｍ１４がパワーＭＯＳＦＥ Ｔ２の絶縁ゲート電極Ｇを放電させてパワーＭＯＳＦＥＴ２をスイッチオフさせ ることが可能になる。高出力信号ＱはＩＧＦＥＴ Ｍ１５もターンオンするため 、これもパワーＭＯＳＦＥＴ２の絶縁ゲート電極Ｇの放電を助ける。 ＩＧＦＥＴ Ｍ１５は厳密には必要なく、省略することができる。しかし、Ｉ ＧＦＥＴ Ｍ１５は、ＩＧＦＥＴ Ｍ１４と異なり、フル保護供給電圧をその制 御電極ｇで使用しうるため、ＩＧＦＥＴＭ１５はＩＧＦＥＴ Ｍ１４より高速に パワーＭＯＳＦＥＴ２をターンオフすることができ、従って保護形スイッチ１ｃ の障害状態の検出に対する応答速度を増大することができる。 更に、パワー半導体デバイスはパワーＭＯＳＦＥＴ以外のものとすることもで き、例えば図２の領域２１の導電型を反対にすることによりＩＧＢＴとして形成 することもでき、この場合にも、例えば図１の回路を同一の半導体本体内に集積 する場合には不所望な寄生バイポーラ作用を禁止する適切な手段を講ずること勿 論である。同様に、任意の３端子ノーマリオフデバイス、例えばＩＧＦＥＴ Ｍ １〜Ｍ１４も異なるタイプの３端子ノーマリオフデバイス、例えばバイポーラト ランジスタとして形成することができる。 上述した導電型及び極性は逆にすることもでき、任意の薄膜半導体層をシリコ ン以外の半導体、例えばゲルマニウム又は複数の半導体材料の組合せ又は適当な III−Ｖ半導体材料により形成することもできる。更に、多結晶半導体材料の代 わりにアモルファス又は微晶質半導体材料を用いことができる。 以上の説明を読めば、他の変更や変形が当業者に明らかである。これらの変更 や変形には、当該技術分野において既知の特徴であって上述した特徴の代わりに 又は加えて使用しうる特徴が含まれる。特許請求の範囲は構成要素の組合せとし て記載されているが、本発明で解決すべき技術的問題の一部又は全部を解決する 、しないにかかわらず、本明細書に開示された新規な構成又は構成要素の組合せ も本発明の範囲に含まれるものである。

───────────────────────────────────────────────────── 【要約の続き】 前記第１電力半導体装置のノーマル動作中に前記ノーマ ルオフ型の第２の半導体装置の導通を抑制する。

Claims (1)

1. 【特許請求の範囲】 １．第１の電源電圧ラインに結合するため第１の主電極、負荷を介して第２の電 源電圧ラインに接続する第１の端子に結合されている第２の主電極、及び第１電 力半導体装置の導通をイネーブルするゲート制御信号を供給する制御端子に結合 されている絶縁ゲート電極を有する第１電力半導体装置と、前記第１半導体装置 の動作を制御する制御回路とを具え、前記制御回路がノーマルオフ型の第２の半 導体装置を具え、このノーマルオフ型の第２の半導体装置が、前記第１電力半導 体装置の絶縁されたゲート電極と第１及び第２の主電極の一方の主電極との間に このノーマルオフ型の第２の半導体装置を結合する第１及び第２の主電極、及び 高インピダンス経路を介して前記第１電力半導体装置の絶縁されたゲート電極に 結合されている制御電極を有し、前記絶縁されたゲート電極に制御信号が供給さ れて前記第１電力半導体装置がイネーブルされたとき前記ノーマルオフ型の第２ の半導体装置を導通させるように構成し、前記制御回路が、前記第１電力半導体 装置のノーマル動作中に前記ノーマルオフ型の第２の半導体装置の導通を抑制す るディセーブリング手段を具え、このディセーブリング手段が、第１及び第２の 主電極と制御電極とを有し第１及び第２の主電極が前記ノーマルオフ型の半導体 装置の制御電極と前記第１電力半導体装置の第２の主電極との間に結合されてい るノーマルオフ型の第３の半導体装置と、前記ノーマルオフ型の第３の半導体装 置の制御電極に信号を供給する手段とを具え、前記電力半導体装置のノーマル動 作中に第３の半導体装置を導通させて前記ノーマルオフ型の第２の半導体装置の 導通を抑制するように構成した保護スィッチ。 ２．請求項１に記載の保護スィッチにおいて、前記第３の半導体装置が導通する 電圧を調整する手段を設けた保護スィッチ。 ３．請求項１又は２に記載の保護スィッチにおいて、前記一方の主電極を前記第 ２の主電極とした保護スィッチ。 ４．請求項１又は２に記載の保護スィッチにおいて、前記一方の主電極を前記第 １の主電極とした保護スィッチ。 ５．請求項１、２又は３に記載の保護スィッチにおいて、前記ディセーブリング 手段が、第１及び第２の導通経路と、前記第１端子の電圧が前記第１及び第２の 電源電圧ラインのより高い正の電源ラインの電圧以下の場合前記第１の導通経路 の少なくとも一部のコンダクタンスを変更する手段と、第１の端子の電圧が前記 第１及び第２の電源電圧ラインの他方のより低い正の電源ラインの電圧以上の場 合前記第２の導通経路の少なくとも一部のコンダクタンスを変更する手段と、前 記第１及び第２の導通経路のそれぞれ対応する位置の電圧を比較して前記第３の 半導体装置を導通させる出力信号を発生する手段とを具え、第１の別の半導体装 置のコンダクタンスと第２の別の半導体装置のコンダクタンスとの間に予め定め た関係が検出されたとき、前記ノーマルオフ型の第２半導体装置の導通を抑制す るように構成した保護スィッチ。 ６．第１の電源電圧ラインに結合する第１の主電極、負荷を介して第２の電源電 圧ラインに接続する第１の端子に結合されている第２の主電極、及び第１電力半 導体装置の導通をイネーブルするゲート制御信号を供給する制御端子に結合され ている絶縁ゲート電極を有する第１電力半導体装置と、前記第１半導体装置の動 作を制御する制御回路とを具え、前記制御回路が、第１電力半導体装置の絶縁さ れたゲート電極と前記第１端子との間を結合する第２の半導体装置と、第１及び 第２の導通経路を有し前記電力半導体装置の絶縁されたゲート電極と第２の主電 極との間の結合を抑制する手段と、前記第１端子の電圧が前記第１及び第２の電 源電圧ラインのより高い正の電源ラインの電圧以下の場合前記第１の導通経路の 少なくとも一部のコンダクタンスを変更する手段と、前記第１の端子の電圧が前 記第１及び第２の電源電圧ラインの他方のより低い正の電源ラインの電圧以上の 場合前記第２の導通経路の少なくとも一部のコンダクタンスを変更する手段と、 前記第１及び第２の導通経路のそれぞれ対応する位置の電圧を比較して出力信号 を発生する手段とを具え、前記各対応する位置の電圧間の予め定めた関係が検出 されたとき、前記第２半導体装置により前記電力半導体装置の絶縁されたゲート 電極と第２の主電極との間の結合を抑制するように構成した保護スィッチ。 ７．請求項５又は６に記載の保護スィッチにおいて、前記第１及び第２の導通経 路が、制御電極及びこの制御電極に印加される電圧に依存するコンダクタンスを それぞれ有する別の第１及び第２の半導体装置をそれぞれ有し、前記第１の経路 の少なくとも一部のコンダクタンスを変更する手段が、前記第１端子の電圧が前 記第１及び第２の電源電圧ラインのより高い正の電源ラインの電圧以下の場合前 記別の半導体装置の制御電極に第１の電圧を印加する手段を有し、前記第２の導 通経路の少なくとも一部のコンダクタンスを変更する手段が、前記第１の端子の 電圧が前記第１及び第２の電源電圧ラインの他方のより低い正の電源ラインの電 圧以上の場合前記第２の別の半導体装置の制御電極に第２の電圧を印加する手段 を有する保護スィッチ。 ８．請求項７に記載の保護スイッチにおいて、前記第１の別の半導体装置の制御 電極に第１の電圧を印加する手段が、第１の電流源を第１の抵抗性素子に結合す る第１の半導体スイッチを具え、前記第１の端子の電圧が前記第１及び第２の電 源電圧ラインのより高い正の電源ラインの電圧以下の場合前記第１の抵抗性素子 に第１の電圧が印加されるように構成した保護スイッチ。 ９．請求項７又は８に記載の保護スイッチにおいて、前記第２の別の半導体装置 の制御電極に第２の電圧を印加する手段が、第２の電流源を第２の抵抗性素子に 結合する第２の半導体スイッチを具え、前記第１の端子の電圧が前記第１及び第 ２の電源電圧ラインの他方の低い正の電源ラインの電圧以上の場合前記第２の抵 抗性素子に第２の電圧が印加されるように構成した保護スイッチ。 10．請求項９に記載の保護スイッチにおいて、前記第２の電流源が電流ミラー回 路及びダイオード鎖を介して第２の抵抗性素子に結合されている保護スイッチ。 11．請求項７から１０までのいずれか１項に記載の保護スイッチにおいて、前記 第１及び第２の別の半導体装置がノーマルオン型のデバイスで構成されている保 護スイッチ。 12．請求項５から１０までのいずれか１項に記載の保護スイッチにおいて、前記 第１及び第２の導通経路がブリッジ回路の第１及び第２の枝路でそれぞれ構成さ れ、このブリッジ回路が前記第１及び第２の枝路の一方の枝路に結合されている 出力部を有する保護スイッチ。 13．請求項１２に記載の保護スイッチにおいて、前記ブリッジ回路の第１及び第 ２の枝路が、それぞれ第１及び第２の主電極と制御電極を有するトランジスタを それぞれ具え、各トランジスタが、前記第１及び第２の別の半導体装置の関連す る半導体装置と抵抗とによって補助電源電圧ラインと前記電力半導体装置の他方 の電極との間に結合され、このブリッジ回路の２個のトランジスタの制御電極が 一緒に結合され、これら２個のトランジスタの一方のトランジスタがダイオード 接続されその出力部が前記一方の枝路のトランジスタの一方の主電極に結合され ている保護スイッチ。 14．請求項１から１３までのいずれか１項に記載の保護スイッチにおいて、前記 第２の半導体装置を、エンハンスメントモードの絶縁ゲート電界効果トランジス タで構成した保護スイッチ。 15．第１及び第２の電源電圧ラインと、請求項１から１４までのいずれか１項に 記載の保護スイッチと、負荷とを有する車輌の電気系統において、前記保護スイ ッチの第１電力半導体装置の第１の主電極を第１の電源電圧ラインに結合し、前 記第１電力半導体装置の第２の主電極を負荷を介して第２の電源電圧ラインに結 合した車輌の電気系統。