JPS6248061A - 相補性回路技術による集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基板バイアス電圧発生器を有する相補性回路
技術による集積回路に関する。

〔従来の技術〕

この種の回路では半導体基板は回路の接地電位ではなく
、基板バイアス電圧発生器により発生される基板バイア
ス電圧にある。埋め込まれてし）るｎ伝導性の槽状半導
体領域を設けられているｎ伝導性の材料から成る半導体
基板では、基板バイアス電圧は約−２ないし一３■の負
の電圧である。

この場合、半導体基板上に槽状半導体領域の外側に設け
られている電界効果トランジスタのソース領域は接地電
位に接続されている。

供給電圧のスイッチオンの瞬間に、いま考察しているｎ
伝導性の半導体基板は先ず、外部電位に接続されていな
い“フローティングの状聾にある。その際に該基板は、
一方では槽状半導体領域と基板との間、また他方では接
地電位にあるソース領域と基板との間に存在している阻
止層キャパシタンスを経て一時的に正のバイアス電圧に
充電され、この正のバイアス電圧は基板バイアス電圧発
生器が有効になる際に初めて再び崩壊し、その出力端に
次第に形成される負の基板バイアス電圧により置換され
る。しかし、集積回路の作動中に、半導体基板から基板
バイアス電圧発生器を経てその接地電位にある端子に導
き出されるより大きい電流が基板バイアス電圧発生器の
内部抵抗における電圧降下により半導体基板の正のバイ
アス電圧に通じ得る。しかし、正のバイアス電圧は集積
回路に対する高い安全性を危険にするおそれがある。

なぜならば、一般に集積回路の損傷を意味する“ラッチ
・アップ°作用が惹起され得るからである。

“ランチ・アップ”作用を理解するためには、槽状半導
体領域内に位置する第１のチャネル形式の電界効果トラ
ンジスタの端子と半導体基板上にこの領域の外側に位置
する第２のチャネル形式の電界効果トランジスタの端子
との間に一般に交互の伝導形式の４つの相続く半導体層
が存在しており、その際に前者のトランジスタの１つの
端子領域が第１の半導体層を、槽状半導体領域が第２の
半導体層を、半導体基板が第３の半導体層を、また後者
のトランジスタの１つの端子領域が第４の半導体層を形
成することから出発し得る。半導体基板の正のバイアス
電圧の際には第３の半導体層と第４の半導体層との間の
ｐｎ接合が、前記トランジスタ端子の間にこの４層構造
の内部の寄生的サイリスク作用に起因する電流経路が生
ずるまでに導通方向にバイアスされ得る。その後、この
電流経路は正の基板バイアス電圧の崩壊後も残留し、集
積回路を熱的に過負荷し得る。

〔発明が解決しようとする問題点〕

本発明の目的は、冒頭に記載した種類の回路であって、
“ラッチ・アップ”作用の生起がほぼ回避される回路を
提供することである。

〔問題点を解決するための手段〕

この目的は、本発明によれば、特許請求の範囲第１項に
記載の回路により達成される。特許請求の範囲第２項以
下には本発明の好ましい実施態様があげられている。

〔発明の効果〕

本発明により得られる利点は特に、半導体基板に与えら
れており“ラッチ・アンプ“作用を惹起し得る望ましく
ない極性のバイアス電圧が簡単な手段によりこの危険を
排除する値に制限されることである。

〔実施例〕

以下、図面に示されている実施例により本発明を一層詳
細に説明する。

図面には、ドープされた半導体材料、たとえばｎ伝導性
のシリコンから成る半導体基板１の上に構成されている
本発明による集積回路が示されている。基板１はその境
界面１ａまで延びているｎ伝導性の槽状の半導体領域２
を有する。半導体領域２の外側に基板１内にｎ＋ドープ
された半導体領域３および４が埋め込まれており、これ
らの領域はｎチャネル電界効果トランジスタＴ１のソー
スおよびドレイン領域を形成している。領域３と領域４
との間に位置するチャネル範囲はゲート５により覆われ
ており、このゲート５は端子６を設けられており、また
たとえばＳ　ｉ　Ｏ２から成る薄い電気絶縁層７により
境界面１ａから隔てられている。ソース領域３は、接地
電位ＶＳＳにある端子８と接続されている。さらに、半
導体領域２内にはｐ＋ドープされた領域９および１０が
埋め込まれており、これらの領域はｐチャネル電界効果
トランジスタＴ２のソースおよびドレイン領域を形成し
ている。領域９と領域１０との間に位置するチャネル範
囲はゲート１１により覆われており、このゲートは端子
１２を設けられており、またたとえば５ｉｏ２から成る
薄い電気絶縁Ｗ１１３により境界面１ａから隔てられて
いる。Ｔ２のソース領域９は、供給電位ＶＤＤを与えら
れている端子１４と接続されている。端子１４と接続さ
れているｎ＋ドープされた接触領域１５を介して半導体
＠域２は供給電圧ＶＤＤに接続されている。

さらに、たとえば−２ないし一３■の負の基板バイアス
電圧を発生する基板バイアス電圧発生器１６が設けられ
ている。この基板バイアス電圧発生器の出力端１７は、
半導体基板１内に埋め込まれているｐ＋ドープされた接
触領域１８と接続されている。それによって半導体基板
１は基板バイアス電圧発生器１６により発生された負の
基板バイアス電圧にあり、他方において半導体基板ｌ内
に位置するトランジスタ、たとえばＴ１のソース領域、
たとえば領域３は接地電位Ｖｓｓにある。

それにより、なかんずく、半導体基板１内に位置するト
ランジスタのソース領域の阻止層キャパシタンスの減少
が達成される。

破線１９に沿って端子８と端子１４との間に位置する４
層構造３．１．２および９の内部に生起し得る“ラッチ
・アップ”作用を回避するため、基板バイアス電圧発生
器１６の端子１７は電子スイッチＳ１を介して、接地電
位にある回路点と接続されている。図示されている実施
例では、この回路点は端子８である。詳細には、出力端
１７は第１図による配置では半導体基板１内に埋め込ま
れているｎ＋ドープされた半導体領域２０と接続されて
いる。半導体基板１内に埋め込まれているｎ＋ドープさ
れた別の半導体領域２工は接地電位にある回路点、すな
わち特に端子８と接続されている。＠域２０とｗｉ域２
１との間に位置する半導体基板１の範囲は、たとえば５
ｉ０２から成る薄い電気的絶縁層２３により境界面１ａ
から隔てられているゲート２２により覆われている。領
域２０および２１は部分２２および２３と協同して、電
子スイッチＳｌを成すｎチャネル電界効果スイッチング
トランジスタを形成する。電子スイッチＳ１の駆動は基
板バイアス電圧発生ｒ３１６の出力端１７を介して行わ
れる。この目的で第１図中でゲート２２は直接に出力端
１７と接続されている。

スイッチングトランジスタ２０ないし２３は第１図中で
半導体基板１と領域３との間のｐｎ接合の導通電圧より
も小さい値の低いカットオフ電圧を有するべきである。

このことは通常の仕方でたとえば、領域２０と領域２１
との間に位置する基板１の範囲が、たとえば１０”ｃｍ
−’の基本ドーピングのほかは追加的なドーピングを施
されておらず、他方においてその他の電界効果トランジ
スタ、たとえばＴ１のチャネル範囲は境界面１ａの付近
に、基本ドーピングを強化する追加的なドーピング（約
１”２Ｃｎ’ｌ−２の量でのインプランテーションの過
程でドープされるのが目的にかなっている）を施されて
いることにより達成される。使用される製造技術で２種
類の絶縁層厚みが利用可能であれば、スイッチングトラ
ンジスタ２３に対してたとえば１５ｎｍの薄いほうの絶
縁層が使用されるのが目的にかなっており、他方におい
て絶縁層７および１３に対しては約２０〜２５ｎｍの厚
みが選択される。

半導体基Ｆｊ、１が正のバイアス電圧にあれば、ゲート
２２も相応に正にバイアスされており、このことは低い
カットオフ電圧の上方超過の際にスイッチングトランジ
スタ２０ないし２３が導通することに通ずる。それによ
って出力５４１７における電圧が低いカットオフ電圧の
値に制限される。このクランプ作用はたとえば、供給電
圧ＶＯＯのスイッチオンの際に半導体基板工が附子１４
と端子８との間の容量性分圧により、基板バイアス電圧
発生器１６がまだ十分な負のバイアス電圧を供給しない
間に正のバイアス電圧に高められるときに開始する。続
いて出力端１７における負のバイアス電圧が形成し始め
るときに初めて、スイッチングトランジスタ２０ないし
２３が低いカットオフ電圧の下方超過の際に阻止状態と
なり、従って前記のクランプ作用は妨げられる。作動中
に、半導体基板Ｉおよび部分１８．１７および１６を経
て接地電位ＶＳＳにある端子１６ａに流れ出る大きな電
流が生ずると、基板バイアス電圧発生器１６の内部抵抗
Ｗに、出力端１７、従ってまた半導体基板１が少な（と
も一時的に正のバイアス電圧に到達するような電圧降下
が生じ得る。この場合にもスイッチングトランジスタ２
０ないし２３は低いカットオフ電圧の上方超過の際に導
通し、従って出力端１７における電圧は再び低いカフ１
−オフ電圧の値に制限される。このクランプ作用は、半
導体基板１に再び負のバイアス電圧が生じ始め、その際
に低いカットオフ電圧が下方超過されれば直ちに、妨げ
られる。

基板バイアス電圧発生器１６が半導体基板１の上に一緒
に集積されていることは目的にかなっている。

第２図には、電子スイッチＳ１の駆動の仕方が第１図と
は異なる本発明の第２の実施例が示されてい、る。詳細
には、２つの入力端２５および２６を有するコンパレー
タ２４が設けられており、入力端２５は基板バイアス電
圧発生器１６の出力端１７と接続されており、他方入力
端２６は接地電位にある端子８と接続されている。コン
パレータ２４は端子２７を介して供給電圧ＶＤＤと接続
されている。コンパレ〜り２４の出力端２８は電子スイ
ッチＳ１のゲート２２と［されている、ゲート２２の下
側の絶縁層は符号２３′を付されている。

コンパレータ２４は基板バイアス電圧発生器１６の出力
端１７における電圧を接地電位■ｓｓと比較する。出力
端１７、従ってまた半導体基板１にコンパレータ２４の
スイッチングしきい値を超える正の電圧が与えられてい
れば、コンパレータの出力端２８を介して、ｎチャネル
電界効果トランジスタ２０ないし２３′を連通状態に切
接える正の電圧が出力される。それによって出力端１７
における電圧はこのスイッチングしきい値に制限される
。前記のように、それは供給電圧ＶＤＤがスイッチオン
される場合、または作動中に大きな電流が部分１．１８
．１７および１６を経て１６ａへ流れる場合である。供
給電圧ＶＤＯのスイッチオンの後に、または前記の大き
な電流の減衰の際に、再び所望の負のバイアス電圧が基
板バイアス電圧発生器１６の出力端１７において形成さ
れ、またそれに相応してコンパレータ２４の入力端２５
にコンパレータしきい値と異なる電圧が与えられるので
、出力端２８におけるコンパレータ信号はスイッチオフ
され、その際にトランジスタ２０ないし２３′または電
子スイッチＳ１は阻止状態となる。

さらに、第２図による実施例は、コンパレータ２４の出
力信号がＴＩなどのカットオフ電圧に相当するカットオ
フ電圧がクランプ作用を保証するように大きな値に選定
され得るので、電子スイッチＳ１がもはや低いカットオ
フ電圧を有するスイッチングトランジスタの形態で実現
される必要がない点で第１図による実施例と異なる。従
って、層２３′はＮ１および１３の厚みと同程度の約２
０ないし２５ｎｍの厚みを有するものとして構成され得
る。またチャネル範囲内の追加インブラン簀−シランに
関してトランジスタ２０ないし２３′はもはや他のトラ
ンジスタ、たとえばＴ１と異なる必要はない。

第３図にはコンパレータ２４の好ましい実施例が示され
ている。この実施例では、ｎチャネル電界効果トランジ
スタＴ３および負荷要素２９の直列回路が設けられてお
り、負荷要素２９は特にｐチャネル電界効果トランジス
タにより形成され、そのゲートはそのドレイン端子と接
続されている。

同時に負荷要素２９の１つの端子を形成する直列回路の
一方の端子はＶＤＯを与えられる端子２７に相当し、ま
た直列回路の他方の端子は接地電位ＶＳＳと接続されて
いるコンパレータの入力端２６を成している。電界効果
トランジスタＴ３のゲートはｖｅｅを与えられるコンパ
レータの入力端２５に導かれている。部分子３および２
９の接続点３０は増幅器段３１を介してコンパレータの
出力端２８に導かれている。インバータとして構成され
ている増幅器段３１はｐチャネル電界効果トランジスタ
Ｔ４およびｎチャネル電界効果トランジスタＴ５の直列
回路を含んでおり、それらのゲートは接続点３０と接続
されている。Ｔ４の上側端子は負荷要素３２を介して端
子２７と接続されており、またＴ５の下側端子は入力端
２５と接続されている。負荷要素３２は好ましくはｐチ
ャネル電界効果トランジスタとして実現されており、そ
のゲートはそのドレイン端子と接続されている。

電子スイッチＳ１は第２図に相応して入力端２５と２６
との間、従ってまた回路点１７と８との間に挿入されて
いる。

トランジスタＴ３は半導体基板ｌと領域３との間の導通
電圧よりも小さいカットオフ電圧を有する。この目的で
トランジスタＴ３はたとえばトランジスタ２０ないし２
３に相応して追加的なチャネルインプランテーションな
しで、また約１５ｎｍの厚みのみを有するゲート絶縁層
として実現される。

入力端２５に、トランジスタＴ３の低いカットオフ電圧
の値を超える基板電圧が与えられると、トランジスタＴ
３が導通する。その際に回路点３０における電位が低下
し、このことは増幅器段３１を介して出力端２８におけ
る電位の上昇に通ずる。それにより、ｎチャネルスイッ
チングトランジスタ２０ないし２３′として構成されて
いるスイッチＳｌが導通状態に切換えられるので、クラ
ンプ作用が開始する。基板電圧がトランジスタＴ３のカ
ットオフ電圧の値以下に低下すると、スイッチＳ１が阻
止状態に切換えられるので、クランプ作用は妨げられる
。

電子スイッチＳ１はこれまでに説明した実施例と異なる
形態で、たとえば特に外部スイッチング要素として構成
されており接続線を介して端子８および１７に接続され
ているバイポーラトランジスタとして実現されていてよ
い。

トランジスタ２０ないし２３およびＴ３の低いカットオ
フ電圧はそれ自体は公知の仕方でそのチャネル範囲の相
応に選定された追加的ドーピングによっても達成され得
る。しかし、そのためには本発明による回路の製造の際
に追加的なマスキング過程が必要である。この場合、一
般にこれらのトランジスタのゲート絶縁層はその他のト
ランジスタに相応して選定される。

前記の実施例とならんで本発明は、ｎ伝導性の基板がｐ
伝導性の槽状の半導体領域を設けられている実施例をも
含んでいる。その際にすべての半導体部分の伝導形式お
よびすべての電圧の極性はそれぞれ反転される。

さらに、第１図の回路を下記のように変更した回路も本
発明の実施例に含まれる。すなわち部分１と２との間の
境界線Ｂ１が省略され、その際にこれらの画部分はもは
やｎ伝導性の基板として理解される。このことに基づい
て、このｎ伝導性の基板内に１つのｐ伝導性の槽状の半
導体領域が埋め込まれており、この領域は破線Ｂ２によ
りｎ伝導性の基板に対して境されており、また回路部分
子１、Ｓｌおよび１８を含んでいる。その際に部分子２
、Ｔ１、Ｓｌおよび１８は第１図中と同一の仕方で接続
されている。

本発明の好ましい応用は、メモリセルとモノリシックに
集積されている大きな集積密度を有するダイナミック半
導体メモリの周辺回路への応用である。

【図面の簡単な説明】

第１図は本発明の第１の実施例の概要を示す断面図、第
２図は本発明の第２の実施例の概要を示す断面図、第３
図は第２図の実施例におけるコンパレータの好ましい実
施例の回路図である。 １・・・半導体基板、２・・・槽状半導体領域、３・・
・端子領域、６・・・端子、７・・・絶縁層、８・・・
回路点、１１・・・ゲート、１３・・・絶縁層、１４・
・・端子、１５・・・接触領域、１６・・・基板バイア
ス電圧発生器、１７・・・出力端、２０・・・半導体領
域、２１・・・金属接触部、２２・・・ゲート、２３・
・・絶縁層、２４・・・コンパレータ、２５．２６・・
・入力端、２７・・・端子、２８・・・出力端、２９・
・・負荷要素、３０・・・接続点、３１・・・増幅器段
、３２・・・負荷要素、Ｓｌ・・・電子スイッチ、Ｔｌ
−７５・・・電界効果トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １）互いに異なるチャネル形式の電界効果トランジスタ
   （Ｔ１、Ｔ２）を有し、それらのうち少なくとも１つの
   第１の電界効果トランジスタ（Ｔ１）は第１の伝導形式
   のドープされた半導体基板（１）内に、また少なくとも
   １つの第２の電界効果トランジスタ（Ｔ２）は半導体基
   板内に設けられている第２の伝導形式の槽状半導体領域
   （２）内に配置されており、この半導体領域（２）は供
   給電圧（Ｖ＿Ｄ＿Ｄ）と接続されており、少なくとも１
   つの第１の電界効果トランジスタ（Ｔ１）の端子領域（
   ３）が接地電位（Ｖ＿Ｓ＿Ｓ）を与えられており、また
   半導体基板（１）が基板バイアス電圧発生器（１６）の
   出力端（１７）と接続されており、この１基板バイアス
   電圧発生器（１６）に接地電位および供給電圧が供給さ
   れ、またこの基板バイアス電圧発生器（１６）が第１の
   電界効果トランジスタの接地電位にある端子領域と半導
   体基板との間のｐｎ接合を阻止方向にバイアスさせる相
   補性回路技術による集積回路において、基板バイアス電
   圧発生器（１６）の出力端（１７）が電子スイッチ（Ｓ
   １）を介して接地電位にある回路点（８）と接続されて
   おり、また電子スイッチが基板バイアス電圧発生器（１
   ６）の出力端（１７）を介して駆動されることを特徴と
   する相補性回路技術による集積回路。 ２）基板バイアス電圧発生器（１６）が半導体基板（１
   ）上に一緒に集積されていることを特徴とする特許請求
   の範囲第１項記載の集積回路。 ３）基板バイアス電圧発生器（１６）の出力端（１７）
   が半導体基板内に埋め込まれている第２の伝導形式の第
   １の半導体領域（２０）と接続されており、半導体基板
   内に第２の伝導形式の第２の半導体領域（２１）が埋め
   込まれており、この第２の半導体領域（２１）は接地電
   位にある回路点（８）と接続されており、これらの両半
   導体領域（２０、２１）の間に位置する半導体基板（１
   ）の範囲が、薄い電気絶縁層（２３）により半導体基板
   の境界面（１ａ）から隔てられているゲート（２２）に
   より覆われており、このゲート（２２）が両半導体領域
   と協同して低いカットオフ電圧を有する第１の電界効果
   スイッチングトランジスタを形成し、またゲート（２２
   ）で基板バイアス電圧発生器（１６）の出力端（１７）
   と接続されているこの電界効果スイッチングトランジス
   タが電子スイッチ（Ｓ１）を形成することを特徴とする
   特許請求の範囲第１項または第２項記載の集積回路。 ４）ゲート（２２）を半導体基板の境界面（１ａ）から
   隔てる絶縁層（２３）が約１５ｎｍの厚みを有すること
   を特徴とする特許請求の範囲第３項記載の集積回路。 ５）２つの入力端を有するコンパレータ（２４）が設け
   られており、その第１の入力端（２５）は基板バイアス
   電圧発生器（１６）の出力端（１７）と接続されており
   、またその第２の入力端（２６）は接地電位にある回路
   点（８）と接続されており、その際にコンパレータの出
   力端（２８）は電子スイッチ（Ｓ１）の制御入力端に導
   かれていることを特徴とする特許請求の範囲第１項また
   は第２項記載の集積回路。 ６）電子スイッチ（Ｓ１）が半導体基板（１）上に配置
   されている第２の電界効果スイッチングトランジスタか
   ら成り、その端子領域がそれぞれ第２の伝導形式に属し
   、またそのゲートがコンパレータの出力端（２８）と接
   続されていることを特徴とする特許請求の範囲第５項記
   載の集積回路。 ７）コンパレータ（２４）が負荷要素（２９）と小さい
   カットオフ電圧を有する第１の電界効果トランジスタ（
   Ｔ３）との第１の直列回路を含んでおり、同時に負荷要
   素の端子をも成すこの直列回路の第１の端子（２７）が
   供給電圧（Ｖ＿Ｄ＿Ｄ）と接続されており、同時に第１
   の電界効果トランジスタの端子を成すこの直列回路の第
   ２の端子が接地電位（Ｖ＿Ｓ＿Ｓ）と接続されているコ
   ンパレータの第２の入力端を形成し、また第１の電界効
   果トランジスタのゲート端子がコンパレータの第１の入
   力端を成していることを特徴とする特許請求の範囲第５
   項または第６項記載の集積回路。 ８）負荷要素（２９）が第２の電界効果トランジスタか
   ら成り、そのゲートがそのドレイン端子と接続されてい
   ることを特徴とする特許請求の範囲第７項記載の集積回
   路。 ９）コンパレータ（２４）がその出力端に直列に接続さ
   れている増幅器段（３１）を有し、この増幅器段が第３
   および第４の電界効果トランジスタ（Ｔ４、Ｔ５）の第
   ２の直列回路から成り、これらの電界効果トランジスタ
   は互いに異なるチャネル形式に属し、またそれらのゲー
   トは第１の直列回路の第１の電界効果トランジスタ（Ｔ
   ３）および負荷要素（２９）の接続点（３０）と接続さ
   れており、第２の直列回路は一方では別の負荷要素（３
   ２）を介して供給電圧（Ｖ＿Ｄ＿Ｄ）と接続されており
   、また他方では基板バイアス電圧発生器の出力端（１７
   ）と接続されていることを特徴とする特許請求の範囲第
   ７項または第８項記載の集積回路。 １０）第１の伝導形式の半導体基板（１）が第１の伝導
   形式の槽状の半導体領域により置換され、また第２の伝
   導形式の槽状の半導体領域（２）が第１の伝導形式の半
   導体基板により置換され、また第１の伝導形式の槽状の
   半導体領域が第２の伝導形式の半導体基板内に埋め込ま
   れていることを特徴とする特許請求の範囲第１項記載の
   集積回路。