JPS60117655A - 基板上のｃｍｏｓ回路のラッチアップ制御方法および装置 - Google Patents

基板上のｃｍｏｓ回路のラッチアップ制御方法および装置

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JPS60117655A
JPS60117655A JP59238230A JP23823084A JPS60117655A JP S60117655 A JPS60117655 A JP S60117655A JP 59238230 A JP59238230 A JP 59238230A JP 23823084 A JP23823084 A JP 23823084A JP S60117655 A JPS60117655 A JP S60117655A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は０Ｍ０８回路にお番ノるラッチアップの問題を
解決する方法および装置に関する。
〔従来技術〕
第１図はＰ形半導体基板上にＮウェルを設けて形成した
通常のＣＭＯＳトランジスタの代表的な断面図である。
図示のようにＮウェル１２を有するＰ形基板１０が設け
られ、Ｎウェル１２内にＰ＋領域１４と１８が形成され
、両者がゲート１６と共にＭＯ８素子を構成する。領域
１４は電源■ｃｏに接続される。同じくＮウェル１２内
にＮ＋領域２０が形成され、これも電＆　Ｖ　ｃｃに接
続される。
Ｎウェル１２の外側にはＮ　領域２２と２６が形成され
、これらはゲート２６と共に他のＭＯＳトランジスタを
構成する。Ｐ　領域２８が同じく形成され、領域２６と
２８は■８８への接続により接地されている。
第１図にはいくつかの寄生＠造が示されている。
ＮＰＮ＋−ランジスタ３０がＰ形基板の左側に、１〕Ｎ
Ｐトランジスタ３２がＮウェル１２の右に示されている
。トランジスタ３０のコレクタはＮウェル１２、ベース
はＰ形基板、エミッタはＮ″−領域２６である。トラン
ジスタ３２のコレクタはＰ形基板１０．ベースはＮウェ
ル１２、エミッタはＰ＋領域１４である。
トランジスタ３０と３２のベースと基板コンタクトとの
間には抵抗が存在する。トランジスタ３０については基
板抵抗３４がそのベースと領域２８の間に存在Ｊる。境
界３６はトランジスタ３０のベースのところに概略的に
ある。１−ランジスタ３２については抵抗３８がそのベ
ースとＮ＋領域２０の間にあり、その接続点は抵抗３８
とベースの間に概略的に示しである。接続点３６は］〜
ランラスタ３０のベースに電気的に接続する共にトラン
ジスタ３２のコレクタにも接続する。同様に接続点４０
はトランジスタ３２のベースとトランジスタ３０のコレ
クタに接続する。
ラッチアップの問題について述べると、第１図において
トランジスタ３２がオンとなると接続点３６に電流が流
れ、そこの電圧を上昇させる。これによりトランジスタ
３０がオンとなる。一方これにより接続点４０に電流が
生じ、それが４０における電圧を引き下げる。このため
トランジスタ３２の導通が更に深くなる。従ってその電
流が増加して点３６の電圧を更に上昇させる。そのため
トランジスタ３０の導通が更に深くなり、点４０の電流
を増加させる。すなわちこれは常に導通を深めるルーチ
ンとなる。この状態はトランジスタ３０または３２のベ
ース電流によっても生じるものであり、また他の種々の
事態により生じるものであって、その例は電源電圧の急
激な変化、光、輻射線、入力および出力の過電圧および
チップの容量性の乱れ等である。これが生じることを一
般にラッチアップと称する。
〔発明の目的〕
本発明の目的は０Ｍ０８回路におりるラッチアップの問
題を解決する方法および装置を提供することである。
〔発明の概要〕
本発明によれば、基板上の０Ｍ０８回路の通常動作中に
基板上のチャージポンプにより基板をバイアスすること
からなる０Ｍ０８回路のラッチアップ制御方法を提供す
る。
一実施例においては、この方法は更に基板−接地間容量
を増加させ、電源の過渡変動を検出し、この変動の検出
に応じて基板を既知電位にクランプし、そして変動終了
後にクランプを解く段階を含む。
本発明は更に０Ｍ０８回路を有する基板の電位を制御す
るバイアス回路とこのバイアス回路を選択的に使用する
装置を有するラッチアップ制御装置を提供する。
望ましくはこの装置は更に電源の過渡変動を検出する検
出回路と、この検出回路にＪ：り検出される電源の過渡
変動に応じて基板を既知の電位にクランプするクランプ
回路を有し、前記バイアス回路がこの検出回路に応答し
、そして前記クランプ回路がこの過渡変動の終了後に前
記の電位クランプを解くようになっている。
基板のクランプとチャージポンプの形の基板バイアス回
路の組合せにより、この基板のクランプは基板を電源上
昇により接地電位とし、かくしてＮ　Ｐ　Ｎ　ｌ−ラン
ジスタを例えばオフに保持づ−ることによりラッチアッ
プを防止するように構成ターることが出来る。電源電圧
上昇後にチップ上の基板バイアス回路が基板上の回路の
通常動作中のラッチアップを防止するに充分な負電圧を
つくり出づ。
一実施例においては接地点に対する基板の容量が他のと
ころから基板への容量結合と比較して高くなるように構
成される。
望ましい実施例ではこの基板クランプは電源変動の検出
により動作しそしてＶ。０が変化している間に基板を接
地電位に保持するために大きなトランジスタを使用する
。
電源電圧上昇条件とその後の通常の■。０の乱れとを区
別するためにｖＢＢが許容限度内の低レベルまで押し下
げられてしまうと過渡変動検出回路装置をオフにする装
置を含めるＪ：うに−４るとよい。
本発明によれば０Ｍ０８回路は初期の電源上界の、より
制御された設定中にのみラッチアップに感応するが、正
常動作中にはラッチアップから解放するようにすること
が出来ることがわかった。
本発明の装置の一実施例においては、このクランプ回路
は基板を接地電位にするソースドレインパスを有するク
ランプトランジスタを有し、制御トランジスタのソース
ドレインパスが電源電圧をクランプトランジスタのゲー
１−に接続し、電源の過渡変動に応じて制御トランジス
タをオンに１−るための装置が制御トランジスタのゲー
トに接ｌ′−される。
本発明は基板上の２個の寄生トランジスタの両方を同時
にオンにしないようになっている。更に接続点の１個を
負電位でバイアスしそれによりその接続点に接続するベ
ースを有するトランジスタがオンにならないようにされ
ている。
〔発明の実施例〕
以下図面にもとづき本発明を説明１“る。
第２図は０Ｍ０８回路内のラッチアップを制御するため
の本発明の回路５０の概略を示しており、この回路５０
はクランプ部５２を有する。回路５０は第１図の基板１
０の上に形成されており、第４図に示す基板上の他の回
路に対し物理的且つ空間的な関係を有する。電源電圧上
界中には抵抗５４により接続点５６は■。Ｃより低い電
位となる。
第３図の実施例（図示白点は■。０への接続を示ツ゛）
に示すように抵抗５４は高インピーダンストランジスタ
である。この電位降下のためにＰチャンネルデバイスで
あるトランジスタ５８はオンになる。
その結果、トランジスタ５８はＶ。０をトランジスタ６
２のゲートに接続する接続点６０に与え、それによりト
ランジスタ６２をオンにする。トランジスタ６２のソー
スドレインパスは基板電圧■ＢＢを接地する。このよう
に電圧上昇中には基板１０（第１図）は接地電位にクラ
ンプされ、そのためラッチアップは生じない。
ＶＣＣが安定した後には接続点５６はＶ。０に急激に上
昇する。これによりトランジスタ５８がオフになる。抵
抗６４（これは好適な実施例では高インピーダンスＮチ
ャンネルＦＥＴ）が基板電圧Ｖ、８と接続点６０との間
に接続する。その結果接続点６０の電圧は究極的にトラ
ンジスタ６２のしきい値に達し、それにより１〜ランジ
スタロ０をオフにする。これによってｖＢＢを接地電位
に保持していたクランプが解かれる。
チャージポンプ（図示せず）が基板を例えば−３ボルト
のような負電圧に強制Ｊ”る。このために用いるに適し
たチャージポンプは例えば米国特許第４．３３６，４６
６号明細書および同第４．４０３．１５８号明細書に示
されている。
同じく第２図には接続点５６をＶ。Ｃに接続するスイッ
チ６６が示されている。スイッチ６６は基板電圧■ＢＢ
により制御され、そしてｖＢＢが例えば＝３ボルトにな
ると閉じるようにされている。このスイッチ６６は、基
板電圧ｖ８ＢがＪＩ地電位に上昇しないように電源電圧
上昇後の通常のＶ。０の変化中にトランジスタ５８をオ
フに維持しなければならないために加えられたものであ
る。
第３図は本発明の好適な実施例の概略図であり、これに
おいては第２図と同じ参照番号が用いられている。図示
のように回路５０はクランプ回路５２と、電源電圧■Ｃ
ｏと過渡変動検出回路７０（点線内）とトランジスタ６
４の左側で回路７０を示す点線の外側に示す部分である
安定電源検出回路７２を含ｌυでいる。この回路の・一
般動作については第２図ですでに述べた。
第３図の実施例にのみ示される回路要素をみるに、Ｐ形
チャンネルトランジスタ８０は接続点８２に接続された
ドレンとＶ。０に接続されたソースを有する。接続点８
２はコンデンサ８４の一方の電極とＰチャンネルシラン
ジスタロ６のゲートとに接続される。トランジスタ８０
のゲートはコンデンサ８６の一方の電極に接続され、こ
のコンデンサの他方の電極は接地される。接続点８８は
コンデンサ８６の非接地側とトランジスタ８ｏのゲート
との間にある。接続点８２はＮチャンネルトランジスタ
９０のゲートに接続し、このトランジスタのソースドレ
インパスは一端を接地した大容量コンデンサ９２の他端
に接続リーる接続点５６に選択的に接続する。他の接続
点９４はトランジスタ９０のドレンとコンデンサ９２の
非接地側との間にある。
これら回路要素の動作°は次の通りである。電源電圧上
昇により接続点８２の電圧はトランジスタ８０とコンデ
ンサ８４によりＶ。Ｃに従って上昇ヅる。トランジスタ
８０のこの機能はそのゲートが、コンデンサ８６により
接地電位とされている接続点８８に接続しているために
生じる。これににリトランジスタ８０はオンとなり、ｖ
ｏＣを接続点８２に与える。
接続点８２の電圧が上がるとトランジスタ９゜をオンに
し、そのソースドレインパスにより接続点９４を５６に
接続する。接続点９４を接地させるコンデンサ９２は５
０２．程度の大容量のものであり、トランジスタ５４に
対し接続点５６の電圧を遅延させる効果を有する。
前述のように、トランジスタ５８はＶｃｏが上昇した後
にオフになっていなければならず、さもないと基板電圧
■ＢＢが接地電位になっていくつかの回路の動作を停止
させることになる。これを保証するためにトランジスタ
６６が用いられる。接続点８２は基板電圧ｖ８Ｂが充分
に深い負電圧となるときに負電圧となる。これによりＰ
チャンネルトランジスタ６６がオンになり、トランジス
タ５８の導通を妨げる。
ｖｏｏが安定なときはクランプトランジスタ６２はオフ
である。更にトランジスタ９Ｇもオフとなり接続点８８
の電位の上昇を許し、そしてこの接続点８８はトランジ
スタ９８のゲートに接続するからそのトランジスタ９８
をオンにする。トランジスタ９８のソースドレインパス
は基板電圧■ＢＢをトランジスタ１００に接続し、そし
てこれは基板電圧ｖＢＢが負となった後にオンになる。
一方これにより接続点８２は高電位状態から下がり、そ
れによりＰチャンネルトランジスタ６６をオンにする。
かくして、基板電圧■Ｂ８が充分角となるとトランジス
タ６６がオンとなって基板の接地電位へのクランプを妨
げる。
Ｖｃｏが回路５０を安定化するに充分な稈長期間安定で
あった後に接地電位へと降下する場合には、回路５０は
Ｖｃｏが安定であることを記憶することなくそれ自体を
リセットする機能を有する。そのような機能が与えられ
ないならば、基板の接地電位へのクランプは生ぜず、ラ
ッチアップがそれに続いて生じる。
カクシて■。Ｃが接地電位になると、ＶＣＣの変動検出
回路７０内にあってゲートとソースの接続したトランジ
スタ１０２が接続点５６を接地電位まで低下させる。同
様にＮチャンネルトランジスタ１０４が接続点９４に接
続する。検出回路７２内のトランジスタ１０６も接続点
８８に対して同様に動作する。
更に、安定上昇中にｖＣｏが後に接地電位になるような
場合のクランプ機能をもたせるために、大容量コンデン
サ９２はトランジスタ１０８のソースドレインパスを通
じて接地点へと放電する。インバータ１１０がこのため
にトランジスタ１０８のゲートを制御する。かくしてリ
セツ１−ににリコンデンサ９２が放電するのを待つ代り
にコンデンサ９２は他の用途を有する。
安定した電源電圧上昇が検出されると、トランジスタ９
６のゲートとソースの電圧はトランジスタ６４により等
しくなる。これが生じるとトランジスタ１−１２と１１
４が接続点８８の電位を引き上げる。基板電圧ＶＢＢが
チャージポンプにＪ：り降下すると、接続点１１６の電
圧も降下する。接続点８２の電圧はトランジスタ１００
のソースドレインパスにより降下する。前述のように接
続点８２の電圧が低くなるとトランジスタ５８はオフと
なる。
接続点８２が接地電位になるとトランジスタ１１８は接
続点８８をＶ。０に向けて変化さける。
その理由はトランジスタ８０がオフとなるからであるが
、これは接続点８８がＶ。０となったときにのみ生じる
からである。トランジスタ１１２と１１４はＮチャンネ
ルデバイスであるから接続点８８の電圧を降下させる電
圧がそれらに関連して存在する。かくして、トランジス
タ６６のソースドレインパスによりトランジスタ１１８
のソースドレインパスは接続点８８の電圧Ｖ。０に覆る
。
第４図は基板１０上のクランプ回路５０を概略的に示す
ものである。クランプトランジスタ６２が示されている
。チャージポンプについては前述したが、第４図にはそ
れが１２０で示されている。
この図から、基板クランプトランジスタを含む回路とチ
ャージポンプ回路はすべて、基板上に形成されるメモリ
セルのような他の回路１２２と同一のＰ形基板上に含ま
れることがわかる。
第５図はこのチップに付加することの出来る他の容量を
概略的に示している。第５図はチップの回路要素を示す
のではな（、基板１０が薄い酸化膜１２４で覆われるこ
とを示すものである。酸化膜１２４は例えば厚さ約２０
０−１０００人の酸化シリコンでよい。この酸化膜の上
に形成されているのは例えば厚さ４０００−５０００Ａ
の多結晶シリコン層である。層１２６は接地され、すな
わち■８．ビン１２８に接続される。大ぎな基板１０か
ら絶縁体１２４により分離されたこの多結晶シリコン層
の構成は基板の電圧が変動しないようにするに用いられ
る人吉がコンデンサを形成づる。奇生デバイスは一般に
基板に容量結合するが、要素１２４と１２６の構成によ
り与えられるこの付加的な容量がそのような寄生容量の
効果を減少させる。
Ｍ６図はこの付加的な容量を概略的に示ずものであり、
Ｎウェル１２を有する１〕形基板１０を示している。Ｐ
　領域１４とＮ　領域２０はこのＮウェル１２内に形成
され、Ｐ　領域２８とＮ　領域２６はその外側に形成さ
れている。ラッチアップに対して敏感なトランジスタ３
０と３２も図示されている。基板抵抗３４は領域２８を
トランジスタ３０のベースに接続しており、Ｎウェル１
２の抵抗３８はＮウェル１２とトランジスタ３２のコレ
クタとの間に示されている。容ｆｉ１３０は接地接続Ｖ
８８と基板１０の間に形成される。これら容量１３０は
ラッチアップをもたらす寄生デバイスの容量と比較して
大きいものである。この容量付加の理由はチャージポン
プが基板を例えば−３ボルトのような値に弱く保持づる
にすぎないからである。局部容量と抵抗性の乱れはトラ
ンジスタ３０をオンにづ゛るように接地電位より高い電
圧に基板を局部的にする。かくして基板容量１３０は局
部結合容量に対し最大となるようにされる。
接続点３６（第１図）は上述の回路の動作により負電位
にバイアスされている。これにより寄生トランジスタ３
０が電源電圧上昇中にオンとなることが妨げられる。ま
た基板と接地間の容量は基板と他の源との結合容量と比
較して轟くされる。
本発明の好適な実施例においては種々のトランジスタの
幅／長さは次の通りである。
トランジスタ５８　８００　（幅） （−ランジスタロ２　２５，０００　（幅）トランジス
タ６４　４／１００ ］・ランジスタロ６　１００（幅） トランジスタ８０　６（幅） コンデンサ８４　７９／２０ コンデンリ゛８６　５３／１０ １−ランジスタ９０　１００（幅） コンデンサ９２　５２５１５０ トランジスタ９６　５０　（幅） ト・ランジスタ９８　２０　（幅） ｉ〜ランジスタ１００　１００１５ トランジスタ１０２　５０（幅） トランジスタ１０４　２００（幅） トランジスタ１０６　２０（幅） トランジスタ１０８　２０（幅） トランジスタ１１２　６／６ ］〜ランジスタ１１４　６／６ トランジスタ１１８　６（幅）
【図面の簡単な説明】
第１図は０Ｍ０３回路の部分を固有の寄生デバイスと共
に示した断面図、第２図は本発明の回路の簡略化した実
施例を示り図、第３図は本発明の他の実施例を示Ｊ図、
第４図は基板クランプの基板と他の回路とヂＩ！−ジボ
ンブとの関係を承り概略図、第５図は基板への容量イ１
加を示１図、第６図は第１図と同様であるが人吉最の基
板容量をもつように変更された０Ｍ０３回路の断面図で
ある。 １０・・・基板、５０・・・クランプ回路、５２・・・
クランプ部、５４・・・高インピーダンストランジスタ
、５８・・・［）ブ］Ｔンネル］・ランジスタ、６４・
・・高インピーダンスＮチャンネルＦ　Ｅ　Ｔ、６６・
・・スイッチ、７０・・・電源１几変動検出回路、７２
・・・安定電源電圧検出回路、１２０・・・ヂ１７−ジ
ボンブ、１２４・・・酸化膜、１２６・・・多結晶シリ
」ン層。 出願人代理人　猪　股　清 １’／（２６

Claims (1)

  1. 【特許請求の範囲】 １、　０Ｍ０８回路の通常の回路動作中、基板上のチャ
    ージポンプによりその基板にバイアスをかけることを特
    徴とする０Ｍ０８回路のラッチアップ制御方法。 ２、特許請求の範囲第１項記載の方法において、基板−
    接地間容量を増加させ、電源の過渡変動を検出し、この
    変動の検出に応じて前記基板を既知の電位にクランプし
    、前記変動後に前記クランプを解くことを特徴とづる０
    Ｍ０８回路のラッチアップ制御方法。 ３、　特許請求の範囲第２項記載の方法において、前記
    基板は前記電源の過渡変動の検出に応じて接地電位にク
    ランプされる２ようになっており、更に前記変動が終了
    した時点を決定し、その決定に応じて前記クランプを解
    くことを特徴と−４る０Ｍ０８回路のラッチアップ制御
    方法。 ４、　特許請求の範囲第２項または第３項記載の方法に
    おいて、前記チャージポンプにより前記基板がバイアス
    される電位が検出され、前記基板が予定の電位となると
    き前記クランプ段階を、前記クランプが前記電源の過渡
    変動中を除き生じないように禁制することを特徴とする
    ０Ｍ０３回路のラッチアップ制御方法。 ５、　電源の過渡変動を検出し、その検出段階と共に基
    板の電位を制御し、変動終了後に前記制御を解くことを
    特徴とするＣＭＯ８＠路のラッチアップ制御方法。 ６、　特許請求の範囲第５項記載の方法において、前記
    制御段階は前記検出に応じて既知の電位に前記基板をク
    ランプする段階を有し、前記制御を解く段階は前記クラ
    ンプを解く段階を有することを特徴とする０Ｍ０８口路
    のラッチアップ制御方法。 ７、　特許請求のＩｉ！囲第５項または第６項記載の方
    法において、前記電源の過渡変動後に前記基板をその電
    位についての第２の制御を与えるようにバイアスするこ
    とを特徴とする０Ｍ０８回路のラッチアップ制御方法。 ８、　特許請求の範囲第５項乃至第７項のいずれかに記
    載の方法において、前記制御を解く段階後に前記基板を
    バイアスすることを特徴とする０Ｍ０８回路のラッチア
    ップ制９］１方法。 ９、　０Ｍ０８回路が配置される基板（１０）の電位を
    制御するバイアス回路（１２０；　５０）と、このバイ
    アス回路を選択的に使用Ｊ゛る手段とを備えたことを特
    徴とする０Ｍ０８回路のラッチアップ制御装置。 １０、　特許請求の範囲第９項記載の装置において、Ｔ
    ｉ源の過渡変動を検出するための検出回路（７０）を備
    え、前記バイアス回路（１２０゜５０）がこの検出回路
    に応答することを特徴とする０Ｍ０８回路のラッチアッ
    プ制御装置。 １１、　特許請求の範囲第１０項記載の装置において、
    前記検出回路（７０）により検出される電源過渡変動に
    応じて前記基板（１０）を既知の電位にクランプするク
    ランプ回路（５２）を備え、このクランプ回路が前記変
    動後に前記クランプを解くことを特徴とする０Ｍ０８回
    路のラッチアップｌ、ＩＪＩＩＩ装置。 １２、特許請求の範囲第１１項記載の装置において、前
    記基板が予定電位になったときを検出する回路（７２）
    を有し、前記クランプ回路（５２）はこの回路（７２）
    に応じてクランプを禁止するように配置されたことを特
    徴とする０Ｍ０８回路のラッチアップ制御装置。 １３、　特許請求の範囲第１１項または第１２項記載の
    装置において、前記クランプ回路は前記検出回路により
    検出される電源の過渡変動に応じて前記基板を接地電位
    にクランプづることを特徴とする０Ｍ０８回路のラッチ
    アップ制御装置。 １４、　特許請求の範囲第１１項乃至第１３項のいずれ
    かに記載の装置において、前記バイアス回路は０ＭＯ８
    の前記基板（１０）に結合したチャージポンプ（ｉ　２
    ０）を有することを特徴とする０Ｍ０８回路のラッチア
    ップ制御装置。 １５、　特許請求の範囲第１１項乃至第１４項のいずれ
    かに記載の装置において、前記バイアス回路（１２０）
    は前記クランプ回路（５２）が前記基板を前記既知電位
    から解放するときに前記基板をバイアスすることを特徴
    とする０Ｍ０８回路のラッチアップ制御装置。 １６、　特許請求の範囲第１１項乃至第１５項のいずれ
    かに記載の装置において、前記検出回路（７０）は電源
    信号（Ｖ、、）を受けるように構成され、前記クランプ
    回路（５２）は前記検出回路により検出される電源の過
    渡変動に応じて前記バイアス回路（１２０）を接地電位
    にクランプするように構成され、前記検出回路（７０）
    は前記変動が実質的に終了したときに前記バイアス回路
    （１２０）が前記変動後に前記基板をバイアスするよう
    に前記クランプ回路を解放Ｊ°るように構成されたこと
    を特徴とする０Ｍ０８回路のラッチアップ制御装置。 １７、　特許請求の範囲第１１項乃至第１６項のいずれ
    かに記載の装置において、前記クランプ回路（５２）は
    前記基板を接地するそのソースドレインパスを有するク
    ランプトランジスタ（６２）を有し、制御トランジスタ
    （５８）は前記クランプトランジスタ（６２）のゲート
    に電源ミルを接続するソースドレインバスを有しており
    、電源の過渡変動に応じて前記制御トランジスタ（５８
    ）をオンにする手段（５４，５６）が前記制御ｌ・ラン
    ジスタのゲートに接続されていることを特徴とする０Ｍ
    ０８回路のラッチアップ制ａｌｌ装置。 １８、　特許請求の範囲第１７項記載の装置において、
    前記基板赤子定の電位となったときに前記制御トランジ
    スタ（５８）をオフに維持して電源電圧（ＶＣ６）が前
    記クランプトランジスタのゲートに加えられないように
    する、基板電圧（Ｖ８．）により制御される装置（６６
    ）を備えたことを特徴とする０Ｍ０８回路のラッチアッ
    プ制御Ｍｉｄ。 １９、　特許請求の範囲第９項乃至第１８項のいずれか
    に記載の装置にＪ３いて、基板−接地間容量を与えるた
    めの手段を備えたことを特徴とする０Ｍ０３回路のラッ
    チアップ制御装置。
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