JPS63255957A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63255957A JPS63255957A JP62091210A JP9121087A JPS63255957A JP S63255957 A JPS63255957 A JP S63255957A JP 62091210 A JP62091210 A JP 62091210A JP 9121087 A JP9121087 A JP 9121087A JP S63255957 A JPS63255957 A JP S63255957A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関し、特に０ＭＯ８
構造の半導体集積回路装置の電源投入時のラッチアップ
の防止に関する。
構造の半導体集積回路装置の電源投入時のラッチアップ
の防止に関する。
第５図は従来のＣＭＯＳ型ダイナミックＲＡＭ等の半導
体集積回路装置の断面図である。同図において１はＰ型
半導体基板であり、このＰ型半導体基板１上にＮ−ウェ
ル領域２が形成される。このＮ−ウェル領［２内にＰ＋
型半導体領域３，４を形成し、Ｐ＋型半導体領域３．４
間のＮ−ウェル領域２上方にベース電ｌ４ｉ５を設け、
Ｐ＋型半導体領域３．４は各々電源Ｖ。ｏ１出力端子０
ＬＩＴに接続し、ベース電極５に入力端子ＩＮを接続す
ることで、Ｐチャネル型ＭｏＳトランジスタ６を形成し
ている。なお、７はＮ＋型半導体領域で、Ｎ−ウェル領
域２を電源ｖｃｃレベルにバイアスするために設けられ
ている。
体集積回路装置の断面図である。同図において１はＰ型
半導体基板であり、このＰ型半導体基板１上にＮ−ウェ
ル領域２が形成される。このＮ−ウェル領［２内にＰ＋
型半導体領域３，４を形成し、Ｐ＋型半導体領域３．４
間のＮ−ウェル領域２上方にベース電ｌ４ｉ５を設け、
Ｐ＋型半導体領域３．４は各々電源Ｖ。ｏ１出力端子０
ＬＩＴに接続し、ベース電極５に入力端子ＩＮを接続す
ることで、Ｐチャネル型ＭｏＳトランジスタ６を形成し
ている。なお、７はＮ＋型半導体領域で、Ｎ−ウェル領
域２を電源ｖｃｃレベルにバイアスするために設けられ
ている。
一方、Ｐ型半導体基板１上にＮ＋型半導体領域８．９を
設け、Ｎ＋型半導体領域８，９間のＰ型半導体基板１上
方にベース電極１０を設け、Ｎ＋型半導体領域８．９は
各々接地レベルｖ８３、出力端子ＯＬＪ Ｔに接続し、
ベース電極１０を入力端子【Ｎに接続することでＮチャ
ネル型ＭＯＳトランジスタ１１を形成している。なお、
１２はＰ＋型半導体領域であり、Ｐ型半導体基板１をバ
イアス電位ＶＢＢレベルにバイアスするために設けられ
ている。このバイアス電位ＶＢＢは、通常のＲＡＭ等で
は、同一基板１上に設けられたオンチップの電圧発生回
路より給電される負の電圧（−３Ｖ程度）である。
設け、Ｎ＋型半導体領域８，９間のＰ型半導体基板１上
方にベース電極１０を設け、Ｎ＋型半導体領域８．９は
各々接地レベルｖ８３、出力端子ＯＬＪ Ｔに接続し、
ベース電極１０を入力端子【Ｎに接続することでＮチャ
ネル型ＭＯＳトランジスタ１１を形成している。なお、
１２はＰ＋型半導体領域であり、Ｐ型半導体基板１をバ
イアス電位ＶＢＢレベルにバイアスするために設けられ
ている。このバイアス電位ＶＢＢは、通常のＲＡＭ等で
は、同一基板１上に設けられたオンチップの電圧発生回
路より給電される負の電圧（−３Ｖ程度）である。
ところで、第５図で示したような半導体集積回路装置で
は、ラッチアップと呼ばれる現象が発生し易い。ラッチ
アップは第５図の破線矢印で示したように電源Ｖ。０か
ら接地レベルＶ８８に向けて、定常的に数十ｍＡもの大
きな電流が流れる現象である。以下、このラッチアップ
発生原因について説明する。
は、ラッチアップと呼ばれる現象が発生し易い。ラッチ
アップは第５図の破線矢印で示したように電源Ｖ。０か
ら接地レベルＶ８８に向けて、定常的に数十ｍＡもの大
きな電流が流れる現象である。以下、このラッチアップ
発生原因について説明する。
第６図は第５図で示した構造の半導体集積回路装置の奇
生バイポーラトランジスタの等何回路を示した回路図で
ある。同図においてＲ１はＰ°型半導体領域３の拡散抵
抗、Ｒ２はＮ＋型半導体領域７の拡散抵抗、Ｒ３はバイ
アス電位ｖＢＢの出力端子の抵抗とＰ＋型半導体領１４
１２の拡散抵抗の合成抵抗、Ｒ４はＮ＋型半導体領域８
の拡散抵抗である。また、ＱｌはＰ＋型半導体領１４３
．ｌｌ−ウェル領域２．Ｐ型半導体基板１により構成さ
れる寄生ＰＮＰ型バイポーラトランジスタ、Ｑ２はＮ−
ウェル領域２．Ｐ型半導体基板１．Ｎ゛型半導体領［８
により構成される奇生ＮＰＮ型バイポーラトランジスタ
である。この寄生トランジスタＱ１．Ｑ２が存在するた
め、点Ｐ１の電位が、ある瞬間に正の値を示し奇生トラ
ンジスタＱ２のオン電圧を越えると、寄生トランジスタ
Ｑ２が導通する。その結果、抵抗Ｒ２，奇生トランジス
タＱ２、抵抗Ｒ４を介して電源Ｖ。０から接地レベルＶ
８８に電流が流れることにより、奇生トランジスタＱ１
のベース電圧が低下して、該寄生トランジスタＱ１が導
通する。すると、さらに寄生トランジスタＱ２のベース
電位が上昇して、寄生トランジスタＱ２に流れる電流が
増加する。このように寄生トランジスタＱ１．Ｑ２によ
る正帰還ループが形成されると、定常的に電源Ｖ。０か
ら接地レベルｖ８３に大きな電流が流れ、最悪の場合、
破壊に至ることがある。このようなラッチアップ現象は
、前述したようにバイアス電位■ＢＢを負の電圧にバイ
アスするため、奇生トランジスタＱ２は導通することは
なく、通常は起らない。
生バイポーラトランジスタの等何回路を示した回路図で
ある。同図においてＲ１はＰ°型半導体領域３の拡散抵
抗、Ｒ２はＮ＋型半導体領域７の拡散抵抗、Ｒ３はバイ
アス電位ｖＢＢの出力端子の抵抗とＰ＋型半導体領１４
１２の拡散抵抗の合成抵抗、Ｒ４はＮ＋型半導体領域８
の拡散抵抗である。また、ＱｌはＰ＋型半導体領１４３
．ｌｌ−ウェル領域２．Ｐ型半導体基板１により構成さ
れる寄生ＰＮＰ型バイポーラトランジスタ、Ｑ２はＮ−
ウェル領域２．Ｐ型半導体基板１．Ｎ゛型半導体領［８
により構成される奇生ＮＰＮ型バイポーラトランジスタ
である。この寄生トランジスタＱ１．Ｑ２が存在するた
め、点Ｐ１の電位が、ある瞬間に正の値を示し奇生トラ
ンジスタＱ２のオン電圧を越えると、寄生トランジスタ
Ｑ２が導通する。その結果、抵抗Ｒ２，奇生トランジス
タＱ２、抵抗Ｒ４を介して電源Ｖ。０から接地レベルＶ
８８に電流が流れることにより、奇生トランジスタＱ１
のベース電圧が低下して、該寄生トランジスタＱ１が導
通する。すると、さらに寄生トランジスタＱ２のベース
電位が上昇して、寄生トランジスタＱ２に流れる電流が
増加する。このように寄生トランジスタＱ１．Ｑ２によ
る正帰還ループが形成されると、定常的に電源Ｖ。０か
ら接地レベルｖ８３に大きな電流が流れ、最悪の場合、
破壊に至ることがある。このようなラッチアップ現象は
、前述したようにバイアス電位■ＢＢを負の電圧にバイ
アスするため、奇生トランジスタＱ２は導通することは
なく、通常は起らない。
（発明が解決しようとする問題点）
しかしながら、電源Ｖ とバイアス電位ｖＢＢ間Ｃ
にはＰ型半導体基板１上に形成されている多くの１ａ合
容量により、第６図に示したキャパシタＣ１が形成され
てしまう。
容量により、第６図に示したキャパシタＣ１が形成され
てしまう。
また、バイアス電位ＶＢ８はＰ型半導体基板１上に形成
されているオンチップの電源発生回路により給電される
ため、電源投入時にはＯＶになっており、所定の電位（
−３Ｖ）になるためには、数百μｓｅｃを要する。この
様子を第７図のｔ、に示すが、同図は電源Ｖ。０の経時
変化および、点Ｐ１にかかる電位■、１の経時変化を示
すタイミング図である。同図に示すように、点Ｐ１にか
かる電位ｖ、１が電源投入直後に正の値を示しているの
は、第６図で示したキャパシタＣ１による容は結合のた
めである。この正の電圧値が第６図の寄生トランジスタ
Ｑ２のオン電圧を越えた場合に前述したラッチアップ現
象が起こる。その結果、点Ｐ１の電位■、１は第７図の
破線で示したように正の電圧値を保持し続け、この半導
体集積回路装置は正常な動作を行なえないばかりか、破
壊に至ってしまう等の問題点があった。
されているオンチップの電源発生回路により給電される
ため、電源投入時にはＯＶになっており、所定の電位（
−３Ｖ）になるためには、数百μｓｅｃを要する。この
様子を第７図のｔ、に示すが、同図は電源Ｖ。０の経時
変化および、点Ｐ１にかかる電位■、１の経時変化を示
すタイミング図である。同図に示すように、点Ｐ１にか
かる電位ｖ、１が電源投入直後に正の値を示しているの
は、第６図で示したキャパシタＣ１による容は結合のた
めである。この正の電圧値が第６図の寄生トランジスタ
Ｑ２のオン電圧を越えた場合に前述したラッチアップ現
象が起こる。その結果、点Ｐ１の電位■、１は第７図の
破線で示したように正の電圧値を保持し続け、この半導
体集積回路装置は正常な動作を行なえないばかりか、破
壊に至ってしまう等の問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、電源投入時においてもラッチアップが生じる
ことのない半導体集積回路装置を得ることを目的とする
。
たもので、電源投入時においてもラッチアップが生じる
ことのない半導体集積回路装置を得ることを目的とする
。
この発明にかかる半導体集積回路装置は、電諒投人直後
の所定期間、基板バイアス発生回路の出力端を接地レベ
ルに短絡する短絡手段を備えている。
の所定期間、基板バイアス発生回路の出力端を接地レベ
ルに短絡する短絡手段を備えている。
この発明における半導体集積回路装置の短絡手段により
、電源投入後の所定期間、基板バイアス発生回路の出力
端が接地レベルに短絡されるため、その期間中に基板バ
イアス発生回路の出力端が正の電圧値を示すことはない
。
、電源投入後の所定期間、基板バイアス発生回路の出力
端が接地レベルに短絡されるため、その期間中に基板バ
イアス発生回路の出力端が正の電圧値を示すことはない
。
第１図はこの発明の一実施例である半導体集積回路装置
を示し、特に接地レベル■８８、基板バイアス発生回路
の出力端子ＰＢＢ間の短絡回路を示す回路図である。同
図において、Ｇ３はドレインを接地レベル■８８、ソー
スを図示しない基板バイアス発生回路の出力端子ＰＢＢ
にそれぞれ接続した第１のＮチャネル型ＭＯ８ｔ−ラン
ジスタであり、Ｇ４はソースを前記基板バイアス発生回
路の出力端子Ｐ １ドレインをトランジスタＱ３のゲー
トにＢ それぞれ接続した第２のＮチャネル型ＭＯ８トランジス
タである。また、ＰＯＲは電源■。Ｃの投入時に、第２
図に示すパルス発生回路により発生されるワンショット
パルスである。この信＠ＰＯＲはキャパシタＣ２を介し
、トランジスタＱ３のゲートに供給されている。ＰＯＲ
は信号ＰＯＲが立下った後、直ちに電源Ｖｃｃレベルに
なるパルス信号であり、トランジスタＱ４のゲートに供
給されている。
を示し、特に接地レベル■８８、基板バイアス発生回路
の出力端子ＰＢＢ間の短絡回路を示す回路図である。同
図において、Ｇ３はドレインを接地レベル■８８、ソー
スを図示しない基板バイアス発生回路の出力端子ＰＢＢ
にそれぞれ接続した第１のＮチャネル型ＭＯ８ｔ−ラン
ジスタであり、Ｇ４はソースを前記基板バイアス発生回
路の出力端子Ｐ １ドレインをトランジスタＱ３のゲー
トにＢ それぞれ接続した第２のＮチャネル型ＭＯ８トランジス
タである。また、ＰＯＲは電源■。Ｃの投入時に、第２
図に示すパルス発生回路により発生されるワンショット
パルスである。この信＠ＰＯＲはキャパシタＣ２を介し
、トランジスタＱ３のゲートに供給されている。ＰＯＲ
は信号ＰＯＲが立下った後、直ちに電源Ｖｃｃレベルに
なるパルス信号であり、トランジスタＱ４のゲートに供
給されている。
第２図は信＠ Ｐ ＯＲ及び信号ＰＯＲのパルス発生回
路を示す回路図である。同図に示すようにＰチャネル型
ＭＯＳトランジスタＱ５とＮチャネル型ＭＯＳトランジ
スタＱ６よりなるインバータＧ１の出力信号がＰＯＲで
、Ｐチャネル型ＭＯＳトランジスタＱ７とＮチャネル型
ＭＯＳトランジスタＱ８よりなるインバータＧ２の出力
信号がＰＯＲとなる。また、インバータＧ１の入力端子
Ｐ２、電源■。０間に抵抗Ｒ５が、この端子Ｐ２．接地
レベル■Ｓ８間にキャパシタＣ３が挿入され、この抵抗
Ｒ５とキャパシタＣ３が端子Ｐ２にかかる電圧を決定す
る時定数となる。
路を示す回路図である。同図に示すようにＰチャネル型
ＭＯＳトランジスタＱ５とＮチャネル型ＭＯＳトランジ
スタＱ６よりなるインバータＧ１の出力信号がＰＯＲで
、Ｐチャネル型ＭＯＳトランジスタＱ７とＮチャネル型
ＭＯＳトランジスタＱ８よりなるインバータＧ２の出力
信号がＰＯＲとなる。また、インバータＧ１の入力端子
Ｐ２、電源■。０間に抵抗Ｒ５が、この端子Ｐ２．接地
レベル■Ｓ８間にキャパシタＣ３が挿入され、この抵抗
Ｒ５とキャパシタＣ３が端子Ｐ２にかかる電圧を決定す
る時定数となる。
第３図は第２図の回路の動作を示すタイミング図である
。電源Ｖ。０が時刻ｔ１で立上がると、端子Ｐ２の電圧
値ＶＰ２は時、刻ｔ１より時定数ＣＲに従い、電源■ｃ
ｃよりもゆるやかに上昇する。しかる後、時刻ｔ２にお
いて電源■。Ｃの電圧値がインバータＧ １ 、 Ｇ
２の駆動電圧■ｄｒを越えると、インバータＧ１．Ｇ２
は駆動される。この時、端子Ｐ２ｆ７）電位Ｖ は未り
”Ｌ” Ｉ、’ヘル（Ｖ、＜Ｖ６１（インバータＧ１の
閾値電圧））なので、トランジスタＱ５が導通している
ことにより信号ＰＯＲは電源Ｖ。０の値に等しくなり、
以降時刻ｔ３まで電源Ｖ。０と同じ変化をする。一方、
信号ＰＯＲは、時刻１ −１ 間では電源Ｖ。０の電
圧値がインバ−タＧ２の駆動電圧を越えておらずＯＶで
あり、また時＆ｌＩ ｉ ２に達すると信号ＰＯＲが゛
°Ｈ°ルベルに立上ることによりトランジスタＱ８が導
通するのでやはりＯＶのままである。
。電源Ｖ。０が時刻ｔ１で立上がると、端子Ｐ２の電圧
値ＶＰ２は時、刻ｔ１より時定数ＣＲに従い、電源■ｃ
ｃよりもゆるやかに上昇する。しかる後、時刻ｔ２にお
いて電源■。Ｃの電圧値がインバータＧ １ 、 Ｇ
２の駆動電圧■ｄｒを越えると、インバータＧ１．Ｇ２
は駆動される。この時、端子Ｐ２ｆ７）電位Ｖ は未り
”Ｌ” Ｉ、’ヘル（Ｖ、＜Ｖ６１（インバータＧ１の
閾値電圧））なので、トランジスタＱ５が導通している
ことにより信号ＰＯＲは電源Ｖ。０の値に等しくなり、
以降時刻ｔ３まで電源Ｖ。０と同じ変化をする。一方、
信号ＰＯＲは、時刻１ −１ 間では電源Ｖ。０の電
圧値がインバ−タＧ２の駆動電圧を越えておらずＯＶで
あり、また時＆ｌＩ ｉ ２に達すると信号ＰＯＲが゛
°Ｈ°ルベルに立上ることによりトランジスタＱ８が導
通するのでやはりＯＶのままである。
そして、時刻ｔ３でＶＰ２〉ＶＧｌになると、インバー
タＧ１の出力が反転して、信号ＰＯＲは゛Ｌ″レベル（
ＯＶ）となり、この瞬間、インバータＧ２の出力信号で
ある信号ＰＯＲは゛Ｈ′ルベル（Ｖｏ。レベル（５Ｖ）
）となる。以降、信号ＰＯＲおよび信号ＰＯＲの電位レ
ベルは変化しない。
タＧ１の出力が反転して、信号ＰＯＲは゛Ｌ″レベル（
ＯＶ）となり、この瞬間、インバータＧ２の出力信号で
ある信号ＰＯＲは゛Ｈ′ルベル（Ｖｏ。レベル（５Ｖ）
）となる。以降、信号ＰＯＲおよび信号ＰＯＲの電位レ
ベルは変化しない。
第４図は第１図の回路の動作を示したタイミング図であ
る。以下、第１図、第４図を参照しつつ動作の説明をす
る。時刻ｔ１で電ａ ｖ ｃｃが立上がり、第３図で示
したように時刻ｔ２で信号ＰＯＲが立上る。この信号Ｐ
ＯＲが１１８ Ｉ＋レベルになればキャパシタＣ２に“
Ｈ”が印加され、点Ｐ３の電位■Ｐ３は容量結合により
信号ＰＯＲとほぼ同じ値を示すため、トランジスタＱ３
が導通し、図示しない基板バイアス発生回路の出力端子
ＰＢＢと接地レベルＶＳＳが短絡されるため、該出力端
子ＰＢＢの電位■ＰＢは強制的にＯＶにクランプされる
。以降、実線で示す如くＯＶを信号ＰＯＲが時刻ｔ３で
立下るまで保つ。参考までに従来（短絡回路がない場合
）の出力端子ＰＢＢの電位変化を破線で示す。
る。以下、第１図、第４図を参照しつつ動作の説明をす
る。時刻ｔ１で電ａ ｖ ｃｃが立上がり、第３図で示
したように時刻ｔ２で信号ＰＯＲが立上る。この信号Ｐ
ＯＲが１１８ Ｉ＋レベルになればキャパシタＣ２に“
Ｈ”が印加され、点Ｐ３の電位■Ｐ３は容量結合により
信号ＰＯＲとほぼ同じ値を示すため、トランジスタＱ３
が導通し、図示しない基板バイアス発生回路の出力端子
ＰＢＢと接地レベルＶＳＳが短絡されるため、該出力端
子ＰＢＢの電位■ＰＢは強制的にＯＶにクランプされる
。以降、実線で示す如くＯＶを信号ＰＯＲが時刻ｔ３で
立下るまで保つ。参考までに従来（短絡回路がない場合
）の出力端子ＰＢＢの電位変化を破線で示す。
そして、時刻ｔ３で信号ＰＯＲが立下り、同時に信号Ｐ
ＯＲが立上る。その結果、トランジスタＱ４が導通状
態となり、点Ｐ３４まＯＶとなるため、トランジスタＱ
３は非導通状態となり、出力端子Ｐ と接地レベルＶ８
８は遮断される。この後、オＢ ンチップの基板バイアス発生回路の正常な駆動が出力端
子ＰＢＢに伝わり、端子ＰＢＢの電位■、８はＯＶより
下りはじめ、ＶＢＢ（−３Ｖ）に近づいていく。
ＯＲが立上る。その結果、トランジスタＱ４が導通状
態となり、点Ｐ３４まＯＶとなるため、トランジスタＱ
３は非導通状態となり、出力端子Ｐ と接地レベルＶ８
８は遮断される。この後、オＢ ンチップの基板バイアス発生回路の正常な駆動が出力端
子ＰＢＢに伝わり、端子ＰＢＢの電位■、８はＯＶより
下りはじめ、ＶＢＢ（−３Ｖ）に近づいていく。
トランジスタＱ４は常に導通状態であるので、点Ｐ３の
電位も追随した値を示す。このため、トランジスタＱ３
が導通することはなく、再び出力端子Ｐ と接地レベル
Ｖ８８が短絡されることはなＢ いので、端子Ｐ の゛上位Ｖ はバイアス電位■ＢＢＢ
ｅ Ｐ８ ＜−３Ｖ）に達する。
電位も追随した値を示す。このため、トランジスタＱ３
が導通することはなく、再び出力端子Ｐ と接地レベル
Ｖ８８が短絡されることはなＢ いので、端子Ｐ の゛上位Ｖ はバイアス電位■ＢＢＢ
ｅ Ｐ８ ＜−３Ｖ）に達する。
このように、出力端子Ｐ Ｏ）電位■ＰＢが正の値Ｂ
を示す主要区間（時刻１ −１３）を強制的に０■にク
ランプするため、ラッチアップ現象が起こることはない
。しかも第１図の短絡回路、第２図のパルス発生回路で
示したような比較的簡単な回路構成で実現できている。
ランプするため、ラッチアップ現象が起こることはない
。しかも第１図の短絡回路、第２図のパルス発生回路で
示したような比較的簡単な回路構成で実現できている。
以上説明したように、この発明によれば、電源投入後の
所定期間基板バイアス発生回路の出力端が接地レベルに
短絡されるため、電源投入時においてもラッチアップ現
象が生じないＣＭＯＳ型半導体集積回路装置を得ること
ができる。
所定期間基板バイアス発生回路の出力端が接地レベルに
短絡されるため、電源投入時においてもラッチアップ現
象が生じないＣＭＯＳ型半導体集積回路装置を得ること
ができる。
第１図はこの発明の一実施例である半導体集積回路装置
の接地レベル■８３、基板バイアス発生回路の出力端子
１００間の短絡回路を示す回路図、第２図はこの発明の
一実施例である半導体集積回路装置のパルス発生回路の
回路図、第３図は第２図の回路の動作を示すタイミング
図、第４図は第１図の回路の動作を示すタイミング図、
第５図は従来のＣＭＯ３型ダイナミックＲＡＭ等の半導
体集積回路装置の断面図、第６図は第５図の半導体集積
回路装置の寄生バイポーラトランジスタの等両回路を示
した回路図、第７図は第６図の回路における電源投入直
後の動作を示すタイミング図である。 図において０３．Ｑ４はＮチャネル型ＭＯＳトランジス
タ、Ｃ２はキャパシタ、Ｖ８ｓは接地レベル、ＰＢＢは
基板バイアス発生回路出力端子、ＰＯＲ，ＰＯＲは各々
パルス信号である。 ｔ；お、各図中同一符号ｔよ同一または相当部分を示す
。
の接地レベル■８３、基板バイアス発生回路の出力端子
１００間の短絡回路を示す回路図、第２図はこの発明の
一実施例である半導体集積回路装置のパルス発生回路の
回路図、第３図は第２図の回路の動作を示すタイミング
図、第４図は第１図の回路の動作を示すタイミング図、
第５図は従来のＣＭＯ３型ダイナミックＲＡＭ等の半導
体集積回路装置の断面図、第６図は第５図の半導体集積
回路装置の寄生バイポーラトランジスタの等両回路を示
した回路図、第７図は第６図の回路における電源投入直
後の動作を示すタイミング図である。 図において０３．Ｑ４はＮチャネル型ＭＯＳトランジス
タ、Ｃ２はキャパシタ、Ｖ８ｓは接地レベル、ＰＢＢは
基板バイアス発生回路出力端子、ＰＯＲ，ＰＯＲは各々
パルス信号である。 ｔ；お、各図中同一符号ｔよ同一または相当部分を示す
。
Claims (2)
- （１）同一半導体基板上に形成された基板バイアス発生
回路を備えたＣＭＯＳ型半導体集積回路装置において、 電源投入直後の所定期間、前記基板バイアス発生回路の
出力端を接地レベルに短絡する短絡手段を設けたことを
特徴とする半導体集積回路装置。 - （２）前記短絡手段は、 ソースが前記基板バイアス発生回路の出力端、ドレイン
が接地レベルにそれぞれ接続された第１のＮチャネル型
ＭＯＳトランジスタと、 ソースが前記基板バイアス発生回路の出力端、ドレイン
が前記第１のトランジスタのゲートにそれぞれ接続され
た第２のＮチャネル型ＭＯＳトランジスタと、 電源投入後の所定期間ハイレベルになる第１のパルス信
号をキャパシタを介し前記第１のトランジスタのゲート
に印加するとともに、前記第１のパルス信号が立下ると
ハイレベルを発生し続ける第２のパルス信号を前記第２
のトランジスタのゲートに印加するようにしたパルス信
号発生手段とを備えたものである特許請求の範囲第１項
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091210A JPS63255957A (ja) | 1987-04-13 | 1987-04-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091210A JPS63255957A (ja) | 1987-04-13 | 1987-04-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63255957A true JPS63255957A (ja) | 1988-10-24 |
Family
ID=14020058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62091210A Pending JPS63255957A (ja) | 1987-04-13 | 1987-04-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63255957A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137667A (en) * | 1980-03-29 | 1981-10-27 | Toshiba Corp | Self substrate bias circuit |
| JPS60117655A (ja) * | 1983-11-16 | 1985-06-25 | インモス、コーポレーシヨン | 基板上のｃｍｏｓ回路のラッチアップ制御方法および装置 |
| JPS6195561A (ja) * | 1984-10-17 | 1986-05-14 | Fujitsu Ltd | 半導体集積回路 |
-
1987
- 1987-04-13 JP JP62091210A patent/JPS63255957A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137667A (en) * | 1980-03-29 | 1981-10-27 | Toshiba Corp | Self substrate bias circuit |
| JPS60117655A (ja) * | 1983-11-16 | 1985-06-25 | インモス、コーポレーシヨン | 基板上のｃｍｏｓ回路のラッチアップ制御方法および装置 |
| JPS6195561A (ja) * | 1984-10-17 | 1986-05-14 | Fujitsu Ltd | 半導体集積回路 |
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