JP2010045182A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】 半導体基板のP型領域3上に形成されたnチャネルMOSトランジスタ7と、前記nチャネルMOSトランジスタ7でのラッチアップの発生を検出するラッチアップ検出回路とを備え、前記ラッチアップ検出回路が、前記nチャネルMOSトランジスタ7とソース5,10およびバックゲート8とが共通に接続されたnMOSトランジスタ構造体12と、前記nMOSトランジスタ構造体12のドレイン9に流れる電流を検出する電流検出手段15とを有する。
【選択図】 図1
Description
図1は本実施形態にかかる半導体集積回路の、nチャネルMOSトランジスタと、このnチャネルMOSトランジスタでのラッチアップの発生を検出するラッチアップ検出回路とが形成されている部分の部分拡大断面図である。
次に、本発明の半導体集積回路の第2の実施形態として、本発明の半導体集積回路をCMOS集積回路に適用した場合について説明する。図4は、本発明の第2の実施形態であるCMOS集積回路の、nチャネルMOSトランジスタとpチャネルMOSトランジスタ、ならびに、nチャネルMOSトランジスタでのラッチアップの発生を検出するラッチアップ検出回路とが形成されている部分の拡大断面構成図である。
次に、本発明の半導体集積回路の第3の実施形態として、本発明の半導体集積回路でのラッチアップからの回復を行う構成について図面を用いて説明する。
次に、本発明の半導体集積回路の第4の実施形態として、本発明の半導体集積回路でのラッチアップからの回復を行う別の構成について図面を用いて説明する。
2 N型拡散(N−well)層
3 P型拡散(p−well)層(P型領域)
4 ドレイン
5 ソース
6 ゲート
7 nチャネルMOSトランジスタ
8 バックゲート
9 ドレイン
10 ソース
11 ゲート
12 nMOSトランジスタ構造体
15 抵抗体(電流検出手段)
Claims (16)
- 半導体基板のP型領域上に形成されたnチャネルMOSトランジスタと、
前記nチャネルMOSトランジスタでのラッチアップの発生を検出するラッチアップ検出回路とを備え、
前記ラッチアップ検出回路が、前記nチャネルMOSトランジスタとソースおよびバックゲートとが共通に接続されたnMOSトランジスタ構造体と、前記nMOSトランジスタ構造体のドレインに流れる電流を検出する電流検出手段とを有することを特徴とする半導体集積回路。 - 前記電流検出手段が、一端が前記nMOSトランジスタ構造体のドレインに接続され、他端が半導体集積回路の正電源電圧に接続された抵抗体である請求項1に記載の半導体集積回路。
- 前記電流検出手段が、前記nMOSトランジスタ構造体のドレインに接続された、電流検出回路である請求項1に記載の半導体集積回路。
- 前記半導体基板のP型領域が、P型基板層である請求項1から3のいずれか1項に記載の半導体集積回路。
- 前記半導体基板のP型領域が、P型基板層内のN型拡散層に形成されたP型拡散層である請求項1から3のいずれか1項に記載の半導体集積回路。
- 前記nMOSトランジスタ構造体のゲートが、前記nMOSトランジスタ構造体のソースおよびバックゲートと接続されている請求項1から5のいずれか1項に記載の半導体集積回路。
- 互いに接続された、前記nMOSトランジスタ構造体のゲート、ソース、バックゲートに、負電圧が印加される請求項6に記載の半導体集積回路。
- 前記nチャネルMOSトランジスタのドレインが、半導体集積回路の入力端子または出力端子に接続される請求項1から7のいずれか1項に記載の半導体集積回路。
- 半導体基板のP型領域上に形成されたnチャネルMOSトランジスタと、
前記nチャネルMOSトランジスタでのラッチアップの発生を検出するラッチアップ検出回路と、
前記nチャネルMOSトランジスタに負電位を供給する負電圧発生回路と、
前記ラッチアップ検出回路でラッチアップの発生が検出されたときに、前記負電圧発生回路からの負電位の供給を停止させ、その後負電位の供給を再開させる制御ブロックとを備えたことを特徴とする半導体集積回路。 - 前記ラッチアップ検出回路が、前記nチャネルMOSトランジスタとソースおよびバックゲートとが共通に接続されたnMOSトランジスタ構造体を有する請求項9に記載の半導体集積回路。
- 前記nチャネルMOSトランジスタのソースおよびバックゲートと、前記nMOSトランジスタ構造体のソースおよびバックゲートに、前記負電圧発生回路が供給する負電位が印加される請求項10に記載の半導体集積回路。
- 前記制御ブロックが、前記負電圧発生回路からの負電位の供給を停止させた後、所定時間が経過したときに負電位の供給を再開させる請求項9から11のいずれか1項に記載の半導体集積回路。
- 前記制御ブロックが、前記ラッチアップ検出回路がラッチアップからの回復を検出したときに、前記負電圧発生回路からの負電位の供給を再開させる請求項9から11のいずれか1項に記載の半導体集積回路。
- 前記ラッチアップ検出回路が、
前記負電圧発生回路から供給される負電位に関連した電位と、第1の基準電位とを比較する第1の比較器と、
前記負電圧発生回路から供給される負電位に関連した電位と、前記第1の基準電位よりも低い第2の基準電位とを比較する第2の比較器との少なくとも2つの比較器を有し、
前記第1の比較器および前記第2の比較器からの出力に基づいて、ラッチアップの発生とラッチアップからの回復を検出する請求項13に記載の半導体集積回路。 - 前記制御ブロックが、遅延回路を有し、前記ラッチアップ検出回路がラッチアップからの回復を検出した後の一定期間、前記負電圧発生回路からの負電位の供給を行わせない請求項14に記載の半導体集積回路。
- 前記負電圧発生回路が、前記負電位の充電の停止と、低い充電能力での前記負電位の充電と、高い充電能力での前記負電位の充電とを切り替えることができ、
前記ラッチアップ検出回路が、前記負電圧発生回路から供給される負電位に関連した電位と、第1の基準電位とを比較する第1の比較器と、前記負電圧発生回路から供給される負電位に関連した電位と、前記第1の基準電位よりも低い第2の基準電位とを比較する第2の比較器との少なくとも2つの比較器を有し、
前記制御ブロックが、前記制御ブロック内の信号を遅延させる遅延ブロックと、前記制御ブロックから前記負電圧発生回路への出力信号をある一定の時間固定するタイマ回路とを有し、
前記制御ブロックは、前記第1の比較器および前記第2の比較器からの出力に基づいて、前記負電位が前記第2の基準電位であることを検出すると、前記負電圧発生回路による前記負電位の充電を停止し、その後、前記第1の比較器および前記第2の比較器からの出力に基づいて、前記負電位が前記第1の基準電位となったことを検知すると、前記遅延回路での遅延期間の後の前記タイマ回路が前記出力信号を固定する間は、前記負電圧発生回路によって低い充電能力で前記負電位の充電を行い、前記タイマ回路が前記出力信号を固定する前記一定の時間が終了した後は、前記負電圧発生回路によって高い充電能力で前記負電位の充電を行う請求項9に記載の半導体集積回路。
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