JP2907082B2 - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
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- JP2907082B2 JP2907082B2 JP7273917A JP27391795A JP2907082B2 JP 2907082 B2 JP2907082 B2 JP 2907082B2 JP 7273917 A JP7273917 A JP 7273917A JP 27391795 A JP27391795 A JP 27391795A JP 2907082 B2 JP2907082 B2 JP 2907082B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】本発明は、ＣＭＯＳ集積回路
に関し、特にラッチアップ検出機能を有するＣＭＯＳ集
積回路に関する。
に関し、特にラッチアップ検出機能を有するＣＭＯＳ集
積回路に関する。
【０００１】
【従来の技術】従来この種の技術では、同一の半導体基
板上にＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥ
Ｔとを集積しＣＭＯＳ集積回路が形成される。
板上にＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥ
Ｔとを集積しＣＭＯＳ集積回路が形成される。
【０００２】図３を参照すると、従来のＣＭＯＳ集積回
路は、半導体基板１上に、Ｎウェル領域２およびＰウェ
ル領域３を形成する。Ｎウェル領域２中には、ボロンな
どのＰ型不純物を注入してソース４およびドレイン５を
形成する。ソース４とドレイン５との間の基板表面に酸
化膜を介してゲート電極６を形成しＰチャネルＭＯＳＦ
ＥＴ１００を構成する。Ｐウェル領域３中には、砒素な
どのＮ型不純物を注入してソース７およびドレイン８を
形成する。ソース７とドレイン８との間の基板表面上に
酸化膜を介してゲート電極９を形成しＮチャネルＭＯＳ
ＦＥＴ２００を構成する。Ｎウェル領域２はＮウェル高
濃度不純物層１１を介して電源ＶＤＤに接続される。Ｐ
ウェル領域３はＰウェル高濃度不純物層１２を介してＧ
ＮＤに接続される。
路は、半導体基板１上に、Ｎウェル領域２およびＰウェ
ル領域３を形成する。Ｎウェル領域２中には、ボロンな
どのＰ型不純物を注入してソース４およびドレイン５を
形成する。ソース４とドレイン５との間の基板表面に酸
化膜を介してゲート電極６を形成しＰチャネルＭＯＳＦ
ＥＴ１００を構成する。Ｐウェル領域３中には、砒素な
どのＮ型不純物を注入してソース７およびドレイン８を
形成する。ソース７とドレイン８との間の基板表面上に
酸化膜を介してゲート電極９を形成しＮチャネルＭＯＳ
ＦＥＴ２００を構成する。Ｎウェル領域２はＮウェル高
濃度不純物層１１を介して電源ＶＤＤに接続される。Ｐ
ウェル領域３はＰウェル高濃度不純物層１２を介してＧ
ＮＤに接続される。
【０００３】ＣＭＯＳ集積回路はＰチャネルＭＯＳＦＥ
Ｔ１００とＮチャネルＭＯＳＦＥＴ２００を対にして、
同一基板上の隣接した領域に形成するため、寄生のＰＮ
ＰトランジスタとＮＰＮトランジスタとが形成されてし
まう。すなわち、ＰチャネルＭＯＳＦＥＴのソース４を
エミッタとし、Ｎウェル領域２をベースとし、半導体基
板１をコレクタとするＰＮＰトランジスタＱ１が形成さ
れる。ＰチャネルＭＯＳＦＥＴのドレイン５をエミッタ
とし、Ｎウェル領域２をベースとし、半導体基板１をコ
レクタとするＰＮＰトランジスタＱ２が形成される。Ｎ
チャネルＭＯＳＦＥＴのソース７をエミッタとし、Ｐウ
ェル領域３をベースとし、Ｎウェル領域２をコレクタと
するＮＰＮトランジスタＱ３が形成される。Ｎチャネル
ＭＯＳＦＥＴのドレイン８をエミッタとし、Ｐウェル領
域３をベースとし、Ｎウェル領域２をコレクタとするＮ
ＰＮトランジスタＱ４が形成される。さらに、Ｎウェル
領域２とＶＤＤとの間には寄生抵抗Ｒ２が形成され、Ｐ
ウェル領域３とＧＮＤとの間には寄生抵抗Ｒ３が形成さ
れる。
Ｔ１００とＮチャネルＭＯＳＦＥＴ２００を対にして、
同一基板上の隣接した領域に形成するため、寄生のＰＮ
ＰトランジスタとＮＰＮトランジスタとが形成されてし
まう。すなわち、ＰチャネルＭＯＳＦＥＴのソース４を
エミッタとし、Ｎウェル領域２をベースとし、半導体基
板１をコレクタとするＰＮＰトランジスタＱ１が形成さ
れる。ＰチャネルＭＯＳＦＥＴのドレイン５をエミッタ
とし、Ｎウェル領域２をベースとし、半導体基板１をコ
レクタとするＰＮＰトランジスタＱ２が形成される。Ｎ
チャネルＭＯＳＦＥＴのソース７をエミッタとし、Ｐウ
ェル領域３をベースとし、Ｎウェル領域２をコレクタと
するＮＰＮトランジスタＱ３が形成される。Ｎチャネル
ＭＯＳＦＥＴのドレイン８をエミッタとし、Ｐウェル領
域３をベースとし、Ｎウェル領域２をコレクタとするＮ
ＰＮトランジスタＱ４が形成される。さらに、Ｎウェル
領域２とＶＤＤとの間には寄生抵抗Ｒ２が形成され、Ｐ
ウェル領域３とＧＮＤとの間には寄生抵抗Ｒ３が形成さ
れる。
【０００４】図４を参照すると、ＣＭＯＳ集積回路のラ
ッチアップは、出力端子電圧ＶＯＵＴに印可されるノイ
ズをトリガとして発生する。また、ＣＭＯＳ集積回路の
ラッチアップは、電源電圧に印可されるノイズ、Ｎチャ
ネルＭＯＳから流れる基板電流あるいは放射線によって
発生する電子正孔ペアなどによっても発生する。出力端
子電圧ＶＯＵＴがＶＤＤより高くなった場合、ＰＮＰト
ランジスタＱ２のエミッタからトリガ電流が注入され
る。この電流が寄生抵抗Ｒ３を流れることにより、電圧
降下が生じる。この電圧降下によって、トランジスタＱ
４のベース電位が上昇しトランジスタＱ４がＯＮ状態に
なる。トランジスタＱ４がＯＮ状態になると、Ｑ４のコ
レクタ電流が寄生抵抗Ｒ２を流れ電圧降下によりトラン
ジスタＱ１のベース電位が下がり、トランジスタＱ１が
ＯＮ状態となる。トランジスタＱ１およびＱ４がともに
ＯＮ状態となると、出力端子からのトリガを取り除いて
も安定的にＯＮ状態となる。このように、ラッチアップ
が発生すると、ＶＤＤ−ＧＮＤ間に大きな電流が流れ続
け最終的にはＣＭＯＳ集積回路自体が熱的に破壊されて
しまうという問題が生じる。
ッチアップは、出力端子電圧ＶＯＵＴに印可されるノイ
ズをトリガとして発生する。また、ＣＭＯＳ集積回路の
ラッチアップは、電源電圧に印可されるノイズ、Ｎチャ
ネルＭＯＳから流れる基板電流あるいは放射線によって
発生する電子正孔ペアなどによっても発生する。出力端
子電圧ＶＯＵＴがＶＤＤより高くなった場合、ＰＮＰト
ランジスタＱ２のエミッタからトリガ電流が注入され
る。この電流が寄生抵抗Ｒ３を流れることにより、電圧
降下が生じる。この電圧降下によって、トランジスタＱ
４のベース電位が上昇しトランジスタＱ４がＯＮ状態に
なる。トランジスタＱ４がＯＮ状態になると、Ｑ４のコ
レクタ電流が寄生抵抗Ｒ２を流れ電圧降下によりトラン
ジスタＱ１のベース電位が下がり、トランジスタＱ１が
ＯＮ状態となる。トランジスタＱ１およびＱ４がともに
ＯＮ状態となると、出力端子からのトリガを取り除いて
も安定的にＯＮ状態となる。このように、ラッチアップ
が発生すると、ＶＤＤ−ＧＮＤ間に大きな電流が流れ続
け最終的にはＣＭＯＳ集積回路自体が熱的に破壊されて
しまうという問題が生じる。
【０００５】例えば、特開平５−３３５５００号公報に
は、ＭＯＳトランジスタのソース側に直列に抵抗成分を
付加することにより、ＣＭＯＳ集積回路の出力端子に印
可されるトリガ電圧によるラッチアップを減少させる技
術が記載されている。
は、ＭＯＳトランジスタのソース側に直列に抵抗成分を
付加することにより、ＣＭＯＳ集積回路の出力端子に印
可されるトリガ電圧によるラッチアップを減少させる技
術が記載されている。
【０００６】
【発明が解決しようとする課題】上述の従来技術では、
ラッチアップ発生を検出する方法が無かった。そのた
め、ＣＭＯＳ集積回路が破壊されてから、その原因がラ
ッチアップによるものかどうかを推論するに留まってい
た。
ラッチアップ発生を検出する方法が無かった。そのた
め、ＣＭＯＳ集積回路が破壊されてから、その原因がラ
ッチアップによるものかどうかを推論するに留まってい
た。
【０００７】本発明の目的は、ＣＭＯＳ集積回路におい
てラッチアップを検出するデバイス構造を提供すること
にある。また、本発明の他の目的はこのデバイス構造を
用いてラッチアップを防止する手段を提供することにあ
る。
てラッチアップを検出するデバイス構造を提供すること
にある。また、本発明の他の目的はこのデバイス構造を
用いてラッチアップを防止する手段を提供することにあ
る。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明のＣＭＯＳ集積回路は、半導体基板上にＮチャ
ネルＭＯＳＦＥＴとＰウェルコンタクト領域とを有し、
前記Ｐウェルコンタクト領域が電源に接続されているＣ
ＭＯＳ集積回路であって、前記ＮチャネルＭＯＳＦＥＴ
と前記Ｐウェルコンタクト領域との間に設けられたコン
タクト領域と、このコンタクト領域と接続された電極端
子と、前記Ｐウェルコンタクト領域と前記コンタクト領
域との間の抵抗成分とを含むことを特徴とする。
に本発明のＣＭＯＳ集積回路は、半導体基板上にＮチャ
ネルＭＯＳＦＥＴとＰウェルコンタクト領域とを有し、
前記Ｐウェルコンタクト領域が電源に接続されているＣ
ＭＯＳ集積回路であって、前記ＮチャネルＭＯＳＦＥＴ
と前記Ｐウェルコンタクト領域との間に設けられたコン
タクト領域と、このコンタクト領域と接続された電極端
子と、前記Ｐウェルコンタクト領域と前記コンタクト領
域との間の抵抗成分とを含むことを特徴とする。
【０００９】また、本願の他のＣＭＯＳ集積回路は、半
導体基板上にＰチャネルＭＯＳＦＥＴとＮウェルコンタ
クト領域とを有し、前記Ｎウェルコンタクト領域が電源
に接続されているＣＭＯＳ集積回路であって、前記Ｐチ
ャネルＭＯＳＦＥＴと前記Ｎウェルコンタクト領域との
間に設けられたコンタクト領域と、このコンタクト領域
と接続された電極端子と、前記Ｎウェルコンタクト領域
と前記コンタクト領域との間の抵抗成分とを含むことを
特徴とする。
導体基板上にＰチャネルＭＯＳＦＥＴとＮウェルコンタ
クト領域とを有し、前記Ｎウェルコンタクト領域が電源
に接続されているＣＭＯＳ集積回路であって、前記Ｐチ
ャネルＭＯＳＦＥＴと前記Ｎウェルコンタクト領域との
間に設けられたコンタクト領域と、このコンタクト領域
と接続された電極端子と、前記Ｎウェルコンタクト領域
と前記コンタクト領域との間の抵抗成分とを含むことを
特徴とする。
【００１０】また、本発明の他のＣＭＯＳ集積回路にお
いて、前記抵抗成分は、拡散抵抗であることを特徴とす
る。
いて、前記抵抗成分は、拡散抵抗であることを特徴とす
る。
【００１１】また、本発明の他のＣＭＯＳ集積回路は、
前記電極端子からの入力によりラッチアップの発生を検
知するラッチアップ検知手段と、このラッチアップ検知
手段より出力される信号によりＣＭＯＳ集積回路の電源
供給を止める手段とをさらに備える。
前記電極端子からの入力によりラッチアップの発生を検
知するラッチアップ検知手段と、このラッチアップ検知
手段より出力される信号によりＣＭＯＳ集積回路の電源
供給を止める手段とをさらに備える。
【００１２】また、本発明の他のＣＭＯＳ集積回路は、
前記電極端子の電位の変化を増幅してラッチアップの発
生を検知するラッチアップ検知手段と、このラッチアッ
プ検知手段より出力される信号によりＣＭＯＳ集積回路
の電源供給を止める手段とをさらに備える。
前記電極端子の電位の変化を増幅してラッチアップの発
生を検知するラッチアップ検知手段と、このラッチアッ
プ検知手段より出力される信号によりＣＭＯＳ集積回路
の電源供給を止める手段とをさらに備える。
【００１３】
【発明の実施の形態】次に本発明のＣＭＯＳ集積回路の
一実施例について図面を参照して詳細に説明する。
一実施例について図面を参照して詳細に説明する。
【００１４】図１を参照すると、本発明の一実施例であ
るＣＭＯＳ集積回路は、ＰチャネルＭＯＳＦＥＴ１００
とＮチャネルＭＯＳＦＥＴ２００とから構成されてい
る。従来のＣＭＯＳ集積回路である図３と共通の要素に
は共通の符号を付してある。
るＣＭＯＳ集積回路は、ＰチャネルＭＯＳＦＥＴ１００
とＮチャネルＭＯＳＦＥＴ２００とから構成されてい
る。従来のＣＭＯＳ集積回路である図３と共通の要素に
は共通の符号を付してある。
【００１５】Ｎウェル領域２中には、Ｎ型高濃度不純物
領域であるＮウェルコンタクト１１を設ける。このＮウ
ェルコンタクト１１は、ＶＤＤに電気的に接続すること
により、Ｎウェル領域２をＶＤＤ電位に固定するもので
ある。Ｎウェルコンタクト１１とＰチャネルＭＯＳＦＥ
Ｔ１００との間にＮ型高濃度不純物領域であるコンタク
ト領域１５を設け、ここに電極を形成しラッチアップ検
出端子１３とする。Ｎウェルコンタクト１１とコンタク
ト領域１５との間のＮウェル領域には、拡散抵抗１４と
して抵抗成分Ｒ１が形成される。
領域であるＮウェルコンタクト１１を設ける。このＮウ
ェルコンタクト１１は、ＶＤＤに電気的に接続すること
により、Ｎウェル領域２をＶＤＤ電位に固定するもので
ある。Ｎウェルコンタクト１１とＰチャネルＭＯＳＦＥ
Ｔ１００との間にＮ型高濃度不純物領域であるコンタク
ト領域１５を設け、ここに電極を形成しラッチアップ検
出端子１３とする。Ｎウェルコンタクト１１とコンタク
ト領域１５との間のＮウェル領域には、拡散抵抗１４と
して抵抗成分Ｒ１が形成される。
【００１６】次に、本発明の実施例の動作について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１７】図２を参照すると、出力端子電圧ＶＯＵＴ
１０がＶＤＤより高くなった場合、ＰＮＰトランジスタ
Ｑ２のエミッタからトリガ電流が注入される。この電流
が寄生抵抗Ｒ３を流れることにより、電圧降下が生じ
る。この電圧降下によって、トランジスタＱ４のベース
電位が上昇しトランジスタＱ４がＯＮ状態になる。トラ
ンジスタＱ４がＯＮ状態になると、Ｑ４のコレクタ電流
ＩＣが抵抗成分Ｒ１および寄生抵抗Ｒ２を流れる。この
とき、ラッチアップ検出端子１３には、Ｒ１×ＩＣの電
圧降下が現れる。Ｑ４のコレクタ電流は、ラッチアップ
が発生したときのみ流れるため、このＲ１×ＩＣの電圧
降下によりラッチアップの発生が検出できる。
１０がＶＤＤより高くなった場合、ＰＮＰトランジスタ
Ｑ２のエミッタからトリガ電流が注入される。この電流
が寄生抵抗Ｒ３を流れることにより、電圧降下が生じ
る。この電圧降下によって、トランジスタＱ４のベース
電位が上昇しトランジスタＱ４がＯＮ状態になる。トラ
ンジスタＱ４がＯＮ状態になると、Ｑ４のコレクタ電流
ＩＣが抵抗成分Ｒ１および寄生抵抗Ｒ２を流れる。この
とき、ラッチアップ検出端子１３には、Ｒ１×ＩＣの電
圧降下が現れる。Ｑ４のコレクタ電流は、ラッチアップ
が発生したときのみ流れるため、このＲ１×ＩＣの電圧
降下によりラッチアップの発生が検出できる。
【００１８】このように、本発明の一実施例では、Ｎウ
ェル領域２中にＮウェルコンタクト１１とラッチアップ
検出端子１３とを設け、Ｎウェルコンタクト１１とラッ
チアップ検出端子１３との間を拡散抵抗１４を設けるよ
うにしたことにより、ラッチアップが発生したことを検
出できる。
ェル領域２中にＮウェルコンタクト１１とラッチアップ
検出端子１３とを設け、Ｎウェルコンタクト１１とラッ
チアップ検出端子１３との間を拡散抵抗１４を設けるよ
うにしたことにより、ラッチアップが発生したことを検
出できる。
【００１９】以上の議論は、ＮチャネルＭＯＳＦＥＴ２
００とＧＮＤに接続されたＰウェルコンタクト１２との
間にＰ型高濃度不純物領域であるコンタクト領域１８を
設け、このコンタクト領域１８に電極を形成しラッチア
ップモニター端子１６とし、このコンタクト領域１８と
Ｐウェルコンタクト１２との間のＰウェル領域に拡散抵
抗１７として抵抗成分Ｒ４を設けた場合にも同様に成立
する。
００とＧＮＤに接続されたＰウェルコンタクト１２との
間にＰ型高濃度不純物領域であるコンタクト領域１８を
設け、このコンタクト領域１８に電極を形成しラッチア
ップモニター端子１６とし、このコンタクト領域１８と
Ｐウェルコンタクト１２との間のＰウェル領域に拡散抵
抗１７として抵抗成分Ｒ４を設けた場合にも同様に成立
する。
【００２０】次に本発明のＣＭＯＳ集積回路によるラッ
チアップ防止回路の実施例について図面を参照して説明
する。
チアップ防止回路の実施例について図面を参照して説明
する。
【００２１】図５を参照すると、第二の実施例であるラ
ッチアップ防止回路５０は、微少な電圧変動を検知し、
増幅するセンスアンプ回路５１と、このセンスアンプ回
路５１からのラッチアップ検出信号５３により電源を切
断することが可能な電源制御回路５２とからなる。セン
スアンプ回路５１は、ＣＭＯＳ集積回路のラッチアップ
検出端子１３の出力を入力としている。ＶＲＥＦはリフ
ァレンス電位であり、ＣＭＯＳ集積回路のラッチアップ
検出端子１３からの入力電位がこのリファレンス電位を
下回ると増幅される。電源制御回路５２は、ラッチ回路
５５と電源制御用ＭＯＳＦＥＴ５６とからなる。
ッチアップ防止回路５０は、微少な電圧変動を検知し、
増幅するセンスアンプ回路５１と、このセンスアンプ回
路５１からのラッチアップ検出信号５３により電源を切
断することが可能な電源制御回路５２とからなる。セン
スアンプ回路５１は、ＣＭＯＳ集積回路のラッチアップ
検出端子１３の出力を入力としている。ＶＲＥＦはリフ
ァレンス電位であり、ＣＭＯＳ集積回路のラッチアップ
検出端子１３からの入力電位がこのリファレンス電位を
下回ると増幅される。電源制御回路５２は、ラッチ回路
５５と電源制御用ＭＯＳＦＥＴ５６とからなる。
【００２２】ラッチアップが発生すると、抵抗成分Ｒ１
に電流が流れ始める。この電流の値をＩとすると、抵抗
成分Ｒ１にはＲ１×Ｉの電圧降下が生じる。この電圧降
下がセンスアンプ回路５１に入力されると、このセンス
アンプ回路５１は抵抗成分Ｒ１で発生した微少な電圧の
変化を増幅し、論理信号であるラッチアップ検出信号５
３に変換する。このラッチアップ検出信号５３は電源制
御回路５２内のラッチ回路５５に入力される。このラッ
チ回路５５は、ラッチアップ検出信号５３が１になる
と、電源制御用のＭＯＳＦＥＴ５６をＯＦＦし、ＣＭＯ
Ｓ集積回路の電源ＶＤＤを０Ｖに下げラッチアップを止
める。
に電流が流れ始める。この電流の値をＩとすると、抵抗
成分Ｒ１にはＲ１×Ｉの電圧降下が生じる。この電圧降
下がセンスアンプ回路５１に入力されると、このセンス
アンプ回路５１は抵抗成分Ｒ１で発生した微少な電圧の
変化を増幅し、論理信号であるラッチアップ検出信号５
３に変換する。このラッチアップ検出信号５３は電源制
御回路５２内のラッチ回路５５に入力される。このラッ
チ回路５５は、ラッチアップ検出信号５３が１になる
と、電源制御用のＭＯＳＦＥＴ５６をＯＦＦし、ＣＭＯ
Ｓ集積回路の電源ＶＤＤを０Ｖに下げラッチアップを止
める。
【００２３】このように本発明のＣＭＯＳ集積回路によ
るラッチアップ防止回路の実施例では、抵抗成分Ｒ１の
電圧降下を検知し、ラッチアップ検出信号５３を出力す
るセンスアンプ回路５１と、電源を切断することのでき
る電源制御回路５２を設けたことにより、ＣＭＯＳ集積
回路の破壊が起きる前にラッチアップを防止することが
できる。
るラッチアップ防止回路の実施例では、抵抗成分Ｒ１の
電圧降下を検知し、ラッチアップ検出信号５３を出力す
るセンスアンプ回路５１と、電源を切断することのでき
る電源制御回路５２を設けたことにより、ＣＭＯＳ集積
回路の破壊が起きる前にラッチアップを防止することが
できる。
【００２４】
【発明の効果】以上の説明で明らかなように、本発明に
よると、Ｎウェル領域中にＮウェルコンタクトとラッチ
アップ検出端子とを設け、Ｎウェルコンタクトとラッチ
アップ検出端子との間に抵抗成分を設けるようにしたこ
とにより、ラッチアップの発生を検出することができ
る。
よると、Ｎウェル領域中にＮウェルコンタクトとラッチ
アップ検出端子とを設け、Ｎウェルコンタクトとラッチ
アップ検出端子との間に抵抗成分を設けるようにしたこ
とにより、ラッチアップの発生を検出することができ
る。
【００２５】また、ラッチアップを検出し、ＣＭＯＳ集
積回路に印可される電圧を止めるようにしたことによ
り、ＣＭＯＳ集積回路の破壊が起きる前にラッチアップ
を防止することができる。
積回路に印可される電圧を止めるようにしたことによ
り、ＣＭＯＳ集積回路の破壊が起きる前にラッチアップ
を防止することができる。
【図１】本発明のＣＭＯＳ集積回路の一実施例を示す断
面図である。
面図である。
【図２】本発明の一実施例のＣＭＯＳ集積回路の等価回
路示す図である。
路示す図である。
【図３】従来のＣＭＯＳ集積回路の一例を示す断面図で
ある。
ある。
【図４】従来のＣＭＯＳ集積回路の等価回路の一例を示
す図である。
す図である。
【図５】本発明の第二の実施例のラッチアップ防止回路
を示す図である。
を示す図である。
１００ ＰチャネルＭＯＳＦＥＴ ２００ ＮチャネルＭＯＳＦＥＴ １ 半導体基板 ２ Ｎウェル領域 ３ Ｐウェル領域 ４ ソース ５ ドレイン ６ ゲート電極 ７ ソース ８ ドレイン ９ ゲート電極 １０ ＶＯＵＴ １１ Ｎウェルコンタクト １２ Ｐウェルコンタクト １３、１６ ラッチアップ検出端子 １４、１７ 拡散抵抗 １５、１８ コンタクト領域 ５０ ラッチアップ防止回路 ５１ センスアンプ回路 ５２ 電源制御回路 ５３ ラッチアップ検出信号 ５５ ラッチ回路 ５６ 電源制御用のＭＯＳＦＥＴ
Claims (4)
- 【請求項１】 半導体基板上にＮチャネルＭＯＳＦＥＴ
とＰウェルコンタクト領域とを有し、前記Ｐウェルコン
タクト領域が電源に接続されているＣＭＯＳ集積回路に
おいて、 前記ＮチャネルＭＯＳＦＥＴと前記Ｐウェルコンタクト
領域との間に設けられたコンタクト領域と、 このコンタクト領域と接続された電極端子と、 前記Ｐウェルコンタクト領域と前記コンタクト領域との
間の抵抗成分とを含み、 前記抵抗成分は、拡散抵抗であることを特徴とするＣＭ
ＯＳ集積回路。 - 【請求項２】 半導体基板上にＰチャネルＭＯＳＦＥＴ
とＮウェルコンタクト領域とを有し、前記Ｎウェルコン
タクト領域が電源に接続されているＣＭＯＳ集積回路に
おいて、 前記ＰチャネルＭＯＳＦＥＴと前記Ｎウェルコンタクト
領域との間に設けられたコンタクト領域と、 このコンタクト領域と接続された電極端子と、 前記Ｎウェルコンタクト領域と前記コンタクト領域との
間の抵抗成分とを含み、 前記抵抗成分は、拡散抵抗であることを特徴とするＣＭ
ＯＳ集積回路。 - 【請求項３】 半導体基板上にＮチャネルＭＯＳＦＥＴ
とＰウェルコンタクト領域とを有し、前記Ｐウェルコン
タクト領域が電源に接続されているＣＭＯＳ集積回路に
おいて、 前記ＮチャネルＭＯＳＦＥＴと前記Ｐウェルコンタクト
領域との間に設けられたコンタクト領域と、 このコンタクト領域と接続された電極端子と、 前記Ｐウェルコンタクト領域と前記コンタクト領域との
間の抵抗成分と、 前記電極端子の電位の変化を増幅してラッチアップの発
生を検知するラッチアップ検知手段と、 このラッチアップ検知手段より出力される信号によりＣ
ＭＯＳ集積回路の電源供給を止める手段とを含むことを
特徴とするＣＭＯＳ集積回路。 - 【請求項４】 半導体基板上にＰチャネルＭＯＳＦＥＴ
とＮウェルコンタクト領域とを有し、前記Ｎウェルコン
タクト領域が電源に接続されているＣＭＯＳ集積回路に
おいて、 前記ＰチャネルＭＯＳＦＥＴと前記Ｎウェルコンタクト
領域との間に設けられたコンタクト領域と、 このコンタクト領域と接続された電極端子と、 前記Ｎウェルコンタクト領域と前記コンタクト領域との
間の抵抗成分と、 前記電極端子の電位の変化を増幅してラッチアップの発
生を検知するラッチアップ検知手段と、 このラッチアップ検知手段より出力される信号によりＣ
ＭＯＳ集積回路の電源供給を止める手段とをとを含むこ
とを特徴とするＣＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7273917A JP2907082B2 (ja) | 1995-10-23 | 1995-10-23 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7273917A JP2907082B2 (ja) | 1995-10-23 | 1995-10-23 | Ｃｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116022A JPH09116022A (ja) | 1997-05-02 |
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