JP6579774B2 - 固体撮像装置およびカメラ - Google Patents

Description

本発明は、固体撮像装置およびそれが搭載されたカメラに関する。

固体撮像装置に高エネルギー粒子が入射すると、シングルイベントラッチアップ（ＳＥＬ）が発生しうる。高エネルギー粒子としては、例えば、宇宙空間における宇宙線、原子力発電所または放射線画像診断における放射線を挙げることができる。ＳＥＬは、例えば、ＣＭＯＳ回路においてＰＮ接合が直列につながったサイリスタ構造において発生しうる。ＳＥＬが発生すると、電源線と接地線とが導通するので、対策が施されていない装置は、ＳＥＬの発生により動作不能状態になる。そこで、ＳＥＬが発生すると、装置に対する電源電圧の供給を一時的に遮断した後に電源電圧の供給を再開する必要がある。

特許文献１は、ＣＭＯＳ集積回路に関するものであり、該ＣＭＯＳ集積回路は、ラッチアップの発生を検知するラッチアップ検知手段と、ラッチアップ検知手段から出力される信号に応じてＣＭＯＳ集積回路の電源供給を止める手段とを有する。

特許文献２は、放射線画像診断装置に関するものである。該放射線画像診断装置は、放射線を検出するための複数の素子ブロックと、該複数の素子ブロックにそれぞれ対応し、処理回路および読出回路を有する複数のＡＳＩＣとを有する。何らかの理由で素子ブロックからの異常出力がＡＳＩＣに入力されると、ＡＳＩＣがラッチアップを起こす。該放射線画像診断装置は、複数の素子ブロックの各々への給電を監視し、異常が検知されたときに、複数のＡＳＩＣのうち異常が検知された素子ブロックからの信号を処理するＡＳＩＣに対する給電を停止する。

特開平９―１１６０２２号公報 国際公開第２００２／０４２７９７号

特許文献２に記載された放射線画像診断装置では、ＡＳＩＣ、即ちＩＣ（半導体チップ）を単位として給電の制御がなされるので、ラッチアップの発生によって信号を得ることができなくなる画素の数が多い。そのため、該放射線画像診断装置では、ラッチアップの発生時に信号が失われる画素の数が多い。なお、特許文献２には、ＩＣ内における部分的な領域に対する給電の制御を可能にする示唆は存在しない。

本発明は、半導体基板に形成される固体撮像装置の読出部を構成する複数の回路ブロックの一部でラッチアップが発生した場合に、該一部の回路ブロックをラッチアップから回復させながら他の回路ブロックによる読出を継続させることを目的とする。

本発明の１つの側面は、複数の画素を有する画素アレイと、前記画素アレイから信号を読み出す読出部と、電圧供給部とを備える固体撮像装置に係り、前記画素アレイ、前記読出部および前記電圧供給部は、半導体基板に配置され、前記半導体基板は、互いに異なる第１領域および第２領域を含み、前記複数の画素のそれぞれは、前記第１領域に配置された光電変換素子を含み、前記読出部は、前記第２領域に配置された複数の回路ブロックを含み、前記複数の回路ブロックのそれぞれの少なくとも一部分は、前記半導体基板において互いに電気的に分離された複数の領域にそれぞれ配置され、前記電圧供給部は、前記複数の回路ブロックのうちの一部の回路ブロックでラッチアップが発生した場合に、前記複数の領域のうち当該一部の回路ブロックの少なくとも一部分が配置された領域に対する電源電圧の供給を遮断し、その後に当該一部の回路ブロックの少なくとも一部分が配置された領域に対する電源電圧の供給を行い、前記電圧供給部は、当該一部の回路ブロックの少なくとも一部分が配置された領域に対する電源電圧の供給を遮断している間に、前記複数の領域のうちラッチアップが発生していない回路ブロックの少なくとも一部分が配置された領域に対して電源電圧を供給する。

本発明によれば、半導体基板に形成される固体撮像装置の読出部を構成する複数の回路ブロックの一部でラッチアップが発生した場合に、該一部の回路ブロックをラッチアップから回復させながら他の回路ブロックによる読出が継続される。

本発明の１つの実施形態の固体撮像装置の構成を示す図。 本発明の第１実施形態の固体撮像装置の模式的な平面図。 本発明の第１実施形態の固体撮像装置の模式的な断面図。 本発明の第１実施形態の固体撮像装置における１つの回路ブロックに対応する電圧供給回路および検出部の構成例を示す図。 一般的なウェル構造におけるラッチアップを説明する図。 列ＡＤ変換器を構成する回路ブロックでＳＥＬが発生した場合の特徴的な現象を模式的に示す図。 列ＡＤ変換器を構成する回路ブロックでＳＥＬが発生した場合の特徴的な現象を模式的に示す図。 本発明の第２実施形態の固体撮像装置の模式的な断面図。 本発明の第２実施形態の固体撮像装置の変形例の模式的な断面図。 本発明の第３実施形態の固体撮像装置の模式的な平面図。 本発明の第４実施形態の固体撮像装置の模式的な平面図。 本発明の第６実施形態の固体撮像装置の構成を示す図。

以下、添付図面を参照しながら本発明をその例示的な実施形態を通して説明する。

図１には、本発明の１つの実施形態の固体撮像装置１の構成が示されている。固体撮像装置１は、ＣＭＯＳイメージセンサとして構成されうる。固体撮像装置１は、互いに異なる第１領域Ｒ１および第２領域Ｒ２を含む半導体基板３２１を有する。固体撮像装置１は、複数の行および複数の列を構成するように配列された複数の画素を有する画素アレイ１００と、画素アレイ１００から信号を読み出す読出部ＲＤＵと、読出部ＲＤＵに対して電源電圧を供給する電圧供給部１２０とを備えうる。画素アレイ１００は、領域Ｒ１に配置される。読出部ＲＤＵは、領域Ｒ２に配置される。

読出部ＲＤＵはアナログ回路ブロックＡＢＬＫとデジタル回路ブロックＤＢＫを有し、アナログ回路ブロックＡＢＬＫは領域ＡＢＬＫに配置され、デジタル回路ブロックＤＢＬＫは領域ＤＢＬＫに配置される。読出部ＲＤＵは、複数の回路ブロックＣＢＬＫを含む。複数の回路ブロックＣＢＬＫのそれぞれの少なくとも一部分は、半導体基板３２１において互いに電気的に分離された複数の領域Ｒにそれぞれ配置される。換言すると、各回路ブロックＣＢＬＫの少なくとも一部分は、半導体基板３２１において互いに電気的に分離された複数の領域Ｒのうち対応する１つの領域Ｒに配置される。また別の観点で言えば、複数の回路ブロックＣＢＬＫは、半導体基板３２１において互いに電気的に分離された複数の領域Ｒに分かれて配置される。

例えば、複数の回路ブロックＣＢＬＫのうちの１つの回路ブロックＣＢＬＫが、複数の領域Ｒのうちの１つの領域Ｒに配置される。そして、複数の回路ブロックＣＢＬＫのうちの別の回路ブロックＣＢＬＫが、複数の領域Ｒのうちの別の領域Ｒに配置される。１つの領域Ｒと別の領域Ｒとは電気的に分離されている。１つの回路ブロックＣＢＬＫの少なくとも一部分の配置された領域Ｒと、他のいずれかの回路ブロックＣＢＬＫの少なくとも一部分の配置された領域Ｒとが、互いに電気的に分離されていてもよい。

電圧供給部１２０は、複数の回路ブロックＣＢＬＫのうちの一部の回路ブロックＣＢＬＫでラッチアップが発生した場合に、該一部の回路ブロックＣＢＬＫの少なくとも一部分が配置された領域Ｒに対する電源電圧の供給を一時的に遮断する。その後、電圧供給部１２０は、電源電圧の供給を一時的に遮断した領域Ｒに対する電源電圧の供給を再び行う、つまり、再開する。また、電圧供給部１２０は、複数の回路ブロックＣＢＬＫのうちラッチアップが発生していない回路ブロックＣＢＬＫの少なくとも一部分が配置された領域Ｒに対しては電源電圧を継続して供給する。つまり、電圧供給部１２０は、ラッチアップが発生した回路ブロックＣＢＬＫの配置された領域Ｒに対する電源電圧の供給を遮断している間に、ラッチアップが発生していない別の回路ブロックＣＢＬＫの配置された領域Ｒに対して電源電圧を供給する。電圧供給部１２０は、固体撮像装置１の外部から供給される電源電圧を受けて、その電源電圧又はそれを降下または上昇させた電源電圧を複数の回路ブロックＣＢＬＫがそれぞれ配置された複数の領域Ｒにそれぞれ供給する。画素アレイ１００には、不図示の電圧供給部によって電源電圧が供給される。固体撮像装置１は、複数の回路ブロックＣＢＬＫがそれぞれ配置された複数の領域Ｒのそれぞれにおけるラッチアップの発生を検知する複数の検出部を有する検出ブロック１２１を備えうる。ただし、検出ブロック１２１は、固体撮像装置１の外部に配置されてもよい。外部に配置される検出ブロック１２１は、固体撮像装置１から出力される画像における異常、例えば、後述の縦線傷を検出することによってラッチアップの発生を検出することができる。

読出部ＲＤＵは、例えば、行選択部１０７、電流源ブロック１０１、列アンプブロック１０２、コンパレータブロック１０３、参照電圧発生部１０９、カウンタブロック１０４、クロック発生部１１０およびメモリブロック１０５、列選択部１０６を含みうる。読出部ＲＤＵは、更に、処理部１１１および／またはＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）回路１１２を含みうる。

行選択部１０７は、画素アレイ１００における行を選択する。電流源ブロック１０１は、画素アレイ１００の複数の列にそれぞれ対応する複数の電流源を含みうる。画素アレイ１００の各画素は、光電変換素子と、該光電変換素子で発生した電荷に応じた信号を列信号線に出力する増幅トランジスタとを含みうる。電流源ブロック１０１の各電流源は、それに対応する列の列信号線に接続される。各画素の増幅トランジスタと電流源ブロック１０１の電流源とは、ソースフォロワ回路を構成しうる。列アンプブロック１０２は、画素アレイ１００の複数の列にそれぞれ対応する複数の列アンプを含みうる。各列アンプは、列信号線に出力された信号を増幅する。

コンパレータブロック１０３は、画素アレイ１００の複数の列にそれぞれ対応する複数のコンパレータを含みうる。カウンタブロック１０４は、画素アレイ１００の複数の列にそれぞれ対応する複数のカウンタを含みうる。カウンタブロック１０４は、単一のカウンタを有し、該単一のカウンタが複数の列で共用されうる。しかし、カウンタが配置された領域がラッチアップを起こしうることを考慮すれば、画素アレイ１００の複数の列にそれぞれ対応する複数のカウンタが設けられることが好ましい。メモリブロック１０５は、画素アレイ１００の列ごとに設けられた複数のメモリを含みうる。該メモリは、例えば、フリップフロップ回路またはラッチ回路で構成されうる。

コンパレータブロック１０３のコンパレータ、カウンタブロック１０４のカウンタおよびメモリブロック１０５のメモリは、列アンプから出力されるアナログ信号をデジタル信号に変換するＡＤ変換器（列ＡＤ変換器）を構成する。各コンパレータは、参照電圧発生部１０９が発生するランプ信号等の参照信号と列アンプから出力されるアナログ信号との大小関係を比較し、該大小関係が反転したことに応じてラッチ信号を出力する。各カウンタは、クロック発生部（例えば、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路）１１０が発生するクロックに従ってカウント動作を行う。各メモリは、対応する列のコンパレータからラッチ信号が出力されたときに、対応する列のカウンタの出力であるカウント値を取り込む。このカウント値は、列アンプから出力されるアナログ信号に対応するデジタル信号である。

電流源ブロック１０１の電流源、列アンプブロック１０２の列アンプ、コンパレータブロック１０３のコンパレータ、および、参照電圧発生部１０９は、ＮＭＯＳ回路またはＰＭＯＳ回路で構成されうる。電流源ブロック１０１、列アンプブロック１０２、コンパレータブロック１０３および参照電圧発生部１０９は、アナログ回路ブロックＡＢＬＫを構成しうる。

カウンタブロック１０４のカウンタおよびメモリブロック１０５のメモリは、ＣＭＯＳ回路で構成されうる。また、カウンタブロック１０４のカウンタおよびメモリブロック１０５のメモリは、画素１の配列ピッチに従って配置される必要があるので、カウンタブロック１０４およびメモリブロック１０５は、高い集積度でトランジスタが配置されうる。したがって、カウンタブロック１０４のカウンタおよびメモリブロック１０５のメモリは、高エネルギー線の入射によってラッチアップを起こしやすい回路である。そこで、カウンタブロック１０４の少なくとも１つのカウンタおよびメモリブロック１０５の少なくとも１つのメモリは、互いに電気的に分離された領域Ｒに配置される１つの回路ブロックＣＢＬＫを構成している。電圧供給部１２０は、複数の回路ブロックＣＢＬＫのうちの一部の回路ブロックＣＢＬＫでラッチアップが発生した場合に、複数の領域Ｒのうち該一部の回路ブロックＣＢＬＫの少なくとも一部分が配置された領域Ｒに対する電源電圧の供給を一時的に遮断する。そして、電圧供給部１２０は、その後、該一部の回路ブロックＣＢＬＫの少なくとも一部分が配置された領域Ｒに対する電源電圧の供給を再開する。また、電圧供給部１２０は、複数の回路ブロックＣＢＬＫのうちラッチアップが発生していない回路ブロックＣＢＬＫの少なくとも一部分が配置された領域Ｒに対しては電源電圧を継続して供給する。

列選択部１０６は、ＡＤ変換器で変換された１行分のデジタル信号を所定の順に選択して処理部１１１に供給する。処理部１１１は、列選択部１０６から供給されるデジタル信号を処理して出力する。ＬＶＤＳ回路１１２は、処理部１１１から出力されるデジタル信号の振幅を変換して出力する。列選択部１０６、クロック発生部１１０および処理部１１１については、レイアウト上の制約が少ないので、十分なラッチアップ対策が施された構造で構成される。行選択部１０７、カウンタブロック１０４、クロック発生部１１０、メモリブロック１０５、列選択部１０６および処理部１１１は、デジタル回路ブロックＤＢＬＫを構成しうる。

図２は、本発明の第１実施形態の固体撮像装置１の模式的な平面図である。図２には、３列分の回路ブロックＣＢＬＫ（ＡＤ変換器を構成するカウンタおよびメモリ）が電圧供給部１２０および検出ブロック１２１とともに示されている。各回路ブロックＣＢＬＫは、電気的に互いに分離された領域Ｒを構成するｎ型ウェル１１３に配置されうる。ｎ型ウェル１１３は、他の回路を構成するウェルからも電気的に分離されている。アナログ回路ブロックＡＢＬＫが配置されたウェルとデジタル回路ブロックＤＢＬＫが配置されたウェルとを電気的に分離し、デジタル回路ブロックＤＢＬＫが配置されたウェルにおいてｎ型ウェル１１３同士を電気的に分離してもよい。

ｎ型ウェル１１３の中にはｐ型ウェル２０６が配置され、ｎ型ウェル１１３に配置されたＰＭＯＳトランジスタとｐ型ウェル２０６に配置されるＮＭＯＳトランジスタとによってＣＭＯＳ回路が構成される。デジタル回路用の電源電圧ＤＶＤＤは、電源ライン２０２を介して回路ブロックＣＢＬＫに供給され、デジタル回路用の接地電圧ＤＧＮＤは、接地ライン２０３を介して回路ブロックＣＢＬＫに供給される。

電圧供給部１２０は、複数の回路ブロックＣＢＬＫにそれぞれ対応するように設けられた複数の電圧供給回路２０１を含む。検出ブロック１２１は、複数の回路ブロックＣＢＬＫにそれぞれ対応するように設けられた複数の検出部２０４を含む。検出部２０４は、それに対応する回路ブロックＣＢＬＫの少なくとも一部分が配置された領域Ｒ（ｎ型ウェル１１３）におけるラッチアップの発生を検出する。電圧供給回路２０１は、対応する検出部２０４によって対応する回路ブロックＣＢＬＫの少なくとも一部分が配置された領域Ｒにおけるラッチアップの発生が検出された場合、当該回路ブロックＣＢＬＫに対する電源電圧の供給を一時的に遮断する。そして、電圧供給回路２０１は、その後に、電源電圧の供給を遮断した領域Ｒに対する電源電圧の供給を遮断する。これにより、ラッチアップが発生した領域Ｒがラッチアップ状態から回復する。電圧供給回路２０１は、対応する検出部２０４によって対応する回路ブロックＣＢＬＫが配置された領域Ｒにおけるラッチアップの発生が検出されない限り、当該回路ブロックＣＢＬＫの少なくとも一部分が配置された領域Ｒに対して電源電圧を継続して供給する。

ｎ型ウェル１１３には、ウェルコンタクト２０５が設けられ、ウェルコンタクト２０５を介してｎ型ウェル１１３に対して電源電圧ＤＶＤＤが供給されうる。ｐ型ウェル２０６には、ウェルコンタクト２０７を介して接地電圧ＤＧＮＤが供給されうる。

図３は、本発明の第１実施形態の固体撮像装置１の模式的な断面図である。図３には、２列分の回路ブロックＣＢＬＫ（ＡＤ変換器を構成するカウンタおよびメモリ）の一部が示されている。この例では、半導体基板３２１は、ｐ型半導体基板である。半導体基板３２１としてのｐ型半導体基板には、アナログ回路ブロックＡＢＬＫのＮＭＯＳトランジスタ３０８が配置されている。アナログ回路ブロックＡＢＬＫには、アナログ用の電源電圧ＡＶＤＤがアナログ用の電源ライン３０６を介して供給される。また、アナログ回路ブロックＡＢＬＫには、アナログ回路用の接地電圧ＡＧＮＤがアナログ回路用の接地ライン３０５を介して供給される。ここで、半導体基板３２１としてのｐ型半導体基板には、基板コンタクト３０７を介して接地電圧ＡＧＮＤが供給される。

各回路ブロックＣＢＬＫ（領域Ｒに形成されたＡＤ変換器を構成するカウンタおよびメモリ）は、ｎ型ウェル１１３に配置されうる。ｎ型ウェル１１３には、ウェルコンタクト２０５を介してデジタル回路用の電源電圧ＤＶＤＤが供給されうる。ｎ型ウェル１１３には、ＰＭＯＳトランジスタ３１０が配置されうる。ＰＭＯＳトランジスタ３１０のソースには、電源電圧ＤＶＤＤが供給されうる。また、ｎ型ウェル１１３には、ｐ型ウェル２０６が配置されうる。ｐ型ウェル２０６には、ウェルコンタクト２０７を介してデジタル回路用の接地電圧ＤＧＮＤが供給されうる。また、ｐ型ウェル２０６には、ＮＭＯＳトランジスタ３１２が配置される。ＮＭＯＳトランジスタ３１２のソースには、接地電圧ＤＧＮＤが供給される。

図３には、代表的に少数のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのみが示されているが、実際には、より多くのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが配置される。この例では、半導体基板３２１としてのｐ型半導体基板、ｎ型ウェル１１３およびｐ型ウェル２０６は、トリプルウェル構造を構成している。複数のｎ型ウェル１１３には、互いに独立して電源電圧ＤＶＤＤが供給される。

検出部２０４は、対応するｎ型ウェル１１３（回路ブロックＣＢＬＫ）におけるラッチアップの発生を検出する。電圧供給回路２０１は、対応するｎ型ウェル１１３においてラッチアップが発生したことが対応する検出部２０４によって検出されない限り、対応するｎ型ウェル１１３に電源電圧ＤＶＤＤを供給する。一方、電圧供給回路２０１は、対応するｎ型ウェル１１３におけるラッチアップの発生が対応する検出部２０４によって検出された場合、対応するｎ型ウェル１１３に対する電源電圧ＤＶＤＤの供給を一時的に遮断した後に電源電圧ＤＶＤＤの供給を再開する。ここで、電源電圧ＤＶＤＤの供給の遮断は、ｎ型ウェル１１３をフローティング状態にする形式でなされてもよいが、ｎ型ウェル１１３に対して、ラッチアップを停止させる電圧、典型的には、接地電圧ＤＧＮＤを供給する形式でなされることが好ましい。後者によれば、より短時間で回路ブロックＣＢＬＫをラッチアップ状態から復帰させることができる。電圧供給回路２０１は、ｎ型ウェル１１３に対して電源電圧ＤＶＤＤまたは接地電圧ＤＧＮＤを選択的に供給するためのスイッチ３２２を含みうる。デジタル用の電源電圧ＤＶＤＤは、デジタル回路用の電源ライン３０２を介して供給される。デジタル用の接地電圧ＤＧＮＤは、デジタル回路用の接地ライン３０１を介して供給される。

ｐ型ウェル２０６は、ｎ型ウェル１１３によって半導体基板３２１としてのｐ型半導体基板から電気的に分離されている。ラッチアップは、ｎ型ウェル１１３に対する電源電圧ＤＶＤＤの供給を遮断すること、例えば、ｎ型ウェル１１３に対してラッチアップを停止させるための電圧（好ましくは接地電圧ＤＧＮＤ）を供給することによって停止する。

図４には、本発明の第１実施形態の固体撮像装置１における１つの回路ブロックＣＢＬＫに対応する電圧供給回路２０１および検出部２０４の構成例が示されている。電圧供給回路２０１および検出部２０４は、回路ブロックＣＢＬＫが配置されたｎ型ウェル１１３とは電気的に分離されて構成される。

半導体基板３２１としてのｐ型半導体基板には、基板コンタクト４０３を介して接地電圧ＤＧＮＤが供給される。ラッチアップが発生していない場合、検出部２０４の出力ΦＮＷＬＢＬＫは、非活性化状態（ここでは、ローレベル）である。この場合、ＮＭＯＳトランジスタ４０５のゲートにインバータ４０２によってハイレベルが供給され、ＮＭＯＳトランジスタ４０５がオンする。これにより、電源電圧ＤＶＤＤがＮＭＯＳトランジスタ４０５を介して電源電圧ＤＶＤＤが検出部２０４に供給され、更に、検出部２０４の抵抗素子５０５を介してｎ型ウェル１１３およびＰＭＯＳトランジスタ３１０のソースに電源電圧ＤＶＤＤが供給される。ここで、電源電圧ＤＶＤＤは、ＮＭＯＳトランジスタ４０５および抵抗素子５０５によって降下してｎ型ウェル１１３に供給されるので、その降下分を考慮して電源電圧ＤＶＤＤが決定される。

ラッチアップが発生すると、電源ライン３０２から接地ライン３０１へ、ＮＭＯＳトランジスタ４０５、抵抗素子５０５、ｎ型ウェル１１３およびｐ型ウェル２０６を介して過大な電流が流れる。これにより抵抗素子５０５とｎ型ウェル１１３との間の検出ノード５０６の電圧が参照電圧ＶＲＥＦを下回ると、これがコンパレータ５０３によって検出される。具体的には、検出ノード５０６の電圧が参照電圧ＶＲＥＦを下回ると、コンパレータ５０３の出力ΦＮＷＬＢＬＫがローレベルからハイレベルに活性化される。つまり、ラッチアップが発生したことが検出部２０４によって検出される。これにより、インバータ４０２の出力がローレベルになり、ＮＭＯＳトランジスタ４０５がオフする。一方、ＮＭＯＳトランジスタ４０４は、そのゲートにハイレベルが供給されるので、オンする。これにより、ＮＭＯＳトランジスタ４０４を介して接地電圧ＤＧＮＤが検出部２０４に供給され、更に、検出部２０４の抵抗素子５０５を介してｎ型ウェル１１３およびＰＭＯＳトランジスタ３１０のソースに接地電圧ＤＧＮＤが供給される。つまり、ｎ型ウェル１１３（回路ブロックＣＢＬＫ）に対する電源電圧ＤＶＤＤの供給が一時的に遮断される。以上のように、この実施形態では、ラッチアップが発生した場合に、ｎ型ウェル１１３およびＰＭＯＳトランジスタ３１０のソースに対して、半導体基板３２１としてのｐ型半導体基板の電圧と等しい接地電圧ＤＧＮＤが供給される。これは、ラッチアップの原因である寄生サイリスタの動作を速やかに停止させるために有効であり、また、過剰な電荷を速やかに回路外に排出するために有効である。過剰な電荷の残留はラッチアップからの回復時間に影響するので、できるだけ速やかに排出することが望ましい。

検出部２０４の出力ΦＮＷＬＢＬＫは、コンパレータ５０３に供給されるリセット信号ΦＲＥＳＥＴが活性化されることによって非活性化される。リセット信号ΦＲＥＳＥＴは、例えば、検出部２０４の出力ΦＮＷＬＢＬＫの活性化から所定時間が経過したことをタイマーによって計時することによって活性化されうる。あるいは、リセット信号ΦＲＥＳＥＴは、垂直同期信号または水平同期信号などの同期信号に基づいて活性化されてもよい。ここで、垂直同期信号は、行選択部１０７によって全ての行を選択する期間を１周期とする同期信号である。水平同期信号は、列選択部１０６によって１つの行の全ての列を選択する期間を１周期とする同期信号である。

検出部２０４の構成は、上記の例に限定されるものではなく、ラッチアップの発生を検出することができる構成であれば、どのような構成でもよい。ラッチアップの発生を高い感度で検出するために、検出ノード５０６とコンパレータ５０３との間に増幅回路を配置してもよい。

図５は、一般的なウェル構造におけるラッチアップを説明する図である。ｎ型基板６１０にＰＭＯＳトランジスタ６０２が配置されている。また、ｎ型基板６１０には、ｐ型ウェル６０９が配置され、ｐ型ウェル６０９にＮＭＯＳトランジスタ６０３が配置されている。ここでは、ＰＭＯＳトランジスタ６０２およびＮＭＯＳトランジスタ６０３がインバータを構成しているものとする。電源ライン２０２を介して基板コンタクト６０１およびＰＭＯＳトランジスタ６０２のソースに電源電圧ＤＶＤＤが供給され、接地ライン２０３を介してウェルコンタクト６０４およびＮＭＯＳトランジスタ６０３のソースに接地電圧ＤＧＮＤが供給されている。

このような構造において、寄生ＰＮＰバイポーラトランジスタ（Ｑ１）６０６、寄生ＮＰＮバイポーラトランジスタ（Ｑ２）６０８、寄生抵抗（Ｒｓ）６０５、寄生抵抗（Ｒｗ）６０７が存在する。ラッチアップは、回路が動作しているとき急に過大な電流が電源ラインから接地ラインに流れ、回路が正常な動作を行わなくなる現象である。このような電流は、電源電圧の供給を遮断しない限り流れ続け、電源電圧の供給を遮断すると元に戻りうる。

Ｎ型基板６１０とｐ型ウェル６０９との間に形成されるＰＮＰおよびＮＰＮの寄生バイポーラトランジスタが寄生サイリスタを構成している。ラッチアップは、トリガー電流によりベース・エミッタ間電圧がダイオードの順方向電流を流す電圧を超えることによって、ＰＮＰおよびＮＰＮの寄生バイポーラトランジスタがともに電流を流す正帰還回路を形成することによって起こる。

シングル・イベント・ラッチアップ（ＳＥＬ）は、陽子線や重粒子線が半導体中を通過するときに大量のイオン化電荷が発生し、これがトリガー電流となることにより上記の寄生サイリスタが起動することにより発生する。よって、ＳＥＬは、放射線が通過した点近傍で局所的に発生するという特徴をもっている。

ＰＮＰ構造の寄生ＰＮＰトランジスタの増幅率等の特性は、各プロセスの拡散層の濃度によってきまるのが一般的である。一方、ＮＰＮ構造の寄生ＰＮＰトランジスタの特性はレイアウト配置に依存する。ラッチアップを防止するために、ウェルの濃度を上げ、寄生抵抗値Ｒｓ、Ｒｗおよび寄生バイポーラトランジスタの電流増幅率ｈＦＥを下げるとともに、Ｐ＋＋、Ｎ＋＋型のガードリングを基板表面に形成することが有効である。また、ウェルコンタクトをできるだけ多く設置することにより寄生抵抗を下げる方法も有効である。第１実施形態においても、このようなラッチアップ対策は、可能な限り施されうる。

ただし、Ｐ＋＋型、Ｎ＋＋型のガードリングを基板表面に形成する方法や、ウェルコンタクトをできるだけ多く設置する方法はレイアウト面積の増大を招く。したがって、画素ピッチの縮小化、チップサイズの縮小化の進むデジタル出力のＣＭＯＳイメージセンサの列ＡＤ変換器に適用するのは非常に困難である。デジタル出力のＣＭＯＳイメージセンサのデジタル回路においてレイアウト上の制約が最も厳しいのが列ＡＤ変換器であり、その結果、ラッチアップ耐性が最も弱い回路が列ＡＤ変換器となる。つまり、ＳＥＬは、列ＡＤ変換器で起こりやすく、その結果、他の部分が動作していても、まったく画像取得ができなくなることが多い。

図６および図７には、列ＡＤ変換器を構成する回路ブロックＣＢＬＫでＳＥＬが発生した場合の特徴的な現象が模式的に示されている。ＳＥＬ１は、先行するフレームで、ある回路ブロックＣＢＬＫで発生したＳＥＬを示す。列ＡＤ変換器は機能しなくなり、ＳＥＬ１が発生した回路ブロックＣＢＬＫに対応する列の画素の信号を出力することができなくなる。よって、図７に模式的に示されているように、固体撮像装置１から出力された画像７００において、ＳＥＬ１が発生した回路ブロックＣＢＬＫに対応する列の信号が異常信号となり、縦線傷７０１が発生する。

ＳＥＬ２は、現在のフレームにおいて、別の回路ブロックＣＢＬＫで発生したＳＥＬを示す。現在のフレームの途中でＳＥＬが発生した状況を説明する。ＳＥＬ２の発生の時点以後は、ＳＥＬ２が発生した回路ブロックＣＢＬＫに対応する列の信号が異常信号となり、縦線傷７０２が点Ｐから発生する。これも放置すると、次のフレームからは、縦線傷７０１のように完全な縦線傷となり、以後のフレームでは画像信号の出力ができなくなる。ＳＥＬはある確率で引き続き発生するので、縦線傷７０１、７０２に限らず新たな縦線傷も発生する。このとき、それぞれのＳＥＬの発生において寄生サイリスタが新たに動作し、異常電流が増加していく。ラッチアップ対策を行わないと、固体撮像装置１が破損することもありうる。

ＳＥＬは、非常に限定された領域で発生するので、回路ブロックＣＢＬＫが配置されるウェルを互いに分離して、局所的な領域でＳＥＬを処理することで微小電流の状態で制御できる。電流増加による温度上昇が起こると、他のＳＥＬの発生確率の上昇などを招き、回復に時間がかかるなどの問題が起こりやすいが、これらも回路ブロックＣＢＬＫが配置されるウェルを互いに分離することによって防ぐことができる。

第１実施形態では、ＳＥＬが複数の回路ブロックＣＢＬＫの一部の回路ブロックで発生しても、該一部の回路ブロックＣＢＬＫに対する電源電圧の供給を停止することで、速やかにラッチアップを解消し、通常動作に回復させることができる。

一般に、ラッチアップからの回復には、物理的にｍｓオーダー以上の時間が必要になるが、第１実施形態によれば、最短では、ラッチアップが発生したフレームの次のフレームでは回復しうる。つまり、画像を観察するユーザがラッチアップの発生に気づかない速度で処理することができる。

１つの回路ブロックＣＢＬＫの単位を１つの列とすることが理想であるが、１つの回路ブロックＣＢＬＫの単位を複数の列とすることによって、電気的に分離されるウェルの数を減らしてもよい。

第１実施形態のようなトリプルウェル構造では、各ウェルの濃度を独立して設定することができるので、ラッチアップ耐性の向上に有利である。また、第１実施形態では、トリプルウェル構造において複数のｎ型ウェルを互いに電気的に分離している。しかし、トリプルウェル構造では、ｐ型半導体基板に対してｐ型ウェルが電気的に分離されているので、複数のｐ型ウェルを互いに分離し、それらに対する電源電圧の供給を個別に設御してもよい。より具体的には、複数のｐ型ウェルを互いに分離し、ラッチアップが発生していないｐ型ウェルには、それらに接地電圧ＤＧＮＤを供給し、ラッチアップが発生したｐ型ウェルには電源電圧ＤＶＤＤを供給することができる。

一般にＣＭＯＳ型撮像素子では、Ｎ型基板やＮエピ上に画素のｐ型ウェルやアナログ回路用ｐ型ウェルを形成し、アナログの共通ＧＮＤとする。そこでＡＤ変換器（列ＡＤ変換器）のデジタル回路も、共通のデジタルＧＮＤであるｐ型ウェルを複数のブロックに分割し、これに供給する電源を制御する構成が好適である。ラッチアップを速やかに収束させるためには、電気的に分離されたｎ型ウェル（あるいはｐ型ウェル）とｐ型ウェル（あるいはｎ型ウェル）を同電位にすることが好適である。分離するウェルをｐ型にするかｎ型にするかは、固体撮像装置の回路構成に応じて選択できる。

本実施形態では、電気的に分離されたｎ型ウェルの電源供給を制御する構成を示した。変形例として、ｐ型ウェルを電気的に分離し、電源供給を個別に制御してもよい。ｐ型ウェルの場合、電源電圧として、例えば、接地電圧ＤＧＮＤが供給される。ラッチアップが発生したｐ型ウェルに対しては、接地電圧ＤＧＮＤの供給を遮断し、その時に電源電圧ＤＶＤＤを供給すればよい。

図８は、本発明の第２実施形態の固体撮像装置１の模式的な断面図である。図８には、２列分の回路ブロックＣＢＬＫ（ＡＤ変換器を構成するカウンタおよびメモリ）の一部が示されている。第２実施形態として言及しない事項は、第１実施形態に従いうるものとする。第２実施形態の固体撮像装置１は、半導体基板３２１としてのｐ型半導体基板がツインウェル構造を有する。第２実施形態の固体撮像装置１は、第１実施形態の固体撮像装置１よりも半導体基板３２１の構造が単純であり、したがって、製造工程が単純である。

半導体基板３２１は、互いに電気的に分離された領域Ｒを構成するｎ型ウェル３１７と、半導体基板３２１としてのｐ型半導体基板と電気的に導通したｐ型ウェル３１８とを有する。各回路ブロックＣＢＬＫの一部分は、互いに電気的に分離された領域Ｒを構成するｎ型ウェル３１７に配置されている。したがって、回路ブロックＣＢＬＫのうちｎ型ウェル３１７に配置された部分と、他の回路ブロックＣＢＬＫのうち他のｎ型ウェル３１７に配置された部分とは、電気的に分離されている。

電圧供給部１２０は、複数の回路ブロックＣＢＬＫのうちの一部の回路ブロックＣＢＬＫでラッチアップが発生した場合に、当該一部の回路ブロックＣＢＬＫの一部分が配置された領域Ｒ（ｎ型ウェル３１７）に対する電源電圧の供給を一時的に遮断する。その後、電圧供給部１２０は、電源電圧の供給を遮断した領域Ｒに対する電源電圧の供給を再開する。また、電圧供給部１２０は、複数の回路ブロックＣＢＬＫのうちラッチアップが発生していない回路ブロックＣＢＬＫの一部分が配置された領域Ｒ（ｎ型ウェル３１７）に対しては電源電圧を継続して供給する。

図９は、本発明の第２実施形態の固体撮像装置１の変形例の模式的な断面図である。図９には、２列分の回路ブロックＣＢＬＫ（ＡＤ変換器を構成するカウンタおよびメモリ）の一部が示されている。この変形例として言及しない事項は、図８を参照して説明された第２実施形態に従いうる。この変形例では、図８を参照して説明された第２実施形態の固体撮像装置１からｐ型ウェル３１８を取り除いた構造を有する。

図１０は、本発明の第３実施形態の固体撮像装置１の模式的な平面図である。図１０には、３列分の回路ブロックＣＢＬＫ（ＡＤ変換器を構成するカウンタおよびメモリ）が電圧供給部１２０、検出ブロック１２１、デコーダー／エンコーダー１１０６およびタイマー１００１とともに示されている。第３実施形態として言及しない事項は、第１又は第２実施形態に従いうるものとする。第３実施形態の固体撮像装置１は、タイマー部を備え、該タイマー部は、電源電圧の供給を遮断した領域Ｒに対する電源電圧の供給を再開するタイミングを提供するタイマー１００１を領域Ｒごとに有する。つまり、タイマー１００１は、回路ブロックＣＢＬＫの個数と同数である。タイマー１００１は、例えば、デジタルカウンタで構成されうる。

ＳＥＬは、ランダムに発生する。ＳＥＬが高頻度で発生する環境では、１フレーム内で複数の領域Ｒで連続してＳＥＬが発生するかもしれない。ＳＥＬの発生の検出に応じて該ＳＥＬが発生した領域Ｒに対する電源電圧の供給を遮断した後に該領域Ｒに対して電源電圧の供給を再開するタイミングは、該ＳＥＬの発生のタイミングに応じて決定されることが好ましい。そこで、第３実施形態では、互いに電気的に分離され電源電圧供給が制御される単位である各領域Ｒに対してタイマーが設けられている。タイマー１００１は、検出部２０４の出力ΦＮＷＬＢＬＫが活性化されたことに応じて経時（カウント）を開始し、設定された時間が経過したときにリセット信号ΦＲＥＳＥＴを活性化させる。前述のように、一例において、検出部２０４は、コンパレータ５０３を有し、コンパレータ５０３に供給されるリセット信号ΦＲＥＳＥＴが活性化されることによって出力ΦＮＷＬＢＬＫを非活性化する。これにより、電圧供給回路２０１は、対応する領域Ｒに対する電源電圧の供給を再開する。

図１１は、本発明の第４実施形態の固体撮像装置１の模式的な平面図である。図１１には、３列分の回路ブロックＣＢＬＫ（ＡＤ変換器を構成するカウンタおよびメモリ）が電圧供給部１２０、検出ブロック１２１およびタイマー部１１０１とともに示されている。タイマー部１１０１は、電気的に分離された複数の領域Ｒの個数より少ない個数のタイマーＴＭ１、ＴＭ２、ＴＭ３を有する。図１１に示された例では、タイマー部１１０１は、３つのタイマーＴＭ１、ＴＭ２、ＴＭ３を有する。タイマーＴＭ１、ＴＭ２、ＴＭ３は、それぞれタイマー出力線ＴＯ１、ＴＯ２、ＴＯ３にカウント値を出力する。電気的に分離された複数の領域Ｒのそれぞれに対してデコーダー／エンコーダー１１０６が設けられている。制御線群ＣＮＴは、タイマー部１１０１とデコーダー／エンコーダー１１０６との間に情報をやり取りするための信号線群である。

ＳＥＬが高頻度で発生する場合でも、全ての領域Ｒでほぼ同時にＳＥＬが発生することはほとんどないと考えられる。ＳＥＬが発生しない限りタイマーが動作することはなので、全ての領域Ｒに対してタイマーを設けることは必ずしも必要はない。そこで、第４実施形態では、タイマーの個数が複数の領域Ｒの個数より小さくされている。

使用環境によってＳＥＬの発生頻度は異なる。想定される使用環境において、ＳＥＬからの復帰にかかる時間内で発生するＳＥＬの最大数が安全性を加味してＮ回と予想される場合、タイマーの個数はＮ個で十分である。タイマーＴＭ１、ＴＭ２、ＴＭ３の個数は、このような指針に従って決定されうる。

ある検出部２０４によってそれに対応する領域ＲでＳＥＬの発生が検出されると、検出部２０４は、出力ΦＮＷＬＢＬＫを活性化する。電圧供給回路２０１は、出力ΦＮＷＬＢＬＫの活性化に応答して、対応する領域Ｒに対する電源電圧の供給を遮断する。検出部２０４の出力ΦＮＷＬＢＬＫは、制御信号群ＣＮＴを介してタイマー部１１０１にも送られる。この際にＳＥＬが発生した領域Ｒを特定する識別情報も、検出部２０４からタイマー部１１０１に送られる。これにより、タイマー部１１０１は、どの領域Ｒで、いつＳＥＬが発生したのかを把握し、これをトリガーとしてカウント動作を開始する。ここでは、ＳＥＬの発生頻度に対してタイマーＴＭ１、ＴＭ２、ＴＭ３の個数が十分である場合を想定しているので、少なくとも１つのタイマーに常に空きがある。この空きのタイマーをタイマーＴＭ１と仮定すると、タイマーＴＭ１にカウント動作（経時動作）を実行させる。タイマーＴＭ１は、ＳＥＬの発生（これに応じてなされる領域Ｒに対する電源電圧の供給の遮断）から回復に必要な所定時間の経過後に、タイマー出力ＴＭ１を活性化する。タイマー部１１０１はまた、タイマー出力ＴＭ１を活性化するとともに、タイマーＴＭ１にカウント動作を実行させるトリガーを与えた検出部２０４を識別する識別情報を制御信号線群ＣＮＴに出力する。

ＳＥＬが発生し電源電圧の供給が遮断されていた領域Ｒに対応するデコーダー／エンコーダー１１０６は、タイマー出力ＴＭ１の活性化および識別情報の出力に応じて、自己に対してタイマー出力ＴＭ１が提供されたことを認識することができる。デコーダー／エンコーダー１１０６は、これに応じてリセットΦＲＥＳＥＴｎを活性化する。

複数のＳＥＬが同時に発生することはほとんどないと想定される場合は、時間分割でタイマー出力線を使うことにより、タイマー出力線の数を減らしてもよい。第４実施形態は、デコーダー／エンコーダーが占める面積をタイマーが占める面積より小さくすることができる場合に有用である。

以下、本発明の第５実施形態を説明する。第５実施形態として言及しない事項は、第１又は第２実施形態に従いうる。ＳＥＬからの回復に要する時間が１フレーム時間より十分に短い場合は、リセット信号ΦＲＥＳＥＴとして垂直同期信号を利用することができる。垂直同期信号は、行選択部１０７によって全ての行を選択する期間を１周期とする同期信号である。この場合、フレーム周期が最大の回復時間となる。１フレーム中に３か所でＳＥＬがランダムに起こった場合、ＳＥＬの発生に応じた電源電圧供給の遮断のタイミングは互いに異なるが、電源供給の再開のタイミングは同時となる。第５実施形態では、専用のタイマーを必要としないので、固体撮像装置１の回路構成を簡略化することができる。

更には、１フレームごとの垂直同期信号を利用するのではなく、ｎフレーム（ｎは２以上の自然数）ごとの垂直同期信号を利用してもよい。例えば、２フレームごとの垂直同期信号を利用すれば、どのＳＥＬの発生に対しても最小の回復時間として１フレーム分の時間を保証することができる。例えば、３０ｆｐｓで動画撮像を実行する場合は、３３ｍｓが最小の回復時間として保証される。６０ｆｐｓの高速動画では、１７ｍｓが最小の回復時間として保証される。一般にラッチアップからの回復には、物理的にｍｓオーダー程度の時間が必要になるが、ほとんどのＳＥＬの発生に対して、６０ｆｐｓの高速動画における１７ｍｓの回復時間で十分である。仮にこの時間で回復ができず、再び電源電圧の供給を遮断した場合でも、２フレーム後の垂直同期信号に応答して電源電圧の供給を再開することができる。

以上のように、リセット信号ΦＲＥＳＥＴとして垂直同期信号を利用することによって、仮に１回の回復動作でＳＥＬからの回復ができない場合であても、その後の回復動作でＳＥＬから回復することができる。以上のような同債において、例えば、数フレームにわたって縦線傷が発生しうるが、動画を見ているユーザにはほとんど認識されない。
図１２には、本発明の第６実施形態の固体撮像装置１の構成が示されている。第６実施形態は、ラッチアップの発生を信号処理によって検出する。第６実施形態は、抵抗素子を使ってラッチアップを検出する方法に比べて、電源電圧消費が小さい、ラッチアップの発生に対する検出の応答性が速いこと、などが期待される。

図７において、位置Ｐは、ラッチアップが発生したタイミングを示す情報を提供する。ラッチアップの発生によって列ＡＤ変換器が機能しなくなると、例えば、オフセット値が出力されうる。このオフセット値は、正常時とは明らかに異なる値である。Ｐの属する列の信号は、縦線傷７０２となっている。第６実施形態では、処理部１１１が検出部として機能する。処理部１１１は、列選択部１０６から供給される信号を監視することによって、ラッチアップの発生タイミングと発生個所（回路ブロックＣＢＬＫ（領域Ｒ））と特定する。処理部１１１は、ラッチアップの発生を検出すると、ラッチアップが発生した領域Ｒに対応する、電圧供給部１２０の電圧供給回路２０１に対する出力ΦＮＷＬＢＬＫを活性化させる。ラッチアップの発生は、例えば、判断対象の画素の信号と、その周辺の画素（例えば、判断対象の画素と同色の信号）の信号とを比較することによって検出されうる。このような比較を複数の行にわたって実施し、その結果に基づいてラッチアップの発生の有無を判断することによって、より検出精度を高めることができる。出力ΦＮＷＬＢＬＫの非活性化は、例えば、出力ΦＮＷＬＢＬＫの活性化からの経過時間、または、垂直同期信号にしたがってなされうる。

ラッチアップの発生の検出は、固体撮像装置１の外部の処理部でなされ、その結果が固体撮像装置１に提供されてもよい。

以下、上記の各実施形態に係る固体撮像装置の応用例として、該固体撮像装置が組み込まれたカメラについて例示的に説明する。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。カメラは、上記の実施形態として例示された本発明に係る固体撮像装置と、該固体撮像装置から出力される信号を処理する処理部とを含む。該処理部は、例えば、Ａ／Ｄ変換器、および、該Ａ／Ｄ変換器から出力されるデジタルデータを処理するプロセッサを含みうる。

３２１：半導体基板、ＣＢＬＫ：回路ブロック、Ｒ：電気的に分離された領域、Ｒ１：第１領域、Ｒ２：第２領域、１２０：電圧供給部、２０１：電圧供給回路、１２１：検出ブロック、２０４：検出部、１１３：ｎ型ウェル、２０６：ｐ型ウェル、２０５：ウェルコンタクト、２０７：ウェルコンタクト

Claims (22)

1. 複数の画素を有する画素アレイと、前記画素アレイから信号を読み出す読出部と、電圧供給部とを備える固体撮像装置であって、
   前記画素アレイ、前記読出部および前記電圧供給部は、半導体基板に配置され、前記半導体基板は、互いに異なる第１領域および第２領域を含み、前記複数の画素のそれぞれは、前記第１領域に配置された光電変換素子を含み、
   前記読出部は、前記第２領域に配置された複数の回路ブロックを含み、前記複数の回路ブロックのそれぞれの少なくとも一部分は、前記半導体基板において互いに電気的に分離された複数の領域にそれぞれ配置され、
   前記電圧供給部は、前記複数の回路ブロックのうちの一部の回路ブロックでラッチアップが発生した場合に、前記複数の領域のうち当該一部の回路ブロックの少なくとも一部分が配置された領域に対する電源電圧の供給を遮断し、その後に当該一部の回路ブロックの少なくとも一部分が配置された領域に対する電源電圧の供給を行い、
   前記電圧供給部は、当該一部の回路ブロックの少なくとも一部分が配置された領域に対する電源電圧の供給を遮断している間に、前記複数の領域のうちラッチアップが発生していない回路ブロックの少なくとも一部分が配置された領域に対して電源電圧を供給する、
   ことを特徴とする固体撮像装置。
2. 前記半導体基板は、第１領域と、前記第１領域とは異なる第２領域とを含み、前記画素アレイは、前記第１領域に配置され、前記読出部は、前記第２領域に配置されている、
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 前記半導体基板に配置され、前記複数の領域のそれぞれにおけるラッチアップの発生を検出する複数の検出部を更に備える、
   ことを特徴とする請求項１又は２に記載の固体撮像装置。
4. 前記複数の検出部のそれぞれは、電源電圧が供給されている電源ラインから前記複数の領域のうち対応する領域に対して流れる電流に基づいてラッチアップの発生を検出する、
   ことを特徴とする請求項３に記載の固体撮像装置。
5. 前記複数の検出部のそれぞれは、抵抗素子を含み、前記抵抗素子における電圧の降下を検出することによって前記ラッチアップの発生を検出する、
   ことを特徴とする請求項４に記載の固体撮像装置。
6. 前記電圧供給部は、前記複数の回路ブロックのうちラッチアップが発生した回路ブロックの電源ラインに対して接地電圧を供給する、
   ことを特徴とする請求項１乃至５のいずれか１項に記載の固体撮像装置。
7. 前記複数の領域のそれぞれは、互いに電気的に分離されたウェルを含む、
   ことを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像装置。
8. 前記ウェルはｎ型であり、
   接地電圧を前記ウェルに供給することで、ラッチアップが発生した前記一部の回路ブロックの少なくとも一部分が配置された領域に対する電源電圧の供給を遮断し、
   前記ウェルには電源電圧として前記接地電圧より高い電圧が供給される、
   ことを特徴とする請求項７に記載の固体撮像装置。
9. 前記ウェルはｐ型であり、
   前記ウェルには電源電圧として接地電圧が供給され、
   前記接地電圧より高い電圧を前記ウェルに供給することで、ラッチアップが発生した前記一部の回路ブロックの少なくとも一部分が配置された領域に対する電源電圧の供給を遮断する、
   ことを特徴とする請求項７に記載の固体撮像装置。
10. 複数の画素を有する画素アレイと、前記画素アレイから信号を読み出す読出部と、電圧供給部とを備える固体撮像装置であって、
    前記画素アレイ、前記読出部および前記電圧供給部は、半導体基板に配置され、
    前記読出部は、複数の回路ブロックを含み、前記複数の回路ブロックのそれぞれの少なくとも一部分は、前記半導体基板において互いに電気的に分離された複数の領域にそれぞれ配置され、
    前記電圧供給部は、前記複数の回路ブロックのうちの一部の回路ブロックでラッチアップが発生した場合に、前記複数の領域のうち当該一部の回路ブロックの少なくとも一部分が配置された領域に対する電源電圧の供給を遮断し、その後に当該一部の回路ブロックの少なくとも一部分が配置された領域に対する電源電圧の供給を行い、
    前記電圧供給部は、当該一部の回路ブロックの少なくとも一部分が配置された領域に対する電源電圧の供給を遮断している間に、前記複数の領域のうちラッチアップが発生していない回路ブロックの少なくとも一部分が配置された領域に対して電源電圧を供給し、
    前記複数の領域のそれぞれは、互いに電気的に分離されたｎ型のウェルを含み、
    前記電圧供給部は、接地電圧を前記ウェルに供給することで、ラッチアップが発生した前記一部の回路ブロックの少なくとも一部分が配置された領域に対する電源電圧の供給を遮断し、
    前記電圧供給部が前記ウェルに供給する電源電圧は、前記接地電圧より高い電圧である、
    ことを特徴とする固体撮像装置。
11. 複数の画素を有する画素アレイと、前記画素アレイから信号を読み出す読出部と、電圧供給部とを備える固体撮像装置であって、
    前記画素アレイ、前記読出部および前記電圧供給部は、半導体基板に配置され、
    前記読出部は、複数の回路ブロックを含み、前記複数の回路ブロックのそれぞれの少なくとも一部分は、前記半導体基板において互いに電気的に分離された複数の領域にそれぞれ配置され、
    前記電圧供給部は、前記複数の回路ブロックのうちの一部の回路ブロックでラッチアップが発生した場合に、前記複数の領域のうち当該一部の回路ブロックの少なくとも一部分が配置された領域に対する電源電圧の供給を遮断し、その後に当該一部の回路ブロックの少なくとも一部分が配置された領域に対する電源電圧の供給を行い、
    前記電圧供給部は、当該一部の回路ブロックの少なくとも一部分が配置された領域に対する電源電圧の供給を遮断している間に、前記複数の領域のうちラッチアップが発生していない回路ブロックの少なくとも一部分が配置された領域に対して電源電圧を供給し、
    前記複数の領域のそれぞれは、互いに電気的に分離されたｐ型のウェルを含み、
    前記電圧供給部が前記ウェルに供給する電源電圧は、接地電圧であり、
    前記電圧供給部は、前記接地電圧より高い電圧を前記ウェルに供給することで、ラッチアップが発生した前記一部の回路ブロックの少なくとも一部分が配置された領域に対する電源電圧の供給を遮断する、
    ことを特徴とする固体撮像装置。
12. 前記複数の領域のそれぞれは、ｎ型ウェルを含み、前記ｎ型ウェルの中にｐ型ウェルが配置され、
    前記電圧供給部は、前記複数の回路ブロックのうちラッチアップが発生していない回路ブロックが配置された前記領域の前記ｎ型ウェルおよび当該ｎ型ウェルに形成されたＰＭＯＳトランジスタのソースに対して電源電圧を供給し、前記複数の回路ブロックのうちラッチアップが発生した回路ブロックが配置された前記領域のｎ型ウェルおよび当該ｎ型ウェルに形成されたＰＭＯＳトランジスタのソースに対して、ラッチアップを停止させるための電圧を供給する、
    ことを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像装置。
13. 複数の画素を有する画素アレイと、前記画素アレイから信号を読み出す読出部と、電圧供給部とを備える固体撮像装置であって、
    前記画素アレイ、前記読出部および前記電圧供給部は、半導体基板に配置され、
    前記読出部は、複数の回路ブロックを含み、前記複数の回路ブロックのそれぞれの少なくとも一部分は、前記半導体基板において互いに電気的に分離された複数の領域にそれぞれ配置され、
    前記電圧供給部は、前記複数の回路ブロックのうちの一部の回路ブロックでラッチアップが発生した場合に、前記複数の領域のうち当該一部の回路ブロックの少なくとも一部分が配置された領域に対する電源電圧の供給を遮断し、その後に当該一部の回路ブロックの少なくとも一部分が配置された領域に対する電源電圧の供給を行い、
    前記電圧供給部は、当該一部の回路ブロックの少なくとも一部分が配置された領域に対する電源電圧の供給を遮断している間に、前記複数の領域のうちラッチアップが発生していない回路ブロックの少なくとも一部分が配置された領域に対して電源電圧を供給し、
    前記複数の領域のそれぞれは、ｎ型ウェルを含み、前記ｎ型ウェルの中にｐ型ウェルが配置され、
    前記電圧供給部は、前記複数の回路ブロックのうちラッチアップが発生していない回路ブロックが配置された前記領域の前記ｎ型ウェルおよび当該ｎ型ウェルに形成されたＰＭＯＳトランジスタのソースに対して電源電圧を供給し、前記複数の回路ブロックのうちラッチアップが発生した回路ブロックが配置された前記領域のｎ型ウェルおよび当該ｎ型ウェルに形成されたＰＭＯＳトランジスタのソースに対して、ラッチアップを停止させるための電圧を供給する、
    ことを特徴とする固体撮像装置。
14. 前記ラッチアップを停止させるための電圧は、前記複数の領域のそれぞれの前記ｐ型ウェルに供給される電圧である、
    ことを特徴とする請求項１２又は１３に記載の固体撮像装置。
15. 前記ラッチアップを停止させるための電圧は、接地電圧である、
    ことを特徴とする請求項１２又は１３に記載の固体撮像装置。
16. 前記電圧供給部は、前記複数の回路ブロックがそれぞれ配置された前記複数の領域とは異なる領域に配置されている、
    ことを特徴とする請求項１乃至１５のいずれか１項に記載の固体撮像装置。
17. 前記電圧供給部は、タイマー部を含み、ラッチアップが発生した前記回路ブロックの少なくとも一部分が配置された前記領域に対する電源電圧の供給を一時的に遮断した後に前記タイマー部の出力に基づいて電源電圧の供給を再開する、
    ことを特徴とする請求項１乃至１６のいずれか１項に記載の固体撮像装置。
18. 前記タイマー部は、前記複数の回路ブロックと同数のタイマーを含む、
    ことを特徴とする請求項１７に記載の固体撮像装置。
19. 前記タイマー部は、前記複数の回路ブロックの数よりも少ない数のタイマーを含み、
    前記電圧供給部は、ラッチアップが発生した前記回路ブロックに対して前記タイマーを割り当て、当該割り当てられたタイマーの出力に基づいて、ラッチアップが発生した前記回路ブロックの少なくとも一部分が配置された前記領域に対する電源電圧の供給を再開する、
    ことを特徴とする請求項１７に記載の固体撮像装置。
20. 前記複数の回路ブロックのそれぞれがＡＤ変換器を含む、
    ことを特徴とする請求項１乃至１９のいずれか１項に記載の固体撮像装置。
21. 複数の画素を有する画素アレイと、前記画素アレイから信号を読み出す読出部と、電圧供給部とを備える固体撮像装置であって、
    前記画素アレイ、前記読出部および前記電圧供給部は、半導体基板に配置され、前記半導体基板は、互いに異なる第１領域および第２領域を含み、前記複数の画素のそれぞれは、前記第１領域に配置された光電変換素子を含み、
    前記読出部は、前記第２領域において互いに電気的に分離された複数の領域に分かれて配置された複数の回路ブロックを含み、
    前記電圧供給部は、前記複数の回路ブロックのうちの一部の回路ブロックでラッチアップが発生した場合に、前記複数の領域のうち当該一部の回路ブロックが配置された領域に対する電源電圧の供給を遮断し、その後に当該一部の回路ブロックの配置された領域に対する電源電圧の供給を行い、
    前記電圧供給部は、当該一部の回路ブロックが配置された領域に対する電源電圧の供給を遮断している間に、前記複数の領域のうちラッチアップが発生していない回路ブロックが配置された領域に対して電源電圧を供給する、
    ことを特徴とする固体撮像装置。
22. 請求項１乃至２１のいずれか１項に記載の固体撮像装置と、
    前記固体撮像装置から出力される信号を処理する処理部と、
    を備えることを特徴とするカメラ。