CN117889963A - 驱动模组和红外探测器 - Google Patents

Abstract

本公开提供了一种驱动模组和红外探测器，驱动模组包括：栅极驱动电路，包括：多个级联的移位寄存器；与移位寄存器一一对应的多个与门电路，与门电路的第一输入端与对应移位寄存器的驱动信号输出端相连，第一输出端与对应的栅线相连；二极管，包括正极和负极，正极与模拟电源端相连；电压选择器，第二输出端与与门电路的第二输入端相连，第三输出端与与门电路的第一供电端相连，配置为在第三输入端所输入电压大于或等于第四输入端所输入电压时通过第二输出端输出有效电平电压且通过第三输出端输出第三输入端处电压，以及在第三输入端所输入电压小于第四输入端所输入电压时通过第二输出端输出非有效电平电压且通过第三输出端输出第四输入端处电压。

Description

驱动模组和红外探测器

技术领域

本公开涉及红外成像技术领域，特别涉及一种驱动模组和红外探测器。

背景技术

在红外热成像领域，非制冷红外探测器由于不需要额外的制冷设备，具有体积小、质量轻的优点，因此广泛应用于各用于治安、消防及环境监测等领域。目前，高端的非制冷红外探测器采用大面阵列排布像元单元(也称为像元)的设计方式。具体地，在非制冷红外探测器的探测区内设置有多条栅线(也称为行扫描线)和多条信号读取线，位于同一行的多个像元共用同一条栅线，位于同一列的多个像元共用同一条信号读取线。

像元阵列采用逐行扫描的方式进行驱动，即通过栅极驱动电路逐行对各条栅线依次提供有效的栅极驱动信号，对应行像元会处于工作状态并根据收到的红外光产生对应的电压信号，信号读取线读取处于工作状态的像元所输出的电压信号(即，逐行读取电压信号)。

在实际应用中发现，在系统异常掉电或因振动或焊接异常等因素，导致栅极驱动电路出现持续对某一条或几条栅线提供有效的栅极驱动信号，对应的一行或几行像元会长时间处于工作状态，在长时间处于工作状态的像元内会因偏置电流长时间存在而导致升温异常，对应像元存在极大被烧坏的风险，造成不可逆转的损失。

发明内容

本公开旨在至少解决现有技术中存在的技术问题之一，提出了一种驱动模组和红外探测器。

第一方面，本公开提供了一种驱动模组，包括：

栅极驱动电路，与工作电压供给端相连，包括：多个级联的移位寄存器，每个所述移位寄存器具有对应的驱动信号输出端；

与所述移位寄存器一一对应的多个与门电路，所述与门电路具有第一输入端、第二输入端、第一供电端、第一输出端，所述第一输入端与对应所述移位寄存器的驱动信号输出端相连，所述第一输出端与对应的栅线相连；

二极管，包括正极和负极，所述正极与模拟电源端相连；

电压选择器，具有第三输入端、第四输入端、第二输出端和第三输出端，所述第三输入端与所述正极相连，所述第四输入端与所述负极相连，所述第二输出端与所述第二输入端相连，所述第三输出端与所述第一供电端相连，配置为在所述第三输入端所输入电压大于或等于所述第四输入端所输入电压时通过所述第二输出端输出有效电平电压且通过第三输出端输出所述第三输入端处电压，以及在所述第三输入端所输入电压小于所述第四输入端所输入电压时通过所述第二输出端输出非有效电平电压且通过第三输出端输出所述第四输入端处电压。

在一些实施例中，所述电压选择器内部配置有第一节点、第二节点和电压输出控制节点；

所述电压选择器包括：

第一级处理电路，与所述第三输入端、所述第四输入端、所述第一节点、所述第二节点连接，配置为在所述第三输入端所输入电压大于或等于所述第四输入端所输入电压时向所述第一节点写入第一电压以及向第二节点写入第二电压且所述第一电压大于所述第二电压，以及在所述第三输入端所输入电压小于所述第四输入端所输入电压时向所述第一节点写入第三电压以及向所述第二节点写入第四电压且所述第三电压大于所述第四电压；

第二级处理电路，与所述第一节点、所述第二节点、所述第二输出端、所述电压输出控制节点连接，配置为在所述第一节点处电压小于或等于所述第二节点处电压时通过所述第二输出端输出有效电平电压以及向所述电压输出控制节点写入非有效电平电压，以及在所述第一节点处电压大于所述第二节点处电压时通过所述第二输出端输出非有效电平电压以及向所述电压输出控制节点写入有效电平电压；

电压选择输出电路，与所述第二输出端、所述电压输出控制节点、所述第三输出端连接，配置为在所述第二输出端提供有效电平电压且所述电压输出控制节点提供非有效电平电压时通过所述第三输出端输出所述第三输入端处电压，以及在所述第二输出端提供非有效电平电压且所述电压输出控制节点提供有效电平电压时通过所述第三输出端输出所述第四输入端处电压。

在一些实施例中，所述第一级处理电路包括：

第一电阻，所述第一电阻的第一端与低电平电压端相连；

第一N型晶体管，所述第一N型晶体管的控制极与所述第四输入端相连，所述第一N型晶体管的第一极与所述第一电阻的第二端相连，所述第一N型晶体管的第二极与所述第一节点相连；

第二N型晶体管，所述第二N型晶体管的控制极与所述第三输入端相连，所述第二N型晶体管的第一极与所述第一电阻的第二端相连，所述第二N型晶体管的第二极与所述第二节点相连；

第一P型晶体管，所述第一P型晶体管的控制极和第一极均与所述第一节点相连，所述第一P型晶体管的第二极与所述第四输入端相连；

第二P型晶体管，所述第二P型晶体管的控制极和第一极均与所述第二节点相连，所述第二P型晶体管的第二极与所述第三输入端相连；

第五P型晶体管，所述第五P型晶体管的控制极与所述第一节点相连，所述第五P型晶体管的第一极与所述第二节点相连，所述第五P型晶体管的第二极与所述第四输入端相连；

第六P型晶体管，所述第六P型晶体管的控制极与所述第二节点相连，所述第六P型晶体管的第一极与所述第一节点相连，所述第六P型晶体管的第二极与所述第三输入端相连；

所述第五P型晶体管的沟道宽长比大于所述第一P型晶体管的沟道宽长比，所述第六P型晶体管的沟道宽长比大于所述第二P型晶体管的沟道宽长比。

在一些实施例中，所述第二级处理电路包括：

第三P型晶体管，所述第三P型晶体管的控制极与所述第一节点相连，所述第三P型晶体管的第二极与所述第四输入端相连；

第四P型晶体管，所述第四P型晶体管的控制极与所述第二节点相连，所述第四P型晶体管的第一极与所述第二输出端相连，所述第四P型晶体管的第二极与所述第三输入端相连；

第三N型晶体管，所述第三N型晶体管的控制极与所述第三N型晶体管的第二极相连，所述第三N型晶体管的第一极与低电平电压端相连，所述第三N型晶体管的第二极与所述第三P型晶体管的第一极相连；

第四N型晶体管，所述第四N型晶体管的控制极与所述第三N型晶体管的控制极相连，所述第四N型晶体管的第一极与低电平电压端相连，所述第四N型晶体管的第二极与所述第二输出端相连；

第七P型晶体管，所述第七P型晶体管的控制极与所述第二节点相连，所述第七P型晶体管的第二极与所述第三输入端相连；

第八P型晶体管，所述第八P型晶体管的控制极与所述第一节点相连，所述第八P型晶体管的第一极与电压输出控制节点相连，所述第八P型晶体管的第二极与所述第四输入端相连；

第五N型晶体管，所述第五N型晶体管的控制极与所述第五N型晶体管的第二极相连，所述第五N型晶体管的第一极与低电平电压端相连，所述第五N型晶体管的第二极与所述第七P型晶体管的第一极相连；

第六N型晶体管，所述第六N型晶体管的控制极与所述第五N型晶体管的控制极相连，所述第六N型晶体管的第一极与低电平电压端相连，所述第六N型晶体管的第二极与所述电压输出控制节点相连。

在一些实施例中，所述电压选择输出电路包括：

第九P型晶体管，所述第九P型晶体管的控制极与电压输出控制节点相连，所述第九P型晶体管的第一极与所述第三输出端相连，所述第九P型晶体管的第二极与所述第三输入端相连；

第十P型晶体管，所述第十P型晶体管的控制极与所述第二输出端相连，所述第十P型晶体管的第一极与所述第三输出端相连，所述第九P型晶体管的第二极与所述第四输入端相连。

在一些实施例中，所述负极处配置有第一电容，所述第一电容的第一端接地，所述第一电容的第二端与所述负极相连；

和/或，所述第三输出端处配置有第二电容，所述第二电容的第一端接地，所述第二电容的第二端与所述第三输出端相连。

在一些实施例中，驱动模组还包括：

与所述与门电路一一对应的多个下拉电阻，所述下拉电阻的第一端接地，所述下拉电阻的第二端与所述第一输入端连接。

在一些实施例中，驱动模组还包括：与所述与门电路一一对应的多个缓冲器，所述第一输出端通过对应的缓冲器与对应的栅线相连；

所述缓冲器具有用于给所述缓冲器进行供电的第一供电输入端，所述第一供电输入端与所述第三输出端连接。

在一些实施例中，驱动模组还包括：时序控制器和看门狗电路；

所述时序控制器与所述第二输出端、所述看门狗电路连接，配置为在所述第二输出端输出有效电平电压时向所述看门狗电路提供正常喂狗信号，以及在所述第二输出端输出非有效电平电压时向所述看门狗电路输出告警信号；

所述看门狗电路与所述栅极驱动电路所配置的复位信号线连接，配置为响应于所述正常喂狗信号的控制向所述复位信号线提供非有效电平电压，以及还配置为响应于所述告警信号的控制向所述复位信号线提供有效电平电压，以控制所述栅极驱动电路进行全局复位；

所述看门狗电路具有用于给所述看门狗电路进行供电的第二供电输入端，所述第二供电输入端与所述模拟电源端或所述第三输出端连接。

第二方面，本公开还提供了一种红外探测器，包括：如第一方面中提供的所述驱动模组。

本公开的技术方案可在模拟电源端异常掉电时仍能够有效控制输出给栅线的电压为非有效电平电压，以避免对应像元长时间处于工作状态，进而能够避免像元因长时间工作而出现过热烧坏的现象。

附图说明

图1为本公开所涉及红外探测器中像元阵列的一种电路结构示意图。

图2为本公开中栅极驱动电路的一种电路结构示意图。

图3为本公开中像元的一种电路结构示意图。

图4为本公开实施例提供的驱动模组的一种电路结构示意图。

图5为本公开实施例中电压选择器的一种电路结构示意图。

图6和图7为图5所示电压选择器的两种仿真结果示意图。

图8为本公开实施例提供的驱动模组的另一种电路结构示意图。

图9和图10为本公开实施例提供的驱动模组的另两种电路结构示意图。

图11为本公开实施例中看门狗电路的一种电路结构示意图。

图12为本公开实施例提供的红外探测器的一种结构示意图。

具体实施方式

为使本领域技术人员更好地理解本公开的技术方案，下面结合附图和具体实施方式对本公开作进一步详细描述。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述目标的绝对位置改变后，则该相对位置关系也可能相应地改变。

在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分并没有都按比例绘制。此外，在图中可能未示出某些公知的部分。

在下文中描述了本公开的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。

在本公开实施例中所采用的晶体管可以为薄膜晶体管或场效应管或其他具有相同、类似特性的器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。

这里，仅仅是为了区分晶体管除控制极(即栅极)之外的两极，而将其中一极称为漏极，另一极称为源极。本公开实施例中采用的薄膜晶体管可以为N型晶体管，也可以为P型晶体管。在本公开实施例中，当采用N型薄膜晶体管时，其第一极可以是源极，第二极可以是漏极。本公开中的“有效电平”是指能够控制像元内控制极与栅线相连的晶体管导通的电平，本公开中的“非有效电平”是指能够控制相应晶体管截止的电平。对于N型晶体管而言，有效电平为高电平，非有效电平为低电平；对于P型晶体管而言，有效电平为低电平，非有效电平为高电平。在以下实施例中，以薄膜晶体管为N型晶体管为例进行的说明，即控制极的信号是高电平时，薄膜晶体管导通；可以想到，当采用P型晶体管时，需要相应调整驱动信号的时序变化。具体细节不在此赘述，但也应该在本公开的保护范围内。

图1为本公开所涉及红外探测器中像元阵列的一种电路结构示意图。图2为本公开中栅极驱动电路的一种电路结构示意图。如图1和图2所示，该像元Pix阵列包括M行N列共计M*N个像元Pix，像元Pix阵列配置有M条栅线Gate和N条Read Line，位于同一行的N个像元Pix连接同一条栅线Gate，位于同一列的M个像元Pix连接同一条Read Line；栅线Gate连接至栅极驱动电路1；Read Line与偏置及读出电路10连接，偏置及读出电路10主要包含两个部分：1)偏置电流供给电路部分，用于根据偏置电源端所提供的偏置电压Vbias向信号驱动线提供偏置电流Ibias；2)信号读出部分，用于读取对应像元Pix所输出的电压信号。

参见图2所示，栅极驱动电路1(也称为行选译码电路)包括有与栅线Gate一一对应的多个级联的移位寄存器SR，每个移位寄存器SR具有对应的级联信号输入端INPUT、复位信号输入端RST、时钟信号输入端CLK和驱动信号输出端OUTPUT，第一级移位寄存器SR的级联信号输入端INPUT与帧垂直同步信号线VSYNC连接，除第一级移位寄存器SR之外的其他任意一级移位寄存器SR的级联信号输入端INPUT均与自身上一级移位寄存器SR的信号输出端OUTPUT连接，各复位信号输入端RST均与复位信号线ROW_RESET线连接，各时钟信号输入端CLK均与对应的时钟信号线ROW_CLK(附图中仅示例性画出了栅极驱动电路1配置有1条时钟信号线的情况，在实际应用中栅极驱动电路1还可以配置2条或多条时钟信号线，不同的移位寄存器SR的时钟信号输入端CLK可以连接不同的时钟信号线，本公开对此不作限定)相连。移位寄存器SR的具体电路结构为本领域中的常规技术，此处不作赘述。

每个移位寄存器SR通过级联信号输入端INPUT接收到有效电平信号后，可以通过驱动信号输出端OUTPUT输出有效电平信号并自行复位(以像元内的晶体管为N型晶体管为例，有效电平信号为高电平信号)；多个级联的移位寄存器SR能够依次输出处于有效电平状态的栅极驱动信号，即多条栅线Gate依次加载有效的栅极驱动信号，以对像元Pix进行逐行驱动。当复位信号线ROW_RESET提供有效电平信号后，全部移位寄存器SR的复位信号输入端RST接收到有效电平信号，全部移位寄存器SR的驱动信号输出端OUTPUT输出非有效电平信号(以像元内的晶体管为N型晶体管为例，有效电平信号为低电平信号)，实现全局复位。

其中，时序控制器2(TCON)与复位信号线ROW_RESET、时钟信号线ROW_CLK、帧垂直同步信号线VSYNC连接，以向这些信号线输出对应的信号，从而控制整个栅极驱动电路1的工作。

图3为本公开中像元的一种电路结构示意图。如图3所示，作为一种可选实施方案，像元Pix包括感光元件PS和2个晶体管(M1、M2)；以该两个晶体管为N型晶体管为例，当栅线Gate中提供高电平的栅极驱动信号时，该两个晶体管处于导通状态，感光元件PS的两端分别与地端和对应的Read Line电连接，以向对应的Read Line输出电压信号。

需要说明的是，像元Pix采用图2中所示电路结构的情况，仅为本公开中的一种可选实施方案，其不会对本公开的技术方案产生限制。在本公开中，还可以采用电路结构来实现像元Pix，此处不作赘述。

本公开中的感光元件PS包括：红外吸收功能层和敏感元件层，其中红外吸收功能层可将接收到的红外光转换成热能，引起敏感元件层温度的上升，敏感元件层的某个物理参数随之发生变化，再通过所设计的某种转换机制转换为电信号，以实现对物体的探测。作为一个示例，敏感元件层为热敏电阻层，其阻值会因温升发生相应的变化，对应信号读取芯片通过Read Line所读取到的电压信号也相应变化。

对于单行的像元Pix，有电流偏置的周期被称为行选周期，在该周期内，除了外部红外辐射造成的温升外，偏置电流同样会产生温升，由于这部分的温升是由其自身的偏置电流引起，因此该现象被称为自热现象。像元Pix在设计时为了避免受到衬底或像元Pix之间的热量传递的影响探测效果，一般设计成热隔离的形式。像元Pix在产生自热后，热量并不能快速传递出去，如果自热时间过长，像元Pix会因过热而烧坏，进而造成探测器的永久损坏。

在不考虑行消隐的情况下，行选周期的时间可以粗略由1/(帧频*行数)的来确定，比如对于一个1280×1024分辨率，帧频25Hz的阵列，行选周期时间大约为39us，这意味着单行像元偏置的时间为39us，随后需要等待一帧时间，约为40ms后再次有偏置电流流过同一行像元。在此条件下，由偏置电流产生的自热热量，由于持续时间短(39us)，冷却时间长(39.96ms)，不足以损坏像元结构。但是当探测器异常工作时，行选时间有可能远远超过行选周期，这时候就会出现像元因偏置电流时间过长而烧坏的情况，这通常会发生在电路在上电或掉电时，行选状态不确定，或内置的电路逻辑因受到干扰而进入死锁状态等异常的情况下。又因为红外探测器一般采用整行读取方式操作，整行像元Pix的工作方式相同，因此长时间的自热而导致的失效像元Pix在成像上会表现出一行无法消除的黑线，一般称之为“死线”，该过程不可逆转。

参见图1所示，栅极驱动电路1采用模拟电源端(提供模拟电压AVDD)进行供电，时序控制器2采用模拟电源端(提供模拟电压AVDD)和数字电源端(提供模拟电压DVDD)同时供电，偏置及读出电路10采用偏置电源端(提供偏置电压Vbias)进行供电，由此可见红外探测器中存在至少三种不同的电源端口。

为了防止因偏置电流时间过长而烧坏像元的情况发生，相关技术所涉及红外探测器在控制系统上设计出严格的上电顺序，保证给时序控制器2、栅极驱动电路1供电的模拟电源端和数字电源端先上电，而给偏置及读出电路10供电的偏置电源端最后上电，防止上电期间系统状态的不确定。

通过研究发现，虽然控制系统可以有效控制上电的先后顺序，但在系统异常掉电或因振动或焊接异常导致的接触不良时，很难保证系统内电源端的掉电顺序。如果Vbias首先掉电，即使像元开关常通，由于Vbias掉电而失去偏置电流，此时像元没有偏置电流，也不会因自热而烧坏；但当Vbias未掉电，而AVDD首先掉电时，栅极驱动电路1可能保持在某一行或几行的选中状态而持续输出有效电平信号，此时对应的一行或几行像元会长时间处于工作状态，在长时间处于工作状态的像元内会因偏置电流长时间存在而导致升温异常，对应像元存在极大被烧坏的风险，造成不可逆转的损失。

为有效改善、甚至完全解决相关技术中存在的前述至少之一的技术问题，本公开提供了一种驱动模组和包括该驱动模组的红外探测器。

图4为本公开实施例提供的驱动模组的一种电路结构示意图。如图4所示，该驱动模组包括：栅极驱动电路1、多个与门电路4、二极管D1和电压选择器3。

栅极驱动电路1与工作电压供给端相连，栅极驱动电路1包括：多个级联的移位寄存器SR，每个移位寄存器SR具有对应的驱动信号输出端。

与门电路4与移位寄存器SR一一对应，与门电路4具有第一输入端IN1、第二输入端IN2、第一供电端G1、第一输出端OUT1，第一输入端IN1与对应移位寄存器SR的驱动信号输出端相连，第一输出端OUT1与对应的栅线Gate相连。

二极管D1包括正极和负极，正极与模拟电源端相连。

电压选择器3，具有第三输入端IN3、第四输入端NI4、第二输出端OUT2和第三输出端OUT3，第三输入端IN3与正极相连，第四输入端NI4与负极相连，第二输出端OUT2与第二输入端IN2相连，第三输出端OUT3与第一供电端G1相连，配置为在第三输入端IN3所输入电压大于或等于第四输入端NI4所输入电压时通过第二输出端OUT2输出有效电平电压且通过第三输出端OUT3输出第三输入端IN3处电压，以及在第三输入端IN3所输入电压小于第四输入端NI4所输入电压时通过第二输出端OUT2输出非有效电平电压且通过第三输出端OUT3输出第四输入端NI4处电压。

需要说明的是，栅极驱动电路1所连接的工作电压供给端用于为栅极驱动电路1提供工作电压，以保证栅极驱动电路1的工作。在一些实施例中，工作电压供给端为模拟电源端(图4中所示，提供AVDD电压)或电压选择器3的第三输出端OUT3(见后面实施例)。

另外，附图中仅示例性画出栅极驱动电路1内的一个移位寄存器SR以及该移位寄存器SR对应的一个与门电路4。

模拟电源端提供模拟电源电压AVDD，在通过二极管D1后由于二极管D1的阻抗会形成压降，此时二极管D1的正极处电压为AVDD，负极处电压为AVDDX，且在正常情况下AVDD＞AVDDX，二极管D1所产生的压降可根据实际需要进行预先设计和调整；一般地，二极管D1压降在0.7V左右。需要说明的是，当AVDD因系统异常或因振动或焊接异常等因素而导致掉电时，由于二极管D1具有单向导通特性，故负极处电压AVDDX不会产生明显下降。为方便描述将AVDD≥AVDDX的情况称为模拟电源端正常供电，将AVDD＜AVDDX的情况称为模拟电源端异常掉电。

在模拟电源端正常供电时(AVDD≥AVDDX)，电压选择器3的第二输出端OUT2输出有效电平电压给与门电路4的第二输入端IN2，电压选择器3的第三输出端OUT3输出电压AVDD给与门电路4的第一供电端G1。此时，对于与门电路4而言，若对应移位寄存器SR输出有效电平电压(用“1”表示)，则与门电路4的第一输入端IN1输入有效电平电压，与门电路4的第一输出端OUT1会向对应的栅线Gate输出有效电平电压(用“1”表示)，以对对应栅线Gate进行正常驱动；若对应移位寄存器SR输出非有效电平电压(用“0”表示)，则与门电路4的第一输入端IN1输入非有效电平电压，与门电路4的第一输出端OUT1会向对应的栅线Gate输出非有效电平电压(用“0”表示)，对应栅线Gate未被驱动。

在模拟电源端异常掉电时(AVDD＜AVDDX)，电压选择器3的第二输出端OUT2输出非有效电平电压给与门电路4的第二输入端IN2，电压选择器3的第三输出端OUT3输出电压AVDDX给与门电路4的第一供电端G1。此时，对于与门电路4而言，无论对应移位寄存器SR输出有效电平电压(用“1”表示)，还是输出非有效电平电压(用“0”表示)，与门电路4的第一输出端OUT1均会向对应的栅线Gate输出非有效电平电压(用“0”表示)，对应栅线Gate未被驱动。

基于上述内容可见，本公开的技术方案可在模拟电源端异常掉电时仍能够有效控制输出给栅线Gate的电压为非有效电平电压，以避免对应像元长时间处于工作状态，进而能够避免像元因长时间工作而出现过热烧坏的现象。

图5为本公开实施例中电压选择器的一种电路结构示意图。如图5所示，在一些实施例中，电压选择器3内部配置有第一节点A、第二节点B和电压输出控制节点E。电压选择器3包括：第一级处理电路301、第二级处理电路302和电压选择输出电路303。

其中，第一级处理电路301与第三输入端IN3、第四输入端NI4、第一节点A、第二节点B连接，配置为在第三输入端IN3所输入电压大于或等于第四输入端NI4所输入电压时向第一节点A写入第一电压以及向第二节点B写入第二电压且第一电压大于第二电压，以及在第三输入端IN3所输入电压小于第四输入端NI4所输入电压时向第一节点A写入第三电压以及向第二节点B写入第四电压且第三电压大于第四电压。

第二级处理电路302与第一节点A、第二节点B、第二输出端OUT2、电压输出控制节点E连接，配置为在第一节点A处电压小于或等于第二节点B处电压时通过第二输出端OUT2输出有效电平电压以及向电压输出控制节点E写入非有效电平电压，以及在第一节点A处电压大于第二节点B处电压时通过第二输出端OUT2输出非有效电平电压以及向电压输出控制节点E写入有效电平电压。

电压选择输出电路303与第二输出端OUT2、电压输出控制节点E、第三输出端OUT3连接，配置为在第二输出端OUT2提供有效电平电压且电压输出控制节点E提供非有效电平电压时通过第三输出端OUT3输出第三输入端IN3处电压，以及在第二输出端OUT2提供非有效电平电压且电压输出控制节点E提供有效电平电压时通过第三输出端OUT3输出第四输入端NI4处电压。

在一些实施例中，第一级处理电路301包括：第一电阻、第一N型晶体管MN1、第二N型晶体管MN2、第一P型晶体管MP1、第二P型晶体管MP2、第五P型晶体管MP5和第六P型晶体管MP6。

其中，第一电阻的第一端与低电平电压端(本公开中以低电平电压端为接地端为例进行描述)相连。

第一N型晶体管MN1的控制极与第四输入端NI4相连，第一N型晶体管MN1的第一极与第一电阻R1的第二端相连，第一N型晶体管的第二极与第一节点A相连。

第二N型晶体管MN2的控制极与第三输入端IN3相连，第二N型晶体管MN2的第一极与第一电阻R1的第二端相连，第二N型晶体管MN2的第二极与第二节点B相连。

第一P型晶体管MP1的控制极和第一极均与第一节点A相连，第一P型晶体管MP1的第二极与第四输入端NI4相连。

第二P型晶体管MP2的控制极和第一极均与第二节点B相连，第二P型晶体管MP2的第二极与第三输入端IN3相连。

第五P型晶体管MP5的控制极与第一节点A相连，第五P型晶体管MP5的第一极与第二节点B相连，第五P型晶体管MP5的第二极与第四输入端NI4相连。

第六P型晶体管MP6的控制极与第二节点B相连，第六P型晶体管MP6的第一极与第一节点A相连，第六P型晶体管MP6的第二极与第三输入端IN3相连。

第五P型晶体管MP5的沟道宽长比大于第一P型晶体管MP1的沟道宽长比，第六P型晶体管MP6的沟道宽长比大于第二P型晶体管MP2的沟道宽长比。在一些实施例中，第一P型晶体管MP1的尺寸与第二P型晶体管MP2的沟道尺寸相同(沟道宽度和长度均相同)，第五P型晶体管MP5的尺寸与第六P型晶体管MP6的沟道尺寸相同。

其中，第一P型晶体管MP1和第二P型晶体管MP2作为负载，第五P型晶体管MP5和第二P型晶体管MP2接成正反馈的形式，可提高第一级处理电路301的电平翻转速率。

在一些实施例中，第二级处理电路302包括：第三P型晶体管MP3、第四P型晶体管MP4、第三N型晶体管MN3、第四N型晶体管MN3、第七P型晶体管MP7、第八P型晶体管MP8、第五N型晶体管MN3和第六N型晶体管MN3。

其中，第三P型晶体管MP3的控制极与第一节点A相连，第三P型晶体管MP3的第二极与第四输入端NI4相连。

第四P型晶体管MP4的控制极与第二节点B相连，第四P型晶体管MP4的第一极与第二输出端OUT2相连，第四P型晶体管MP4的第二极与第三输入端IN3相连。

第三N型晶体管MN3的控制极与第三N型晶体管MN3的第二极相连，第三N型晶体管MN3的第一极与低电平电压端相连，第三N型晶体管MN3的第二极与第三P型晶体管MP3的第一极相连。

第四N型晶体管MN3的控制极与第三N型晶体管MN3的控制极相连，第四N型晶体管MN3的第一极与低电平电压端相连，第四N型晶体管MN3的第二极与第二输出端OUT2相连。

第七P型晶体管MP7的控制极与第二节点B相连，第七P型晶体管MP7的第二极与第三输入端IN3相连。

第八P型晶体管MP8的控制极与第一节点A相连，第八P型晶体管MP8的第一极与电压输出控制节点E相连，第八P型晶体管MP8的第二极与第四输入端NI4相连。

第五N型晶体管MN3的控制极与第五N型晶体管MN3的第二极相连，第五N型晶体管MN3的第一极与低电平电压端相连，第五N型晶体管MN3的第二极与第七P型晶体管MP7的第一极相连。

第六N型晶体管MN3的控制极与第五N型晶体管MN3的控制极相连，第六N型晶体管MN3的第一极与低电平电压端相连，第六N型晶体管MN3的第二极与电压输出控制节点E相连。

通过第三P型晶体管MP3、第四P型晶体管MP4、第三N型晶体管MN3和第四N型晶体管MN3能够对第二输出端OUT2处的电压进行控制，通过第七P型晶体管MP7、第八P型晶体管MP8、第五N型晶体管MN3和第六N型晶体管MN3能够对电压输出控制节点E处的电压进行控制。

在一些实施例中，电压选择输出电路303包括：第九P型晶体管MP9和第十P型晶体管MP10。

其中，第九P型晶体管MP9的控制极与电压输出控制节点E相连，第九P型晶体管MP9的第一极与第三输出端OUT3相连，第九P型晶体管MP9的第二极与第三输入端IN3相连。

第十P型晶体管MP10的控制极与第二输出端OUT2相连，第十P型晶体管MP10的第一极与第三输出端OUT3相连，第九P型晶体管MP9的第二极与第四输入端NI4相连。

图6和图7为图5所示电压选择器的两种仿真结果示意图。如图6和图7所示，图6中仿真了在初始情况下AVDDX大于AVDD的情况下随着AVDD逐渐增大时电压选择器3内部分节点以及第二输出端OUT2和第三输出端OUT3的电压变化情况；图7中仿真了在初始情况下AVDD大于AVDDX的情况下随着AVDD逐渐减小时电压选择器3内部分节点以及第二输出端OUT2和第三输出端OUT3的电压变化情况。

需要说明的是，图5中所示电压选择器3的具体电路结构仅为本公开中的一种可选实时方案，对于任意其他能够实现电压选择功能的电路均适用于本公开的技术方案。

图8为本公开实施例提供的驱动模组的另一种电路结构示意图。如图8所示，在一些实施例中，负极处配置有第一电容C1，第一电容C1的第一端接地，第一电容C1的第二端与负极相连。

在本公开实施例中，虽然二极管D1是单向导通器件，但是在二极管D1的负极处于浮接状态(floating)时，二极管D1的负极处电压会缓慢下降。在本公开中，通过在二极管D1的负极处配置第一电容C1，可以有效提升二极管D1的负极处的电压保持能力。

在一些实施例中，第三输出端OUT3处配置有第二电容C2，第二电容C2的第一端接地，第二电容C2的第二端与第三输出端OUT3相连。通过设置第二电容C2可以对第三输出端OUT3处的高频信号进行滤波处理，以提升第三输出端OUT3所输出电压的稳定性。

在一些实施例中，该驱动模组还包括：与与门电路4一一对应的多个下拉电阻RPD，下拉电阻RPD的第一端接地，下拉电阻RPD的第二端与第一输入端IN1连接。在本公开中，下拉电阻RPD可以为第一输入端IN1累的电荷提供泄放回路，使得在移位寄存器SR未进行输出而使得第一输入端IN1处于浮接状态时，保证第一输入端IN1处电压维持非有效电平状态；相应地，与门电路4的第一输出端OUT1维持输出非有效电平电压。

图9和图10为本公开实施例提供的驱动模组的另两种电路结构示意图。如图9和图10所示，图9所示驱动模组不但包括前面实施例中的结构，且还包括：与与门电路4一一对应的多个缓冲器BUFF，第一输出端OUT1通过对应的缓冲器BUFF与对应的栅线Gate相连。缓冲器BUFF具有用于给缓冲器BUFF进行供电的第一供电输入端，第一供电输入端与第三输出端OUT3连接。

在本公开实施例中，通过在与门电路4的第一输出端OUT1与对应栅线Gate之间设置缓冲器BUFF，可以有效提升第一输出端OUT1所输出电压的稳定性，有利于提升对栅线Gate的驱动效果。

在一些实施例中，驱动模组还包括：时序控制器2和看门狗电路5。

其中，时序控制器2与第二输出端OUT2、看门狗电路5连接，配置为在第二输出端OUT2输出有效电平电压时向看门狗电路5提供正常喂狗信号，以及在第二输出端OUT2输出非有效电平电压时向看门狗电路5输出告警信号。

看门狗电路5与栅极驱动电路1所配置的复位信号线连接，配置为响应于正常喂狗信号的控制向复位信号线提供非有效电平电压，以及还配置为响应于告警信号的控制向复位信号线提供有效电平电压，以控制栅极驱动电路1进行全局复位。

图11为本公开实施例中看门狗电路的一种电路结构示意图。如图11所示，该看门狗电路5包括：反向器I1、比较器I2、施密特触发器I3、电流源I4、电压源V1、第三电容C3、N型晶体管N1、P型晶体管P1。

在正常情况下，看门狗电路5的输入端IN所输入信号波形与行选信号相同(正常喂狗信号)，高电平持续时间较短，一般低于100us；输入信号高电平期间，电流源I4对第三电容C3进行充电，由于充电电流较小，在100us时间内，第三电容C3上的电压远远达不到1.2V,因此比较器I2一直输出低电平信号，经过施密特触发器I3整形后，看门狗电路5的输出端OUT输出高电平；而当电路时序出现异常时，如果输入信号高电平持续时间过长(告警信号)，相当于长时间选中某行，通过设计，例如当持续时间超过500us时，第三电容上的电压会达到1.2V，这时比较器I2反转输出高电平，OUT输出低电平，产生复位信号以保护电路。

需要说明的是，图11所示看门狗电路5的具体电路结构仅为本公开中的一种可选实施方案，其不会对本公开的技术方案产生限制。

看门狗电路5具有用于给看门狗电路5进行供电的第二供电输入端，第二供电输入端与模拟电源端(图9中所示)或第三输出端OUT3(图10中所示)连接。

在图10所示方案中，将看门狗电路5进行供电的第二供电输入端与第三输出端OUT3相连，可以在AVDD出现异常掉电时，通过第三输出端OUT3将仍处于正常水平的AVDDX电压提供给看门狗电路5，以保证看门狗电路5仍能够处于正常工作状态。

在一些实施例中，栅极驱动电路1所连接的工作电压供给端为模拟电源端(图9中所示)或电压选择器3的第三输出端OUT3(图10中所示)。

同理，在图10所示方案中，将电压选择器3的第三输出端OUT3作为栅极驱动电路1的工作电压供给端，可在AVDD出现异常掉电时，通过第三输出端OUT3将仍处于正常水平的AVDDX电压提供给栅极驱动电路1，以保证栅极驱动电路1处于正常工作状态。

需要说明的是，在实际应用中，时序控制器2还与栅极驱动电路1所配置的复位信号线、时钟信号线、帧垂直同步信号线连接以控制栅极驱动电路1的工作。具体控制过程为本领域的常规技术，此处不作赘述。

基于同一发明构思，本公开实施例还提供了一种红外探测器。图12为本公开实施例提供的红外探测器的一种结构示意图。如图12所示，该红外探测器包括：驱动模组11、多条栅线Gate、多条信号读取线Read Line和像元PIX阵列。其中，驱动模组11可采用前面实施例所提供的驱动模组。

对于驱动模组11、栅线Gate、信号读取线Read Line、像元PIX阵列的相关描述可参见前面实施例中的内容，此处不再赘述。

在一些实施例中，该红外探测器为非制冷红外探测器。

可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (10)

1.一种驱动模组，其特征在于，包括：

栅极驱动电路，与工作电压供给端相连，包括：多个级联的移位寄存器，每个所述移位寄存器具有对应的驱动信号输出端；

与所述移位寄存器一一对应的多个与门电路，所述与门电路具有第一输入端、第二输入端、第一供电端、第一输出端，所述第一输入端与对应所述移位寄存器的驱动信号输出端相连，所述第一输出端与对应的栅线相连；

二极管，包括正极和负极，所述正极与模拟电源端相连；

电压选择器，具有第三输入端、第四输入端、第二输出端和第三输出端，所述第三输入端与所述正极相连，所述第四输入端与所述负极相连，所述第二输出端与所述第二输入端相连，所述第三输出端与所述第一供电端相连，配置为在所述第三输入端所输入电压大于或等于所述第四输入端所输入电压时通过所述第二输出端输出有效电平电压且通过第三输出端输出所述第三输入端处电压，以及在所述第三输入端所输入电压小于所述第四输入端所输入电压时通过所述第二输出端输出非有效电平电压且通过第三输出端输出所述第四输入端处电压。

2.根据权利要求1所述的驱动模组，其特征在于，所述电压选择器内部配置有第一节点、第二节点和电压输出控制节点；

所述电压选择器包括：

第一级处理电路，与所述第三输入端、所述第四输入端、所述第一节点、所述第二节点连接，配置为在所述第三输入端所输入电压大于或等于所述第四输入端所输入电压时向所述第一节点写入第一电压以及向第二节点写入第二电压且所述第一电压大于所述第二电压，以及在所述第三输入端所输入电压小于所述第四输入端所输入电压时向所述第一节点写入第三电压以及向所述第二节点写入第四电压且所述第三电压大于所述第四电压；

第二级处理电路，与所述第一节点、所述第二节点、所述第二输出端、所述电压输出控制节点连接，配置为在所述第一节点处电压小于或等于所述第二节点处电压时通过所述第二输出端输出有效电平电压以及向所述电压输出控制节点写入非有效电平电压，以及在所述第一节点处电压大于所述第二节点处电压时通过所述第二输出端输出非有效电平电压以及向所述电压输出控制节点写入有效电平电压；

电压选择输出电路，与所述第二输出端、所述电压输出控制节点、所述第三输出端连接，配置为在所述第二输出端提供有效电平电压且所述电压输出控制节点提供非有效电平电压时通过所述第三输出端输出所述第三输入端处电压，以及在所述第二输出端提供非有效电平电压且所述电压输出控制节点提供有效电平电压时通过所述第三输出端输出所述第四输入端处电压。

3.根据权利要求2所述的驱动模组，其特征在于，所述第一级处理电路包括：

第一电阻，所述第一电阻的第一端与低电平电压端相连；

第一N型晶体管，所述第一N型晶体管的控制极与所述第四输入端相连，所述第一N型晶体管的第一极与所述第一电阻的第二端相连，所述第一N型晶体管的第二极与所述第一节点相连；

第二N型晶体管，所述第二N型晶体管的控制极与所述第三输入端相连，所述第二N型晶体管的第一极与所述第一电阻的第二端相连，所述第二N型晶体管的第二极与所述第二节点相连；

第一P型晶体管，所述第一P型晶体管的控制极和第一极均与所述第一节点相连，所述第一P型晶体管的第二极与所述第四输入端相连；

第二P型晶体管，所述第二P型晶体管的控制极和第一极均与所述第二节点相连，所述第二P型晶体管的第二极与所述第三输入端相连；

第五P型晶体管，所述第五P型晶体管的控制极与所述第一节点相连，所述第五P型晶体管的第一极与所述第二节点相连，所述第五P型晶体管的第二极与所述第四输入端相连；

第六P型晶体管，所述第六P型晶体管的控制极与所述第二节点相连，所述第六P型晶体管的第一极与所述第一节点相连，所述第六P型晶体管的第二极与所述第三输入端相连；

所述第五P型晶体管的沟道宽长比大于所述第一P型晶体管的沟道宽长比，所述第六P型晶体管的沟道宽长比大于所述第二P型晶体管的沟道宽长比。

4.根据权利要求2所述的驱动模组，其特征在于，所述第二级处理电路包括：

第三P型晶体管，所述第三P型晶体管的控制极与所述第一节点相连，所述第三P型晶体管的第二极与所述第四输入端相连；

第四P型晶体管，所述第四P型晶体管的控制极与所述第二节点相连，所述第四P型晶体管的第一极与所述第二输出端相连，所述第四P型晶体管的第二极与所述第三输入端相连；

第三N型晶体管，所述第三N型晶体管的控制极与所述第三N型晶体管的第二极相连，所述第三N型晶体管的第一极与低电平电压端相连，所述第三N型晶体管的第二极与所述第三P型晶体管的第一极相连；

第四N型晶体管，所述第四N型晶体管的控制极与所述第三N型晶体管的控制极相连，所述第四N型晶体管的第一极与低电平电压端相连，所述第四N型晶体管的第二极与所述第二输出端相连；

第七P型晶体管，所述第七P型晶体管的控制极与所述第二节点相连，所述第七P型晶体管的第二极与所述第三输入端相连；

第八P型晶体管，所述第八P型晶体管的控制极与所述第一节点相连，所述第八P型晶体管的第一极与电压输出控制节点相连，所述第八P型晶体管的第二极与所述第四输入端相连；

第五N型晶体管，所述第五N型晶体管的控制极与所述第五N型晶体管的第二极相连，所述第五N型晶体管的第一极与低电平电压端相连，所述第五N型晶体管的第二极与所述第七P型晶体管的第一极相连；

第六N型晶体管，所述第六N型晶体管的控制极与所述第五N型晶体管的控制极相连，所述第六N型晶体管的第一极与低电平电压端相连，所述第六N型晶体管的第二极与所述电压输出控制节点相连。

5.根据权利要求2所述的驱动模组，其特征在于，所述电压选择输出电路包括：

第九P型晶体管，所述第九P型晶体管的控制极与电压输出控制节点相连，所述第九P型晶体管的第一极与所述第三输出端相连，所述第九P型晶体管的第二极与所述第三输入端相连；

第十P型晶体管，所述第十P型晶体管的控制极与所述第二输出端相连，所述第十P型晶体管的第一极与所述第三输出端相连，所述第九P型晶体管的第二极与所述第四输入端相连。

6.根据权利要求1所述的驱动模组，其特征在于，所述负极处配置有第一电容，所述第一电容的第一端接地，所述第一电容的第二端与所述负极相连；

和/或，所述第三输出端处配置有第二电容，所述第二电容的第一端接地，所述第二电容的第二端与所述第三输出端相连。

7.根据权利要求1所述的驱动模组，其特征在于，还包括：

与所述与门电路一一对应的多个下拉电阻，所述下拉电阻的第一端接地，所述下拉电阻的第二端与所述第一输入端连接。

8.根据权利要求1所述的驱动模组，其特征在于，还包括：与所述与门电路一一对应的多个缓冲器，所述第一输出端通过对应的缓冲器与对应的栅线相连；

所述缓冲器具有用于给所述缓冲器进行供电的第一供电输入端，所述第一供电输入端与所述第三输出端连接。

9.根据权利要求1至8中任一所述的驱动模组，其特征在于，还包括：时序控制器和看门狗电路；

所述时序控制器与所述第二输出端、所述看门狗电路连接，配置为在所述第二输出端输出有效电平电压时向所述看门狗电路提供正常喂狗信号，以及在所述第二输出端输出非有效电平电压时向所述看门狗电路输出告警信号；

所述看门狗电路与所述栅极驱动电路所配置的复位信号线连接，配置为响应于所述正常喂狗信号的控制向所述复位信号线提供非有效电平电压，以及还配置为响应于所述告警信号的控制向所述复位信号线提供有效电平电压，以控制所述栅极驱动电路进行全局复位；

所述看门狗电路具有用于给所述看门狗电路进行供电的第二供电输入端，所述第二供电输入端与所述模拟电源端或所述第三输出端连接。

10.一种红外探测器，其特征在于，包括：如权利要求1至9中任一所述驱动模组。