JP6924085B2 - 光検出装置及び撮像システム - Google Patents

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Description

本発明は、光検出装置及び撮像システムに関する。
近年、単一光子レベルの微弱光を検出可能な半導体装置について、幅広い分野での応用が期待されている。特に、単一光子に対応する信号が信号読み出し時のノイズよりも大きくなるような光検出装置を用いることで、従来は連続値として扱ってきた入力光の輝度を光子数という離散値として精確に計数する、いわゆるフォトンカウンティングが可能となる。
フォトンカウンティングを実現する光検出素子の一例として、アバランシェフォトダイオード（Avalanche Photodiode：ＡＰＤ）が挙げられる。ＡＰＤは、半導体のｐｎ接合部に誘起された強電界により発生するアバランシェ増幅現象を用いることで、光子により励起された信号電荷量を数倍〜百万倍程度に増幅することができる。このアバランシェ増幅現象の高ゲイン性を利用することで、微弱光の信号を読み出しノイズよりも十分大きく増幅し、単一光子レベルの輝度分解能を実現することができる。
特許文献１には、ＡＰＤの一例として、ｐｎ接合部にブレークダウン電圧以上の逆バイアス電圧を印加して駆動する、単一光子アバランシェダイオード（Single Photon Avalanche Diode：ＳＰＡＤ）が示されている。ＳＰＡＤにブレークダウン電圧以上の逆バイアス電圧を印加することで、光励起電荷のアバランシェ増幅を実現することができる。
ところで、ＳＰＡＤの光検出回路は、ＳＰＡＤとクエンチ抵抗との直列接続体により構成され、この直列接続体の一方のノードに第１の電源を接続し、他方のノードに第２の電源を接続することにより駆動される。ＳＰＡＤとクエンチ抵抗との間の接続ノードには、インバータ回路やコンパレータなどのパルス信号を出力する波形整形回路が接続される。
このような光検出回路の小型化を図るうえで、波形整形回路を１．８Ｖや３．３Ｖといった低電圧で動作する素子により構成することが有利である。そのため、第１の電源及び第２の電源から供給される電圧は、ＳＰＡＤにはブレークダウン電圧以上の高電圧を印加しつつ、波形整形回路には低電圧の信号が入力されるように最適化されている。
特開２０１１−００３７３９号公報
しかしながら、上述の光検出回路の構成において、クエンチ抵抗に接続される第２の電源の故障や電源ラインの断線が生じた場合に、クエンチ抵抗からの電流供給がない状態となり、波形整形回路の入力に高電圧が印加されることがあった。特に、波形整形回路を構成する素子の耐圧以上の電圧が印加された場合には、波形整形回路が破壊されることがあった。波形整形回路が破壊されると、回路内部で短絡故障が発生して電流が流れ続け、電圧降下や発熱を引き起こし、ひいては装置の信頼性を損ねることにもなる。同様の状況は、クエンチ抵抗に第２の電源が接続されない状態で第１の電源からＳＰＡＤに高電圧が供給される場合や、電源オフ時に第１の電源よりも第２の電源が先に遮断された場合にも起こりうる。
本発明の目的は、波形整形回路に高電圧が印加されるのを抑制しうる信頼性の高い光検出装置を提供することにある。
本発明の一観点によれば、第１のノードに一方の端子が接続されたクエンチ抵抗と、第２のノードに一方の端子が接続された、アバランシェフォトダイオードと、前記クエンチ抵抗の他方の端子及び前記アバランシェフォトダイオードの他方の端子に接続された入力端子を有する波形整形回路と、前記第２のノードと前記波形整形回路の前記入力端子との間の経路に配され、前記第２のノードと前記波形整形回路の前記入力端子との間の前記経路における導通と非導通とを切り替えるスイッチと、スイッチ制御回路と、を有し、前記第１のノードは、第１の電圧を供給する第１の電源が接続されるノードであり、前記スイッチ制御回路は、前記第１のノードに前記第１の電圧が供給されているときに前記スイッチを導通状態に制御し、前記第１のノードに前記第１の電圧が供給されていないときに前記スイッチを非導通状態に制御する光検出装置が提供される。
本発明によれば、波形整形回路に高電圧が印加されるのを抑制し、信頼性の高い光検出装置を実現することができる。
第１実施形態による光検出装置の概略構成を示すブロック図である。 第１実施形態による光検出装置の画素の構成例を示す回路図である。 第１実施形態による光検出装置のスイッチ制御回路の構成例を示す回路図である。 第１実施形態による光検出装置の画素領域の構成例を示す回路図である。 第１実施形態による光検出装置の光電変換素子の構造を示す概略断面図である。 第１実施形態による光検出装置の光電変換素子の製造方法を示す工程断面図である。 第２実施形態による光検出装置の画素の構成例を示す回路図である。 第３実施形態による光検出装置の画素領域の構成例を示す回路図（その１）である。 第３実施形態による光検出装置の画素領域の構成例を示す回路図（その２）である。 第４実施形態による光検出装置の画素領域の構成例を示す回路図である。 第５実施形態による撮像システムの概略構成を示すブロック図である。 第６実施形態による撮像システム及び移動体の構成例を示す図である。
［第１実施形態］
本発明の第１実施形態による光検出装置について、図１乃至図６を用いて説明する。図１は、本実施形態による光検出装置の概略構成を示すブロック図である。図２は、本実施形態による光検出装置の画素の構成例を示す回路図である。図３は、本実施形態による光検出装置のスイッチ制御回路の構成例を示す回路図である。図４は、本実施形態による光検出装置の画素領域の構成例を示す回路図である。図５は、本実施形態による光検出装置の光電変換素子の構造を示す概略断面図である。図６は、本実施形態による光検出装置の光電変換素子の製造方法を示す工程断面図である。
本実施形態による光検出装置１００は、図１に示すように、画素領域１０と、垂直走査回路３０と、列回路４０と、水平走査回路５０と、制御回路６０と、出力回路７０とを有している。
画素領域１０には、複数行及び複数列に渡ってマトリクス状に配された複数の画素１２が設けられている。画素領域１０を構成する画素１２の数は、特に限定されるものではない。例えば、一般的なデジタルカメラのように数千行×数千列の画素１２で画素領域１０を構成してもよい。或いは、１行又は１列に並べた複数の画素１２で画素領域１０を構成してもよい。或いは、１つの画素１２で画素領域１０を構成してもよい。
画素領域１０の画素アレイの各行には、第１の方向（図１において横方向）に延在して、制御線１４が配されている。制御線１４は、第１の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。本明細書では、制御線１４の延在する第１の方向を、行方向と表記することがある。なお、図１の例では各行に１本の制御線１４を配しているが、各行に複数本の制御線１４を配し、同じ行に配された複数の画素１２を別々に制御するように構成してもよい。なお、各制御線１４は、２本以上の信号線により構成されていてもよい。
各行の制御線１４は、垂直走査回路３０に接続されている。垂直走査回路３０は、制御回路６０からの制御信号を受け、画素１２内の読み出し回路（後述する画素信号処理部２４）を駆動するための制御信号を、制御線１４を介して画素１２に供給する。垂直走査回路３０には、シフトレジスタやアドレスデコーダといった論理回路が用いられる。
画素領域１０の画素アレイの各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して、垂直出力線１６が配されている。垂直出力線１６は、第２の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。本明細書では、垂直出力線１６の延在する第２の方向を、列方向と表記することがある。
各列の垂直出力線１６の一端は、列回路４０に接続されている。垂直出力線１６は、垂直走査回路３０により選択された画素１２から出力された信号を電位信号として画素１２の後段の回路（列回路４０）に供給する。なお、図１の例では各列に１本の垂直出力線１６を配しているが、各列に複数本の垂直出力線１６を配し、複数の画素信号を並列に、例えばＮビットのデジタル信号として読み出すように構成してもよい。このように構成することで、読み出し速度の高速化を図ることができる。
列回路４０は、垂直出力線１６を介して各画素１２から読み出された信号に対して所定の処理を実施する回路部である。所定の処理とは、入力された信号のノイズ除去や増幅などを行い、光検出装置１００の外部に出力する形に変換する処理である。例えば、列回路４０は、パラレル−シリアル変換回路を備えている。
水平走査回路５０は、列回路４０において処理された画素信号を列毎に順次、出力回路７０に転送するための制御信号を、列回路４０に供給する回路部である。制御回路６０は、垂直走査回路３０、列回路４０及び水平走査回路５０の動作やそのタイミングを制御する制御信号を供給するための回路部である。出力回路７０は、バッファアンプ、差動増幅器などから構成され、列回路４０から読み出された信号を光検出装置１００の外部の記録部や信号処理部に出力するための回路部である。
なお、図１の例では１つの画素領域１０の外周部に垂直走査回路３０、列回路４０及び水平走査回路５０を配置しているが、画素領域１０を複数のブロックに分割し、各ブロックに垂直走査回路３０、列回路４０及び水平走査回路５０をそれぞれ配置してもよい。
図２（ａ）は、画素１２の構成例を示す概略図である。１つの画素１２は、図２（ａ）に示すように、光電変換部１８と、画素信号処理部２４とを含む。光電変換部１８は、光電変換素子ＰＤ、負荷回路Ｒ、波形整形回路ＩＮＶ、スイッチＳＷ、スイッチ制御回路２０を含む。画素信号処理部２４は、カウンタ回路２６、選択回路２８を含む。
光電変換素子ＰＤは、フォトダイオードにより構成される。光電変換素子ＰＤの一方の端子（アノード）は、スイッチＳＷを介して、電源から電圧ＶＬが供給されるノードに接続されている。光電変換素子ＰＤの他方の端子（カソード）は、負荷回路Ｒを介して、電源から電圧ＶＬよりも電位の高い電圧ＶＨが供給されるノードに接続されている。スイッチＳＷは、スイッチ制御回路２０により接続状態（導通状態又は非導通状態）が制御されるスイッチである。スイッチ制御回路２０は、電源から電圧ＶＨが供給されるノードに接続されている。波形整形回路ＩＮＶの入力端子は、光電変換素子ＰＤと負荷回路Ｒとの間の接続ノードに接続されている。波形整形回路ＩＮＶの出力端子は、カウンタ回路２６に接続されている。カウンタ回路２６は、選択回路２８を介して、垂直出力線１６に接続されている。
図２（ａ）の構成例において、各行の制御線１４は、リセット信号線ＲＥＳと、選択信号線ＳＥＬとを含む。リセット信号線ＲＥＳは、対応する行に属する画素１２のカウンタ回路２６にそれぞれ接続されている。選択信号線ＳＥＬは、対応する行に属する画素１２の選択回路２８にそれぞれ接続されている。
光電変換素子ＰＤは、アバランシェ増幅型のフォトダイオードである。光電変換素子ＰＤは、逆バイアス電圧を印加した状態で使用され、光電変換により入射光に応じた電荷対を生成する。光電変換素子ＰＤのアノードとカソードとの間の電位差がフォトダイオードのアバランシェブレークダウン電圧よりも大きいときには、フォトダイオードはガイガーモード動作となる。ガイガーモード動作を用いて単一光子レベルの微弱信号を高速検出するフォトダイオードがＳＰＡＤである。また、光電変換素子ＰＤのアノードとカソードとの間の電位差が、光電変換素子ＰＤに生じた電荷がアバランシェ増幅を起こす電位差以上であって降伏電圧以下の電位差である場合には、アバランシェダイオードは線形モードになる。線形モードにおいて光検出を行うアバランシェダイオードをアバランシェフォトダイオード（ＡＰＤ）と呼ぶ。本実施形態では、光電変換素子ＰＤをガイガーモードで動作してＳＰＡＤとして用いる場合を想定して以下の説明を行うが、本発明は光電変換素子ＰＤをどちらの動作モードで使用する場合にも適用可能である。
負荷回路Ｒは、光電変換素子ＰＤで発生した光電流を電圧信号に置き換える機能を有する。また、負荷回路Ｒは、アバランシェ増幅による信号増幅時に負荷回路（クエンチ回路）として機能し、光電変換素子ＰＤに供給される電圧を低減してアバランシェ増幅を抑制（クエンチ動作）する働きをもつ。かかる観点から、本明細書では、負荷回路Ｒをクエンチ抵抗と表記することもある。負荷回路Ｒとしては、例えば、抵抗素子や、トランジスタや、アバランシェ電流の増加を検出してフィードバック制御を行うことによりアバランシェ増幅を能動的に抑制する能動クエンチ回路を用いることができる。
波形整形回路ＩＮＶは、光子レベルの信号の検出時に得られる電圧変化を整形し、パルス信号を出力する。波形整形回路ＩＮＶとしては、例えばインバータ回路が用いられる。図２には、波形整形回路ＩＮＶを１つのインバータ回路で構成した例を示しているが、複数のインバータ回路を直列に接続した回路を用いてもよいし、波形整形効果があるその他の回路を用いてもよい。また、波形整形効果を高めることができるより複雑な回路、例えばコンパレータなどを用いてもよい。
スイッチ制御回路２０は、電源から電圧ＶＨが供給されるノードに接続されており、当該ノードの電圧に応じてスイッチＳＷを制御するための制御信号を出力する回路である。スイッチ制御回路２０は、当該ノードに電圧ＶＨが供給されているときはスイッチＳＷをオン（導通状態）に制御する制御信号をスイッチＳＷに供給する。一方、スイッチ制御回路２０は、当該ノードに電圧ＶＨが供給されていないときはスイッチＳＷをオフ（非導通状態）に制御する制御信号をスイッチＳＷに供給する。
図２の画素回路が適用されるとき、電圧ＶＬを供給する電源は高電圧電源である。この高電圧電源は、典型的には、波形整形回路ＩＮＶを構成する低電圧動作素子の耐圧よりも大きい電位差を生成する電源である。仮にスイッチＳＷがない場合、電圧ＶＨが供給されていない状態で電圧ＶＬが供給されると、波形整形回路ＩＮＶの入力端子に高電圧が印加され、波形整形回路ＩＮＶが破壊される虞がある。しかしながら、スイッチＳＷとスイッチ制御回路２０とを設けることで、電圧ＶＨが供給されていないときには電圧ＶＬを供給する電源と波形整形回路ＩＮＶとの間の接続が遮断されるため、波形整形回路ＩＮＶが破壊されるのを防止することができる。
カウンタ回路２６は、波形整形回路ＩＮＶから出力されたパルス信号を計数する。例えば、カウンタ回路２６がＮビット（Ｎは正の整数）で構成される場合、単一光子によるパルス信号を最大約２のＮ乗個まで計数することができる。カウンタ回路２６に保持された光の輝度を表すデジタル信号（カウント値）は、リセット信号線ＲＥＳを介して供給される制御信号によってリセットすることができる。選択回路２８は、選択信号線ＳＥＬを介して供給される制御信号に応じて、カウンタ回路２６に保持されているデジタル信号を、垂直出力線１６に出力する。
選択信号線ＳＥＬ、カウンタ回路２６と選択回路２８との間の信号線、選択回路２８と垂直出力線１６との間の信号線、垂直出力線１６は、複数の配線により構成してもよい。この場合、選択回路２８は、１つ又は複数の選択信号線ＳＥＬを介して供給される制御信号により制御され、１つ又は複数の垂直出力線１６にカウンタ回路２６に保持されているデジタル信号を出力する。選択回路２８は、カウンタ回路２６と選択回路２８とを接続する配線のそれぞれに設けられたトランジスタにより構成することができ、画素１２外に信号を出力するためのバッファ回路などを含んでいてもよい。
なお、画素信号処理部２４の機能は、必ずしも各画素１２がそれぞれ備えている必要はない。例えば、複数の画素１２で１つの画素信号処理部２４を共有し、各画素１２の信号処理を画素信号処理部２４で順次行うようにしてもよい。また、光電変換部１８の開口率を高めるために、光電変換部１８と画素信号処理部２４とを異なる基板に設け、これら基板を積層するようにしてもよい。この場合、光電変換部１８と画素信号処理部２４とは、画素１２毎に設けられた接続配線を介して互いに接続される。垂直走査回路３０、列回路４０、水平走査回路５０等も、光電変換部１８とは別の基板に設けるようにしてもよい。
リセット信号線ＲＥＳ及び選択信号線ＳＥＬを行毎に共通の信号線とする場合、行毎に画素１２の保持信号を順次リセットした後、一定の露光期間後に行毎に画素１２の信号を順次読み出すことで、ローリングシャッター撮像が可能となる。また、総ての画素１２に共通のリセット信号を供給して露光期間を同時に制御し、保持した信号を順次読み出すことで、グローバルシャッター撮像を実現することができる。
グローバルシャッター動作を行う場合は、図２（ａ）の画素構成に加えて、光によるパルス信号を計数する場合としない場合とを切り替えるスイッチ手段を設けるのが望ましい。例えば、電圧ＶＨを供給する電源又は電圧ＶＬを供給する電源の電圧を切り替え、アバランシェ増幅を発生させる状態と発生させない状態とを切り替えることで、光信号の受光期間と非受光期間を切り替えることができる。或いは、負荷回路Ｒを可変抵抗とし、アバランシェ増幅を発生させる状態と発生させない状態とを切り替えることで、光信号の受光期間と非受光期間を切り替えることもできる。或いは、波形整形回路ＩＮＶとカウンタ回路２６との間にスイッチＳＷを設け、これを画素１２の外部から制御することで、カウンタ回路２６に光パルス信号を入力する状態と、グラウンドなどの固定電位を入力して光信号をカウントしない状態とを切り替えてもよい。
図２（ｂ）及び図２（ｃ）は、画素１２の他の構成例を示す概略図である。図２（ｂ）は、スイッチＳＷを光電変換素子ＰＤと負荷回路Ｒとの間に配置し、波形整形回路ＩＮＶの入力端子を光電変換素子ＰＤと負荷回路Ｒとの間の接続ノードに接続した構成例である。図２（ｃ）は、スイッチＳＷを、光電変換素子ＰＤと負荷回路Ｒとの間の接続ノードと、波形整形回路ＩＮＶの入力端子との間に配置した構成例である。図２（ｂ）及び図２（ｃ）に示す構成例においても、電圧ＶＨが供給されていないときには電圧ＶＬを供給する電源と波形整形回路ＩＮＶとの間の接続を遮断し、波形整形回路ＩＮＶが破壊されるのを防止することができる。スイッチＳＷの配置場所は、電源から電圧ＶＬが供給されるノードと波形整形回路ＩＮＶの入力端子とを光電変換素子ＰＤを介して接続する経路の途中であれば、いずれの位置に配置されていてもよい。
次に、スイッチＳＷ及びスイッチ制御回路２０の具体的な構成例について、図３を用いて説明する。図３には、図２（ａ）に示す回路構成の画素１２の光電変換部１８に適用した例を示すが、図２（ｂ）及び図２（ｃ）に示す回路構成の画素１２においても同様に適用可能である。
図３（ａ）は、スイッチＳＷをＮ型ＭＯＳトランジスタＭ１により構成し、スイッチ制御回路２０を抵抗Ｒ１，Ｒ２により構成した例である。電圧ＶＨを供給する電源と電圧ＶＬを供給する電源との間に抵抗Ｒ１とＲ２とが直列に接続されており、電圧ＶＨと電圧ＶＬとの間の電位差を抵抗Ｒ１，Ｒ２で分圧した電圧がＮ型ＭＯＳトランジスタＭ１のゲートに入力される。すなわち、スイッチ制御回路２０は、スイッチＳＷに供給される制御信号の電圧を規定するインピーダンス素子（抵抗Ｒ１，Ｒ２）を含む。Ｎ型ＭＯＳトランジスタＭ１のゲートに入力される電圧は、Ｎ型ＭＯＳトランジスタＭ１の閾値電圧以上、ゲート耐圧以下に設定する。電圧ＶＨ，ＶＬが供給されている状態では、スイッチＳＷであるＮ型ＭＯＳトランジスタＭ１がオンするような電圧がＮ型ＭＯＳトランジスタＭ１のゲートに入力される。電圧ＶＨが供給されていない状態では、抵抗Ｒ２によってプルダウンされ、Ｎ型ＭＯＳトランジスタＭ１のゲートには電圧ＶＬが入力される。その結果、Ｎ型ＭＯＳトランジスタＭ１はオフになる。
図３（ｂ）は、スイッチＳＷをＮ型ＭＯＳトランジスタＭ１により構成し、スイッチ制御回路２０を抵抗Ｒ３により構成した例である。Ｎ型ＭＯＳトランジスタＭ１のゲートには電圧ＶＨが直接入力され、Ｎ型ＭＯＳトランジスタＭ１のゲートと電圧ＶＬを供給する電源との間に抵抗Ｒ３が接続された構成である。この場合、Ｎ型ＭＯＳトランジスタＭ１のゲートには高電圧が印加されるため、Ｎ型ＭＯＳトランジスタＭ１には高耐圧ＭＯＳトランジスタが用いられる。高耐圧ＭＯＳトランジスタとしては、二重拡散層構造のＤＭＯＳ（Ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）や、フィールド絶縁膜をゲート絶縁膜としたＭＯＳトランジスタが使用可能である。図３（ｂ）の構成にはレイアウト面積を小さくできるメリットがある。
図３（ｃ）は、図３（ａ）の抵抗Ｒ１の代わりにＮ型ＭＯＳトランジスタＭ２を使用した例である。Ｎ型ＭＯＳトランジスタＭ２のドレイン及びゲートは電圧ＶＨを供給する電源に接続され、Ｎ型ＭＯＳトランジスタＭ２のソースはＮ型ＭＯＳトランジスタＭ１のゲートと抵抗Ｒ２との接続ノードに接続されている。抵抗Ｒ１の代わりにＮ型ＭＯＳトランジスタＭ２を使用することで、レイアウト面積を小さくすることができる。また、抵抗値の設定の自由度を向上することができる。図３（ｃ）の例ではＮ型ＭＯＳトランジスタＭ２のゲートとドレインを接続しているが、別途電源を用意してゲートに一定電圧を印加するように構成してもよい。また、Ｎ型ＭＯＳトランジスタＭ２の代わりにＰ型ＭＯＳトランジスタを用いてもよい。
図３（ｄ）は、図３（ａ）の抵抗Ｒ１の代わりにダイオードＤ１を使用した例である。ダイオードＤ１のアノードは電圧ＶＨを供給する電源に接続され、ダイオードＤ１のカソードはＮ型ＭＯＳトランジスタＭ１のゲートと抵抗Ｒ２との接続ノードに接続されている。抵抗Ｒ１の代わりにダイオードＤ１を使用することによっても、レイアウト面積を小さくすることができる。
図３（ｅ）は、図３（ａ）の構成に定電流源２２を付加した例である。定電流源２２は、電圧ＶＨを供給する電源と抵抗Ｒ１との間に接続されている。この構成によれば、抵抗Ｒ１，Ｒ２に流れる電流を定電流源２２で規定することができるので、電流量を小さくして省電力化を図ることが可能となる。
図３（ｆ）は、図３（ｅ）の構成における定電流源２２の具体的な回路例を示したものである。定電流源２２は、例えばＮ型ＭＯＳトランジスタＭ３、Ｐ型ＭＯＳトランジスタＭ４，Ｍ５により構成可能である。Ｎ型ＭＯＳトランジスタＭ３のゲート、Ｐ型ＭＯＳトランジスタＭ４，Ｍ５のソースは、電圧ＶＨを供給する電源に接続されている。Ｎ型ＭＯＳトランジスタＭ３のソースは、接地電位に接続されている。Ｎ型ＭＯＳトランジスタＭ３のドレインは、Ｐ型ＭＯＳトランジスタＭ４，Ｍ５のゲート及びＰ型ＭＯＳトランジスタＭ４のドレインに接続されている。Ｐ型ＭＯＳトランジスタＭ５のドレインは、抵抗Ｒ１に接続されている。Ｐ型ＭＯＳトランジスタＭ４とＰ型ＭＯＳトランジスタＭ５とはカレントミラー回路を構成している。
電圧ＶＨが供給されている場合、Ｎ型ＭＯＳトランジスタＭ３がオンとなり、Ｐ型ＭＯＳトランジスタＭ４に電流が流れ、その電流と同等の電流がＰ型ＭＯＳトランジスタＭ５に流れる。その結果、抵抗Ｒ１，Ｒ２とＰ型ＭＯＳトランジスタＭ５に流れる電流で決まる電圧がＮ型ＭＯＳトランジスタＭ１のゲートに印加され、Ｎ型ＭＯＳトランジスタＭ１はオンになる。一方、電圧ＶＨが供給されていない場合、Ｎ型ＭＯＳトランジスタＭ３はオフとなり、Ｐ型ＭＯＳトランジスタＭ４，Ｍ５に流れる電流がゼロとなり、Ｎ型ＭＯＳトランジスタＭ１はオフになる。
Ｎ型ＭＯＳトランジスタＭ３とＰ型ＭＯＳトランジスタＭ４との間に抵抗や別のトランジスタを挿入し、Ｐ型ＭＯＳトランジスタＭ４，Ｍ５に流れる電流値を任意の値に設定できるように構成することも可能である。
いずれの構成のスイッチ制御回路２０も、電源から電圧ＶＨが供給されるノードと電源から電圧ＶＬが供給されるノードとの間に挿入されたインピーダンス素子に電流が流れ、インピーダンス素子に発生する電圧によってスイッチＳＷを制御するものである。
図４は、電源から各画素１２への電圧ＶＨの供給経路の一例を示す回路図である。ここでは簡略化のため、４個の画素１２に電圧ＶＨを供給する経路の一例を示している。また、図４には、画素１２の構成部分のうち光電変換部１８に対応する部分のみを示している。
各画素１２に電源から電圧ＶＨを供給する配線は、共通配線８０と、共通配線８０から各画素１２へと分岐する分岐配線８２とから構成される。分岐配線８２は、各画素１２の負荷回路Ｒとスイッチ制御回路２０とに接続される。この構成によれば、例えば共通配線８０と分岐配線８２との接続部で断線が生じて電圧ＶＨを負荷回路Ｒに供給できない状況になっても、当該画素１２への電圧ＶＬの供給を遮断し、電圧ＶＬが波形整形回路ＩＮＶに印加されるのを画素単位で防ぐことができる。断線が生じた画素１２は非駆動状態となり出力は得られなくなるが、欠陥画素の出力は周囲の画素１２の出力から補間してデータを生成することが可能である。
図５は、本実施形態による光検出装置の光電変換素子ＰＤの構成例を示す概略断面図である。
各画素１２の光電変換素子ＰＤは、半導体基板１１０に形成される。半導体基板１１０は、例えば第１導電型の半導体基板である。一例では、第１導電型はｎ型である。半導体基板１１０は、第１面１１２と、第１面１１２に対向する第２面１１４とを含む。例えば、第１面１１２は半導体基板１１０の表面であり、第２面１１４は半導体基板１１０の裏面である。
半導体基板１１０には、第１導電型の半導体領域１２８が設けられている。半導体領域１２８は、分離部によって、１つの画素１２に対応する領域毎に分けられている。分離部によって画定されたそれぞれの半導体領域１２８の中に、１つの画素１２の光電変換素子ＰＤが配される。
分離部は、半導体基板１１０の第１面１１２に接する第２導電型の半導体領域１２４と、半導体領域１２４の第２面１１４側に接して配された第２導電型の半導体領域１２６とを含み、平面視において半導体領域１２８を囲うように配されている。一例では、第２導電型はｐ型である。半導体領域１２６の第２面１１４側は、第２導電型の半導体領域１１６に接している。半導体領域１１６は、光電変換素子ＰＤが感度を有する深さを規定する。
半導体領域１２８には、光電変換素子ＰＤを構成するアバランシェダイオードが配される。光電変換素子ＰＤは、第１導電型の半導体領域１３４，１４４，１４６と、第２導電型の半導体領域１３６とを含む。半導体領域１４４は、半導体基板１１０の第１面１１２に接して配されている。半導体領域１３４は、半導体領域１４４を囲むように半導体基板１１０の第１面１１２に接して配されている。半導体領域１４６は、半導体領域１４４の第２面１１４側に接して配されている。半導体領域１３６は、半導体領域１３４の第２面側に接して配されている。
光電変換素子ＰＤが設けられた半導体基板１１０の上には、絶縁膜１４８が設けられている。絶縁膜１４８の上には、コンタクトプラグ１５０を介して半導体領域１２４に接続された配線１５４と、コンタクトプラグ１５２を介して半導体領域１４４に接続された配線１５６とが設けられている。半導体領域１２４には、配線１５４及びコンタクトプラグ１５０を介して、電圧ＶＬが供給される。半導体領域１４４は、コンタクトプラグ１５２及び配線１５６を介して、負荷回路Ｒと波形整形回路ＩＮＶとの間の接続ノードに接続される。
図５に示す光電変換素子ＰＤの動作について、第１導電型がｎ型であり第２導電型がｐ型である場合を例にして以下に説明する。
ｎ型半導体領域１４４とｐ型半導体領域１２４との間には、配線１５６，１５４を介して逆バイアス電圧が印加される。ｎ型半導体領域１３４は、ｎ型半導体領域１４４よりも低い不純物濃度とすることで、ｎ型半導体領域１４４とｐ型半導体領域１２４との間の電界を緩和する。ｎ型半導体領域１３４は、面内方向に濃度分布を有していてもよく、例えば、ｎ型半導体領域１４４の周辺ではｎ型であり、ｐ型半導体領域１２４の周辺ではｐ型であってもよい。
ｐ型半導体領域１３６，１２６，１１６には、ｐ型半導体領域１２４を介して電圧が供給される。ｐ型半導体領域１２４は、コンタクトプラグ１５０とのコンタクト抵抗を下げるために、ｐ型半導体領域１３６，１２６，１１６よりも不純物濃度が高くなっていることが望ましい。半導体領域１４６は、ｎ型或いはｐ型半導体領域１３６よりも低濃度のｐ型とするのが望ましい。また、半導体領域１２８は、ｎ型半導体領域１４４よりも低濃度のｎ型或いはｐ型半導体領域１２６よりも低濃度のｐ型とするのが望ましい。
なお、本実施形態では、半導体領域１２８と半導体領域１４６とを別の領域として説明しているが、半導体領域１４６と半導体領域１２８とは同等の不純物濃度で形成されたひと続きの領域であってもよい。例えば、いずれの領域にも追加のイオン注入が行われておらず半導体領域１２８，１４６の不純物濃度がともに基板濃度に等しい場合や、半導体領域１２８，１４６の不純物濃度が同一のマスクを用いて形成されたウェルの濃度で規定されている場合でもよい。
光電変換素子ＰＤに入射した光子によって、ｎ型半導体領域１２８内で電子−正孔対が発生した場合を考える。ポテンシャル勾配によるドリフト輸送或いはキャリア密度勾配に起因する拡散輸送により、光励起正孔は、ｐ型半導体領域１１６，１２４，１２６，１３６のうち少なくとも１つの領域を介して配線１５４から排出される。一方、光励起電子は、電位の高いｎ型半導体領域１４４に引き寄せられる。このとき、ｐ型半導体領域１３６は電子輸送の障壁として働き、光励起電子が低濃度のｎ型半導体領域１３４に入り込むのを防ぐ。この障壁構造により、電子は、相対的にポテンシャル障壁の低いｎ型半導体領域１４６の部分を経由してｎ型半導体領域１４４に到達する。
ここで、配線１５４と配線１５６との間に印加される電圧が十分に大きい場合、ｎ型半導体領域１４６内或いはその上面や下面において半導体基板１１０の表面に対して垂直な方向の強電界が誘起される。この電界により、光励起電子はアバランシェ増幅を引き起こし、増幅された電子及び正孔電流を配線１５４，１５６から読み出すことができる。
次に、本実施形態による光検出装置の光電変換素子ＰＤの製造方法について、図６を用いて説明する。
まず、ｎ型の半導体基板１１０にｐ型不純物をイオン注入し、半導体基板１１０の第１面１１２に対して深い位置にｐ型半導体領域１１６を形成する（図６（ａ））。
次いで、フォトリソグラフィにより、光電変換素子ＰＤを形成する領域を囲う素子分離領域に開口部１２０を有するフォトレジスト膜１１８を形成する。
次いで、フォトレジスト膜１１８をマスクとしてｐ型不純物をイオン注入し、ｐ型半導体領域１２４，１２６を形成する。これにより、半導体基板１１０には、ｐ型半導体領域１１６，１２４，１２６によって半導体基板１１０の他の部分から分離されたｎ型半導体領域１２８が画定される（図６（ｂ））。なお、半導体基板１１０としてｐ型の半導体基板を用い、ｐ型半導体領域１１６，１２４，１２６によって半導体基板１１０の他の部分から分離されたｐ型半導体領域を画定するようにしてもよい。
次いで、フォトレジスト膜１１８を除去した後、フォトリソグラフィにより、ｎ型半導体領域１２８上に開口部１３２を有するフォトレジスト膜１３０を形成する。
次いで、フォトレジスト膜１３０をマスクとしてｐ型不純物をイオン注入し、ｎ型半導体領域１２８の表面部にｎ型半導体領域１３４を形成する。また、フォトレジスト膜１３０をマスクとしてｎ型不純物をイオン注入し、ｎ型半導体領域１３４の下部にｐ型半導体領域１３６を形成する（図６（ｃ））。
次いで、フォトレジスト膜１３０を除去した後、フォトリソグラフィにより、ｐ型半導体領域１３４の中央部分に開口部１４０を有するフォトレジスト膜１３８を形成する。
次いで、フォトレジスト膜１３８をマスクとしてｎ型不純物をイオン注入し、ｎ型半導体領域１３４が設けられた深さに、ｎ型半導体領域１３４よりも不純物濃度の高いｎ型半導体領域１４４を形成する。また、フォトレジスト膜１３８をマスクとしてｎ型不純物をイオン注入し、ｎ型半導体領域１４４の下部に、ｎ型半導体領域１４６を形成する（図６（ｄ））。ｎ型半導体領域１４６は、ｐ型半導体領域１３６の導電型を反転するに十分なｎ型不純物をイオン注入することにより形成される。ただし、当該領域は、必ずしもｎ型に反転している必要はなく、ｐ型半導体領域１３６に対して局所的にキャリア濃度の低いｐ型半導体領域であってもよい。
なお、ｎ型半導体領域１４４，１４６を形成する際に、異なるマスクを用いてイオン注入した場合には、位置ズレが生じ、非対称な電界分布が生じることがある。例えば、位置ズレによってｎ型半導体領域１４４とｐ型半導体領域１３６とが平面的にオーバーラップした場合、オーバーラップした部分に電界集中が発生し、トンネル電流により暗電流が増加しＤＣＲ（ダークカウントレート）が増加する。図６に示した製造方法によれば、ｎ型半導体領域１４４，１４６の位置ズレを防止し、暗電流を抑制することができる。
一般に、同一のイオン種でイオン注入を行った場合、浅い領域へのイオン注入時よりも深い領域へのイオン注入時の方がイオンの横方向への拡散が大きくなる。このため、同一マスクを用いてイオン注入を行っても、平面視においてｎ型半導体領域１４４がｎ型半導体領域１４６に内包されるような関係を実現することができる。
ポテンシャル分布のより精密な設計のため、ｎ型半導体領域１４４に対するｎ型半導体領域１４６の大きさを調整したい場合、ｎ型半導体領域１４４，１４６を形成するために注入するイオン種として、互いに異なる熱拡散係数を有するイオン種を用いてもよい。これにより、ｎ型半導体領域１４４，１４６の位置ずれを抑制しながら、イオン注入後に行う熱負荷によってｎ型半導体領域１４４，１４６の面内方向の大小関係を調整することができ、ポテンシャル設計の自由度を向上することができる。
なお、図６（ａ）乃至図６（ｄ）に示す工程は順不同であり、各工程の順番は任意に入れ替えることができる。
このように、本実施形態によれば、電源の接続状態に応じて駆動するスイッチを設け、波形整形回路に高電圧が印加されるのを防止するので、信頼性の高い光検出装置を実現することができる。
［第２実施形態］
本発明の第２実施形態による光検出装置について、図７を用いて説明する。第１実施形態による光検出装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図７は、本実施形態による光検出装置における画素の構成例を示す概略図である。
第１実施形態による光検出装置の画素１２では、電源から電圧ＶＨが供給されるノード側に負荷回路Ｒを配置し、電源から電圧ＶＬが供給されるノード側に光電変換素子ＰＤを配置したが、負荷回路Ｒと光電変換素子ＰＤとの配置は入れ替えることも可能である。本実施形態では、負荷回路Ｒと光電変換素子ＰＤの配置を入れ替えた場合の画素１２の構成例を示す。
本実施形態による光検出装置の画素１２は、図７（ａ）に示すように、光電変換部１８と、画素信号処理部２４とを含む。光電変換部１８は、光電変換素子ＰＤ、負荷回路Ｒ、波形整形回路ＩＮＶ、スイッチＳＷ、スイッチ制御回路２０を含む。画素信号処理部２４は、カウンタ回路２６、選択回路２８を含む。
光電変換素子ＰＤのカソードは、負荷回路Ｒを介して、電源から電圧ＶＬが供給されるノードに接続されている。光電変換素子ＰＤのアノードは、スイッチＳＷを介して、電源から電圧ＶＨが供給されるノードに接続されている。スイッチ制御回路２０は、電源から電圧ＶＬが供給されるノードに接続されている。波形整形回路ＩＮＶの入力端子は、光電変換素子ＰＤと負荷回路Ｒとの間の接続ノードに接続されている。波形整形回路ＩＮＶの出力端子は、カウンタ回路２６に接続されている。カウンタ回路２６は、選択回路２８を介して、垂直出力線１６に接続されている。
図７の画素回路が適用されるとき、電圧ＶＨを供給する電源は高電圧電源である。この高電圧電源は、典型的には、波形整形回路ＩＮＶを構成する低電圧動作素子の耐圧よりも大きい電位差を生成する電源である。仮にスイッチＳＷがない場合、電圧ＶＬが供給されていない状態で電圧ＶＨが供給されると、波形整形回路ＩＮＶの入力端子に高電圧が印加され、波形整形回路ＩＮＶが破壊される虞がある。しかしながら、スイッチＳＷとスイッチ制御回路２０とを設けることで、電圧ＶＬが供給されていないときには電圧ＶＨを供給する電源と波形整形回路ＩＮＶとの間の接続が遮断されるため、波形整形回路ＩＮＶが破壊されるのを防止することができる。
図７（ｂ）及び図７（ｃ）は、画素１２の他の構成例を示す概略図である。図７（ｂ）は、スイッチＳＷを光電変換素子ＰＤと負荷回路Ｒとの間に配置し、波形整形回路ＩＮＶの入力端子をスイッチＳＷと負荷回路Ｒとの間の接続ノードに接続した構成例である。図７（ｃ）は、スイッチＳＷを、光電変換素子ＰＤと負荷回路Ｒとの間の接続ノードと、波形整形回路ＩＮＶの入力端子との間に配置した構成例である。図７（ｂ）及び図７（ｃ）に示す構成例においても、電圧ＶＬが供給されていないときには電圧ＶＨを供給する電源と波形整形回路ＩＮＶとの間の接続を遮断し、波形整形回路ＩＮＶが破壊されるのを防止することができる。スイッチＳＷの配置場所は、電圧ＶＨを供給する電源と波形整形回路ＩＮＶの入力端子とを光電変換素子ＰＤを介して接続する経路の途中であれば、いずれの位置に配置されていてもよい。
スイッチＳＷ及びスイッチ制御回路２０としては、第１実施形態において図３を用いて説明した種々の回路を適用可能である。
このように、本実施形態によれば、電源の接続状態に応じて駆動するスイッチを設け、波形整形回路に高電圧が印加されるのを防止するので、信頼性の高い光検出装置を実現することができる。
［第３実施形態］
本発明の第３実施形態による光検出装置について、図８及び図９を用いて説明する。第１及び第２実施形態による光検出装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
図８は、本実施形態による光検出装置における画素１２の構成例を示す概略図である。ここでは簡略化のため、電圧ＶＨを供給する１つの共通配線８０に接続される４つの画素１２を示している。また、図８には、画素１２の構成部分のうち光電変換部１８に対応する部分のみを示している。
本実施形態による光検出装置において、各画素１２に電源から電圧ＶＨを供給する配線は、第１実施形態と同様、共通配線８０と、共通配線８０から各画素１２へと分岐する分岐配線８２とから構成される。各画素１２の負荷回路Ｒは、第１実施形態と同様、分岐配線８２を介して共通配線８０に接続される。一方、スイッチ制御回路２０は、第１実施形態とは異なり、共通配線８０に接続され、複数の画素１２で共用する構成となっている。すなわち、スイッチ制御回路２０は、必ずしも各画素１２がそれぞれ備えている必要はない。本実施形態による光検出装置の構成によれば、画素１２毎にスイッチ制御回路２０は不要であり、レイアウト面積を削減することができる。
図８に示す画素構成は、複数行及び複数列に渡ってマトリクス状に配された画素群にも適用可能である。図９は、複数の画素１２が複数行及び複数列に渡ってマトリクス状に配されている場合の構成例である。
図９の構成例は、図８の画素構成を各行の基本構成として、複数行に展開したものである。本構成例において、共通配線８０は、第１共通配線８０Ａと、複数の第２共通配線８０Ｂとにより構成されている。第１共通配線８０Ａは、画素領域１０の一辺に沿って列方向（図面において縦方向）に延在するように配されており、第２共通配線８０Ｂは第１共通配線８０Ａから各行に分岐して行方向（図面において横方向）に延在するように配されている。各行の第２共通配線８０Ｂからは、各列の画素１２に対応して複数の分岐配線８２が分岐している。各分岐配線８２は、対応する画素１２の光電変換部１８（負荷回路Ｒ）に接続されている。これにより、電源から供給される電圧ＶＨが、第１共通配線８０Ａ、第２共通配線８０Ｂ及び分岐配線８２をこの順番で経由して各画素１２に供給されるようになっている。
スイッチ制御回路２０は各行に１つずつ配されており、１つの行に配された複数の画素１２で１つのスイッチ制御回路２０を共用する構成となっている。スイッチ制御回路２０と第２共通配線８０Ｂとの接続位置は、第１共通配線８０Ａと第２共通配線８０Ｂとの接続部とは反対側の端部に設けられている。すなわち、第１共通配線８０Ａは第２共通配線８０Ｂの一端部側に接続されており、スイッチ制御回路２０は第２共通配線８０Ｂの他端部側に接続されている。この構成によれば、ある行の第２共通配線８０Ｂの途中で断線が生じ、当該行に属する画素１２の少なくとも一部に電圧ＶＨが供給できない状況になったときに、当該行の画素１２への電圧ＶＬの供給を遮断することができる。これにより、波形整形回路ＩＮＶに高電圧が印加されるのを行単位で防ぐことができる。この場合、第２共通配線８０Ｂに断線が生じた行は非駆動状態となりデータを取得できなくなるが、隣接行の画素１２の出力から補間してデータを生成することが可能である。
なお、図９の構成例では、スイッチ制御回路２０と第２共通配線８０Ｂとを、第１共通配線８０Ａと第２共通配線８０Ｂとの接続部とは反対側の端部で接続したが、必ずしもこのように構成する必要はない。スイッチ制御回路２０と共通配線８０との接続部の位置は、特に限定されるものではなく、第２共通配線８０Ｂの任意の位置に設けることができ、また、第１共通配線８０Ａに設けるようにしてもよい。この場合にも、少なくとも１つの画素１２に電圧ＶＨが供給できない状況になったときに、当該画素１２への電圧ＶＬの供給を遮断し、波形整形回路ＩＮＶに高電圧が印加されるのを防ぐことができる。
また、図９の構成例では、スイッチ制御回路２０を各行に１つずつ配しているが、必ずしも１つの行に１つずつ配する必要はなく、複数行に１つずつ配するようにしてもよい。例えば、画素領域１０を構成する複数の行のうち、偶数行の画素１２で１つのスイッチ制御回路２０を共用し、奇数行の画素１２で他の１つのスイッチ制御回路２０を共用するように構成してもよい。
また、図９の構成例では、スイッチ制御回路２０を行単位で共有する構成としたが、スイッチ制御回路２０を列単位で共有する構成としてもよい。
また、本実施形態では、第１実施形態への適用例を説明したが、第２実施形態による光検出装置に対しても同様に適用可能である。
このように、本実施形態によれば、複数の画素１２でスイッチ制御回路２０を共用するので、画素１２のレイアウト面積を削減することができる。これにより、同一面積に配置できる画素数を増加することができ、より高精細な情報を取得することができる。
［第４実施形態］
本発明の第４実施形態による光検出装置について、図１０を用いて説明する。第１乃至第３実施形態による光検出装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
図１０は、本実施形態による光検出装置における画素１２の構成例を示す概略図である。図１０には、光検出装置の構成部分のうち、電圧ＶＨを供給する１つの共通配線８０に接続される４つの画素１２を示している。ここでは簡略化のため、画素１２の構成部分のうち光電変換部１８に対応する部分のみを示している。
本実施形態による光検出装置において、各画素１２に電源から電圧ＶＨを供給する配線は、第１実施形態と同様、共通配線８０と、共通配線８０から各画素１２へと分岐する分岐配線８２とから構成される。各画素１２の負荷回路Ｒは、第１実施形態と同様、分岐配線８２を介して共通配線８０に接続される。一方、スイッチ制御回路２０は、第１実施形態とは異なり、共通配線８０に接続され、複数の画素１２で共用する構成となっている。また、スイッチ制御回路２０で制御されるスイッチＳＷは、第３実施形態とは異なり、複数の画素１２で共用する構成となっている。すなわち、スイッチ制御回路２０及びスイッチＳＷは、必ずしも各画素１２がそれぞれ備えている必要はない。本実施形態による光検出装置の構成によれば、画素１２毎にスイッチ制御回路２０及びスイッチＳＷは不要であり、レイアウト面積を更に削減することができる。
図１０に示す画素構成は、第３実施形態と同様、複数行及び複数列に渡ってマトリクス状に配された画素群にも適用可能である。また、本実施形態では、第１実施形態への適用例を説明したが、第２実施形態による光検出装置に対しても同様に適用可能である。
このように、本実施形態によれば、複数の画素１２でスイッチ制御回路２０を共用するので、画素１２のレイアウト面積を削減することができる。これにより、同一面積に配置できる画素数を増加することができ、より高精細な情報を取得することができる。
［第５実施形態］
本発明の第５実施形態による撮像システムについて、図１１を用いて説明する。第１乃至第４実施形態による光検出装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１１は、本実施形態による撮像システムの概略構成を示すブロック図である。
本実施形態の撮像システム２００は、上記第１乃至第４実施形態のいずれかに記載の光検出装置１００の構成を適用した撮像装置２０１を含む。撮像システム２００の具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。図１１に、上述の各実施形態のいずれかに記載の光検出装置１００を適用したデジタルスチルカメラの構成例を示す。
図１１に例示した撮像システム２００は、撮像装置２０１、被写体の光学像を撮像装置２０１の撮像面上に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。撮像装置２０１は、上記第１乃至第４実施形態のいずれかに記載の光検出装置１００に対応する。レンズ２０２及び絞り２０４は、撮像装置２０１に光を集光する光学系である。
撮像システム２００は、また、撮像装置２０１から出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。例えば、信号処理部２０８は、入力信号に対して、ＲＧＢの画素出力信号をＹ，Ｃｂ，Ｃｒ色空間へ変換する変換処理や、ガンマ補正などの所定の画像処理を施す。
撮像システム２００は、更に、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。
更に撮像システム２００は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置２０１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は、少なくとも撮像装置２０１と、撮像装置２０１から出力された出力信号を処理する信号処理部２０８とを有すればよい。全体制御・演算部２１８及びタイミング発生部２２０は、撮像装置２０１の制御機能の一部又は全部を実施するように構成してもよい。
撮像装置２０１は、画像用信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置２０１から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部２０８は、画像用信号を用いて、画像を生成する。信号処理部２０８で生成された画像は、例えば記録媒体２１４に記録される。また、信号処理部２０８で生成された画像は、液晶ディスプレイなどからなるモニターに動画或いは静止画として映し出される。記録媒体２１４に記憶された画像は、プリンタなどによってハードコピーすることができる。
上述した各実施形態の光検出装置を用いて撮像システムを構成することにより、信頼性の高い撮像システムを実現することができる。
［第６実施形態］
本発明の第６実施形態による撮像システム及び移動体について、図１２を用いて説明する。図１２は、本実施形態による撮像システム及び移動体の構成を示す図である。
図１２（ａ）は、車載カメラに関する撮像システム３００の一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上述の各実施形態に記載の光検出装置１００のいずれかである。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像装置３１０により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
撮像システム３００は、車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。すなわち、制御ＥＣＵ３３０は、距離情報に基づいて移動体を制御する移動体制御手段の一例である。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図１２（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システム３００を示した。車両情報取得装置３２０は、撮像システム３００を動作させ撮像を実行させるように指示を送る。上述の各実施形態の光検出装置１００を撮像装置３１０として用いることにより、本実施形態の撮像システム３００は、測距の精度をより向上させることができる。
以上の説明では、他の車両と衝突しないように制御する例を述べたが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御等にも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
また、図５に示した光電変換素子ＰＤは一例であり、本発明に適用可能な光電変換素子ＰＤは、図５に示すものに限定されるものではない。
また、第５及び第６実施形態に示した撮像システムは、本発明の光検出装置を適用しうる撮像システムを例示したものであり、本発明の光検出装置を適用可能な撮像システムは図１１及び図１２に示した構成に限定されるものではない。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならない。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
ＡＰＤ…光電変換素子
ＩＮＶ…波形整形部
Ｒ…負荷回路
ＳＷ…スイッチ
１０…画素領域
１２…画素
１４…制御線
１６…垂直出力線
１８…光電変換部
２０…スイッチ制御回路
２２…定電流源
２４…画素信号処理部
２６…カウンタ回路
２８…選択回路
８０…共通配線
８２…分岐配線

Claims (12)

  1. 第１のノードに一方の端子が接続されたクエンチ抵抗と、
    第２のノードに一方の端子が接続された、アバランシェフォトダイオードと、
    前記クエンチ抵抗の他方の端子及び前記アバランシェフォトダイオードの他方の端子に接続された入力端子を有する波形整形回路と、
    前記第２のノードと前記波形整形回路の前記入力端子との間の経路に配され、前記第２のノードと前記波形整形回路の前記入力端子との間の前記経路における導通と非導通とを切り替えるスイッチと、
    スイッチ制御回路と、を有し、
    前記第１のノードは、第１の電圧を供給する第１の電源が接続されるノードであり、
    前記スイッチ制御回路は、前記第１のノードに前記第１の電圧が供給されているときに前記スイッチを導通状態に制御し、前記第１のノードに前記第１の電圧が供給されていないときに前記スイッチを非導通状態に制御する
    ことを特徴とする光検出装置。
  2. 前記第２のノードは、前記第１の電圧よりも低い第２の電圧を供給する第２の電源が接続されるノードであり、
    前記第１の電源は、前記波形整形回路を構成する素子の耐圧以下の電位差を生成する電源であり、
    前記第２の電源は、前記波形整形回路を構成する素子の耐圧よりも大きい電位差を生成する電源である
    ことを特徴とする請求項１記載の光検出装置。
  3. 前記第２のノードは、前記第１の電圧よりも高い第２の電圧を供給する第２の電源が接続されるノードであり、
    前記第２の電源は、前記波形整形回路を構成する素子の耐圧以下の電位差を生成する電源であり、
    前記第１の電源は、前記波形整形回路を構成する素子の耐圧よりも大きい電位差を生成する電源である
    ことを特徴とする請求項１記載の光検出装置。
  4. 前記アバランシェフォトダイオードは、前記第１の電圧と前記第２の電圧との間の電位差によりガイガーモードで動作する
    ことを特徴とする請求項２又は３記載の光検出装置。
  5. 少なくとも前記クエンチ抵抗と前記アバランシェフォトダイオードとをそれぞれが含む複数の画素を有し、
    前記複数の画素で１つの前記スイッチ制御回路が共用されている
    ことを特徴とする請求項１乃至４のいずれか１項に記載の光検出装置。
  6. 前記複数の画素で１つの前記スイッチが共用されている
    ことを特徴とする請求項５記載の光検出装置。
  7. 前記複数の画素の前記第１のノードに接続された複数の第１の配線と、
    前記複数の第１の配線に接続され、前記第１の電源から供給される前記第１の電圧を、前記複数の第１の配線を介して前記複数の画素に供給する第２の配線と、を更に有し、
    前記第１の電源は前記第２の配線の一端部側に接続されており、前記スイッチ制御回路は、前記第２の配線の他端部側に接続されている
    ことを特徴とする請求項５又は６記載の光検出装置。
  8. 前記複数の画素は、１つの行又は１つの列を構成し、
    複数の行又は複数の列に配された複数の前記第２の配線が、第３の配線に接続されている
    ことを特徴とする請求項７記載の光検出装置。
  9. 前記スイッチ制御回路は、前記第１のノードと前記第２のノードとの間に接続され、前記スイッチに供給される制御信号の電圧を規定するインピーダンス素子を含む
    ことを特徴とする請求項１乃至８のいずれか１項に記載の光検出装置。
  10. 前記スイッチ制御回路は、前記インピーダンス素子に流れる電流を規定する電流源を更に有する
    ことを特徴とする請求項９記載の光検出装置。
  11. 請求項１乃至１０のいずれか１項に記載の光検出装置と、
    前記光検出装置から出力される信号を処理する信号処理部と
    を有することを特徴とする撮像システム。
  12. 移動体であって、
    請求項１乃至１０のいずれか１項に記載の光検出装置と、
    前記光検出装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
    前記距離情報に基づいて前記移動体を制御する制御手段と
    を有することを特徴とする移動体。
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