JP2022083067A - 固体撮像素子、および撮像装置、並びに電子機器 - Google Patents

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Abstract

【課題】受光感度を向上させる。【解決手段】アノードに接続されたP+型半導体領域を入射光の入射方向から見て、画素中心において中心部に穴部を有する環状構造に形成し、穴部の入射方向から見て後段にカソードに接続されたN＋型半導体領域を形成することで、アバランシェ領域が形成されるようにする。アバランシェ型フォトダイオードに適用することができる。【選択図】図９

Description

本開示は、固体撮像素子、および撮像装置、並びに電子機器に関し、特に、受光感度を向上できるようにした固体撮像素子、および撮像装置、並びに電子機器に関する。
SPAD（Single Photon Avalanche Diode）という信号増倍画素構造を持つイメージセンサが提案されている。
SPADを用いたイメージセンサは、光の粒子（以下：光子）1個が画素に入射すると、電子雪崩による増倍作用により、1個の大きな電気パルス信号を出力する電子素子を画素ごとに並べた構造を持つイメージセンサであり、撮像に係る高感度化が可能である。
また、SPADを用いたイメージセンサは、ToFセンサなどに応用されることで高精度な測距を実現する。
SPADを用いたイメージセンサにおいて、光電変換により発生した電子を画素中心に集めて受光できるようにして高感度化する技術が提案されている（特許文献１参照）。
米国特許出願公開第２０２０／００２８０１８号明細書
しかしながら、特許文献１に記載の技術においては、P-型半導体層と、N-型半導体層とが接しており、構造上、画素を微細化する上で限界があり、微細化された画素においては、受光感度の向上に限界がある。
本開示は、このような状況に鑑みてなされたものであり、特に、SPADを用いたイメージセンサにおいて、受光感度を向上させるものである。
本開示の一側面の固体撮像素子、および撮像装置、並びに電子機器は、アノードに接続された第１の極性の半導体領域と、カソードに接続された第２の極性の半導体領域とから形成されるアバランシェ領域を有するアバランシェ型フォトダイオードを備え、前記第１の極性の半導体領域は、入射光の入射方向から見て中心部に穴部を備えた環状構造であり、前記第２の極性の半導体領域は、前記入射光の入射方向に対して前記環状構造の穴部の位置の後段に形成される固体撮像素子、および撮像装置、並びに電子機器である。
本開示の一側面においては、アノードに接続された第１の極性の半導体領域と、カソードに接続された第２の極性の半導体領域とから形成されるアバランシェ領域を有するアバランシェ型フォトダイオードが設けられ、前記第１の極性の半導体領域は、入射光の入射方向から見て中心部に穴部が設けられた環状構造とされ、前記第２の極性の半導体領域は、前記入射光の入射方向に対して前記環状構造の穴部の位置の後段に形成される。
本開示の固体撮像素子の積層構造例を説明する図である。 図１の受光チップの構成例を説明する図である。 図１のロジックチップの構成例を説明する図である。 画素回路の構成例を説明する図である。 図４の画素回路におけるフォトダイオードのアノードとカソードとを逆にした画素回路の構成例を説明する図である。 画素構造の基本構成例を説明する図である。 図６の画素構造におけるポテンシャル分布を説明する図である。 図６の画素構造における電界強度分布を説明する図である。 画素構造の第１の実施の形態の構成例を説明する図である。 図９の画素構造におけるポテンシャル分布を説明する図である。 図９の画素構造における電界強度分布を説明する図である。 画素構造の第２の実施の形態の構成例を説明する図である。 図１２の画素構造におけるポテンシャル分布を説明する図である。 図１２の画素構造における電界強度分布を説明する図である。 画素構造の第３の実施の形態の構成例を説明する図である。 図１５の画素構造におけるポテンシャル分布を説明する図である。 図１５の画素構造における電界強度分布を説明する図である。 画素構造の第４の実施の形態の構成例を説明する図である。 図１８の画素構造におけるポテンシャル分布を説明する図である。 図１８の画素構造における電界強度分布を説明する図である。 画素構造の第５の実施の形態の構成例を説明する図である。 図２０の画素構造におけるポテンシャル分布を説明する図である。 図２０の画素構造における電界強度分布を説明する図である。 画素構造の第６の実施の形態の構成例を説明する図である。 図２４の画素構造におけるポテンシャル分布を説明する図である。 図２４の画素構造における電界強度分布を説明する図である。 画素構造の第７の実施の形態の構成例を説明する図である。 図２７の画素構造におけるポテンシャル分布を説明する図である。 図２７の画素構造における電界強度分布を説明する図である。 本技術を適用した半導体撮像素子からなる固体撮像素子を利用した撮像装置および電子機器の構成を説明する図である。 固体撮像素子の使用例を示す図である。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
以下、本技術を実施するための形態について説明する。説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．第５の実施の形態
６．第６の実施の形態
７．第７の実施の形態
８．電子機器への適用例
９．固体撮像素子の使用例
＜＜１．第１の実施の形態＞＞
＜固体撮像素子の構成例＞
図１は、本開示の第１の実施の形態における固体撮像素子１１の積層構造の一例を示す図である。この固体撮像素子１１は、受光チップ２１と、その受光チップ２１に積層されたロジックチップ２２とを備える。これらのチップ間には、信号を伝送するための信号線が設けられる。
＜受光チップの構成例＞
図２は、本開示の第１の実施の形態における受光チップ２１の一構成例を示す平面図である。この受光チップ２１には、受光部３１が設けられ、受光部３１には、二次元格子状に複数の受光回路４１が設けられる。受光回路２２０の詳細については後述する。
＜ロジックチップの構成例＞
図３は、本開示の第１の実施の形態におけるロジックチップ２２の一構成例を示すブロック図である。このロジックチップ２２には、垂直制御部５１、ロジックアレイ部５４、水平制御部５２および信号処理部５３が配置される。
また、ロジックアレイ部５４には、受光回路４１ごとに、論理回路５５が配列される。これらの論理回路５５のそれぞれは、対応する受光回路４１と信号線を介して接続されている。
受光回路４１と、その回路に対応する論理回路５５とからなる回路は、画像データにおける１画素の画素信号を生成する画素回路として機能する。
そして、垂直制御部５１には、垂直同期信号が入力され、水平制御部５２には水平同期信号が入力される。ロジックアレイ部５４には、露光制御信号が入力される。
以下、所定方向（水平方向など）に配列された画素回路（受光回路４１および論理回路５５）の集合を「行」と称し、行に垂直な方向に配列された画素回路の集合を列と称する。
垂直制御部５１は、垂直同期信号に同期して行を順に選択するものである。論理回路５５は、露光期間内のフォトンの個数を計数して、その計数値を示す信号を画素信号として出力するものである。
水平制御部５２は、水平同期信号に同期して列を順に選択して画素信号を出力させるものである。
信号処理部５３は、画素信号からなる画像データに対して、フィルタ処理などの所定の信号処理を実行するものである。この信号処理部５３は、処理後の画像データを図示せぬ記録部に出力する。
＜画素回路の構成例＞
図４は、本開示の第１の実施の形態における画素回路７１の一構成例を示す回路図である。この画素回路７１は、受光回路４１と論理回路５５とを備える。
受光回路４１は、抵抗８１、およびフォトダイオード８２を備える。また、論理回路５５は、インバータ９１、トランジスタ９２、フォトンカウンタ９３、およびスイッチ９４を備える。
フォトダイオード８２は、入射光を光電変換して光電流を出力するものである。このフォトダイオード８２のカソードは、抵抗８１を介して電源ＶＥの電位よりも低い電位の端子（接地端子など）に接続される。これにより、フォトダイオード８２には、逆バイアスが印加される。また、光電流は、フォトダイオード８２のカソードからアノードへの方向に流れる。
フォトダイオード８２としては、例えば、光電流を増幅するアバランシェフォトダイオードが用いられる。また、アバランシェダイオードの中でも特に、SPAD（Single-Photon Avalanche Diode）を用いることが望ましい。SPADは、アバランシェフォトダイオードの一種であり、フォトン１個を検出することができるほど感度の高いものである。
抵抗８１の一端は、電源VEに接続され、他端は、フォトダイオード８２のカソードに接続される。光電流が出力されるたびに、抵抗８１に光電流が流れ、フォトダイオード８２のカソード電位が、電源VEの電位より低い値に降下する。
インバータ９１は、フォトダイオード８１のカソード電位の信号を反転してパルス信号OUTとして、フォトンカウンタ９３に出力するものである。このインバータ９１は、カソード電位が所定値より高い場合にローレベルのパルス信号OUTを出力し、その所定値以下の場合にハイレベルのパルス信号OUTを出力する。
トランジスタ９２のゲートには、垂直制御部５１からのゲート信号GATが印加され、ソースはバックゲートおよび接地端子と接続され、ドレインはフォトダイオード８２のカソードとインバータ９１の入力端子とに接続される。トランジスタ９２として、例えば、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタが用いられる。垂直制御部５１は、例えば、選択した行にローレベルのゲート信号GATを供給する。
フォトンカウンタ９３は、露光期間内においてハイレベルのパルス信号OUTが出力された回数を計数するものである。このフォトンカウンタ９３は、露光開始時に計数値CNTを初期値（例えば、「０」）にし、露光期間に亘って計数を行う。そして、フォトンカウンタ９３は、露光終了時に計数を停止し、その計数値CNTをスイッチ９４に出力する。
画素回路７１への入射光の照度が高いほど、その入射光内のフォトンの入射頻度が高くなる。そして、フォトンの入射頻度が高いほど、フォトダイオード８２のカソード電位が降下する頻度が高くなり、ハイレベルのパルス信号の出力頻度が高くなる。そして、パルス信号の出力頻度が高いほど、露光終了時の計数値CNTの値が大きくなる。すなわち、計数値CNTは、照度を測定した値となる。
スイッチ９４は、水平制御部５２の制御に従って、計数値CNTの信号を画素信号OUTとして信号処理部５３に出力する。
尚、図４の画素回路７１においては、フォトダイオード８２のカソードが抵抗８１に接続される回路構成例について説明してきたが、図５の画素回路７１で示されるように、フォトダイオード８２のアノードが抵抗８１に接続されるようにしてもよい。
＜画素構造の基本構成例＞
図６は、画素１００の画素構造の基本構造例を示している。尚、図６で示される画素１００の画素構造は、上述したアバランシェフォトダイオード（SPAD（Single Photon Avalanche Diode））と呼ばれる受光素子として機能する画素回路７１を実現させるための１個の画素１００を単位とする物理構造を示したものである。図６で示されるように、画素１００は、図中の上からオンチップレンズ１０１、カラーフィルタ１０２、光電変換層１０３、および基板１０４より構成される。
尚、図６においては、図中の上部から下部に向かって入射光が入射される。
オンチップレンズ１０１は、画素１００のサイズに対応するレンズであり、光電変換層１０３が焦点位置になるように入射光を集光させる。
カラーフィルタ１０２は、入射光のうちＲＧＢ等の特定の波長の光を光電変換層１０３に透過させる。
光電変換層１０３は、基板１０４上に形成され、画素単位でオンチップレンズ１０１およびカラーフィルタ１０２を透過した入射光の光量に応じた電子を発生させる。基板１０４は、例えば、Ｓｉ、Ｇｅ、ＧｅＳｉ、および有機半導体等のいずれが用いられてもよい。
画素１００の中心位置における基板１０４の表面に、N++（N++型半導体領域）からなる円板状のカソード１２４が形成される。また、図６下部の拡大図で示されるように、画素１００間の境界１２６における、基板１０４の表面にP++（P++型半導体領域）からなるアノード１２５が形成されている。尚、アノード１２５は、境界１２６における、基板１０４内に埋め込まれて形成されてもよい。
また、図中のカソード１２４上には、N+（N+型半導体領域）からなる円板状のN+部１２３が形成され、さらに、その上にP+（P+型半導体領域）からなる円板状のP+部１２２が形成される。
N+部１２３は、画素１００の中心位置に対して同軸上に、カソード１２４よりも大きな径の円板状に形成される。
P+部１２２は、N+部１２３直上であって、カソード１２４と同軸で、かつ、カソード１２４より大径であって、N+部１２３よりも小径の円板状に形成されている。
各画素１００の境界１２６の画素中心側とオンチップレンズ１０２直下部分には、P+（P+型半導体領域）からなるP+部１２１が形成される。
また、P+部１２１の一部として、円板状のP+部１２２の外縁部と接するように、かつ、境界１２６を形成する面から画素中心に向かって垂直方向に凸状であって、入射光の入射方向から見て中心部に穴部が形成された環状（ドーナツ状）の構造となる環状部１２１ａが形成されている。
画素１００を構成するP+部１２１、環状部１２１ａ、P+部１２２、N+部１２３、カソード１２４、およびアノード１２５からなる画素構造により、アバランシェ型フォトダイオード（SPAD（Single Photon Avalanche Diode））が形成される。アバランシェ型フォトダイオードは、アノード１２５乃至カソード１２４間において電圧が印可されることにより、画素１００の中心付近における環状部１２１ａ、P+部１２２、およびN+部１２３において所定の強度の電界が生じることでアバランシェ領域Ｚａが形成される。
このアバランシェ領域Ｚａを構成するアノード１２５乃至カソード１２４間に電圧が印可されることで生じるアバランシェ降伏現象により、光電変換により生じた電子が増倍されることで、微弱な入射光に対しても高感度の受光を実現する。
より詳細には、図６の矢印Ａ方向で示される画素中心における図中の上下方向におけるポテンシャル分布が、図７で示されるよう形成されることにより、カソード１２４に向かってポテンシャルが低下する分布が形成される。
このとき、アノード１２５乃至カソード１２４間に、所定の電圧が印可されることで、図６における矢印B方向に対して、図８で示されるような電界強度分布が形成される。
図８の電界強度分布においては、矢印B方向における画素１００の中心付近で電界強度がピークとなるような分布とされ、例えば、中心付近の位置Ｂ１乃至Ｂ２の範囲において、アバランシェ降伏が生じる0.4乃至0.6MV/cmの電界が形成される。つまり、図６の側面断面構造の画素１００においては、中心が最も強度が高い電界分布が形成される。
尚、図８の上部は、矢印B方向における水平方向の電界強度分布を示すグラフであり、図８の下部は、画素１００を上方から見たときの2次元平面の電界強度分布Ｄ１である。
図８の下部における電界強度分布Ｄ１で示されるように、図８の上部における位置Ｂ１乃至Ｂ４に対応する、範囲Ｚ２は、アバランシェ降伏が生じる0.4乃至0.6MV/cmの電界強度範囲とされる。また、図８の上部における位置Ｂ２乃至Ｂ３に対応する、範囲Ｚ１は、電界強度が特に高い範囲である。
尚、P+部１２１、P+部１２２、N+部１２３、カソード１２４、およびアノード１２５の各密度、並びに、カソード１２４およびアノード１２５間の電位差は、アバランシェ領域Ｚａにおける、特に、矢印B方向における画素１００の中心位置付近において、電界強度がアバランシェ降伏を生じさせる0.4乃至0.6MV/cmの電界強度となるように設定される。
図６の場合、例えば、P+部１２１、P+部１２２、およびN+部１２３の密度は、1e16乃至5e17（1/cm3）程度とし、カソード１２４、およびアノード１２５の密度は、1e20（1/cm3）程度とし、カソード１２４、およびアノード１２５間の印可電圧は、15V乃至30V程度とすることで、アバランシェ領域Ｚａにおける電界強度を0.4乃至0.6MV/cmとすることができる。
すなわち、図６の画素１００の画素構造においては、図７で示されるようなポテンシャル分布と、図８で示されるような電界強度分布とが形成されることにより、光電変換層１０３において生成された電子が、入射光の入射方向に対して画素１００の中心に転送されることにより、カソード１２４に向かって進み、P+部１２２とN+部１２３の境界付近で形成されるアバランシェ領域Ｚａを通過するときアバランシェ降伏が生じて電子の増倍が発生する。
これにより、図６の側面構造を備えた画素１００においては、微弱な光量の入射光であっても、アバランシェ降伏により電子が増倍することにより、受光感度を高めることができる。
しかしながら、図６の画素１００の側面構造においては、P+部１２２が形成されることにより、図７の点線で囲まれる凸状のポテンシャル分布で示されるようなポテンシャルバリヤが形成されて電子の転送が阻害される。
結果として、図６の側面断面構造の画素１００においては、電子の転送が阻害されることで、受光感度の低下が生じてしまう恐れがある。
そこで、本開示においては、P+部１２２に対応する構成を省略した構成とすることで、ポテンシャルバリヤの発生を抑制して、受光感度を向上させる。
＜本開示の画素構造＞
図９は、本開示の画素構造を説明する側面断面図である。
尚、図９の画素構造において、図６の画素構造と同一の機能を備えた構成については、同一の符号を付しており、その説明は適宜省略する。
図９の画素１００において、図６と異なるのは、光電変換層１０３の構造である。
図９の光電変換層１０３は、P+部１４１、N+部１４２、カソード１４３、アノード１４４、および境界１４５より構成される。
尚、P+部１４１、N+部１４２、カソード１４３、アノード１４４、および境界１４５は、それぞれ図６のP+部１２１、N+部１２２、カソード１２４、アノード１２５、および境界１２６に対応する構成である。
すなわち、画素１００の中心位置における基板１０４の表面に、N++（N++型半導体領域）からなる円板状のカソード１４３が形成される。また、図９下部の拡大図で示されるように、画素１００間の境界１４５における、基板１０４の表面付近にP++（P++型半導体領域）からなるアノード１４４が形成されている。
また、図中のカソード１４３上には、N+（N+型半導体領域）からなる円板状のN+部１４２が形成される。
N+部１４２は、画素１００の中心位置に対して同軸上に、カソード１４３よりも大きな径の円板状に形成される。
各画素１００の境界１４５の画素中心側とオンチップレンズ１０２直下部分には、P+（P+型半導体領域）からなるP+部１４１が形成される。
また、P+部１４１の一部として、境界１４５を形成する面から画素中心に向かって垂直方向に凸状であって、入射光の入射方向から見て環状（ドーナツ状）の構造となる環状部１４１ａが形成されている。
すなわち、図９の画素１００の画素構造においては、図６の画素構造に対して、N+部１２３に対応する構成が省略されると共に、N+部１４２の径Ｗ２が、環状部１４１ａの穴部の径Ｗ１よりも小さく形成され、N+部１４２の厚さｄ２が、図６のN+１２２の厚さよりも大きな構造とされている。
画素１００を構成するP+部１４１、環状部１４１ａ、N+部１４２、カソード１４３、およびアノード１４４からなる画素構造により、アバランシェ型フォトダイオードが形成される。アバランシェ型フォトダイオードは、アノード１４４乃至カソード１４３間において電圧が印可されることにより、画素１００の中心付近における環状部１４１ａ、およびN+部１４２によりフリンジ電界が発生し、アバランシェ領域Ｚｂが形成される。
このアノード１４４乃至カソード１４３間に電圧が印可されることで生じるアバランシェ領域Ｚｂにおいて生じるアバランシェ降伏現象により、光電変換により生じた電子が増倍されることで、微弱な入射光に対しても高感度の受光を実現する。
さらに、図９の画素構造においては、矢印B方向に対して、図１１で示されるような電界強度分布が形成される。
すなわち、環状部１４１ａにおける図９の図中左側部分とN+部１４２との間で、図１１の上部の一点鎖線で示されるような電界強度分布が形成され、環状部１４１ａにおける図９の図中右側部分とN+部１４２との間で、図１１の上部の点線で示されるような電界強度分布が形成される。
結果として、環状部１４１ａとN+部１４２との間で形成されるフリンジ電界により、図１１の一点鎖線で示される電界強度分布と、点線で示される電界強度分布とを含む、環状に形成される電界強度分布が合成されることにより、図１１の上部における、実線で示されるような２つのピークを備えた電界強度分布が形成される。
すなわち、図９の画素１００の画素構造においては、図１１の下部の、画素１００の上面から見たとき（入射光の入射方向から見たとき）の電界強度分布Ｄ１１で示されるように、図１１の上部の位置Ｂ１１乃至Ｂ１４に対応する範囲Ｚ１２が、アバランシェ降伏が発生する0.4乃至0.6MV/cm以上の電界強度とされ、画素１００の中心付近に対応する電界強度分布Ｄ１１の中心付近の範囲Ｚ１１においては、範囲Ｚ１２よりも電界強度は低いが、アバランシェ降伏が発生する0.4MV/cm以上とされる。
すなわち、図９の画素構造における電界強度分布においては、画素１００の中心付近よりも、その周辺部における範囲の方が、電界強度が強い範囲として形成されるが、中心付近の範囲Ｚ１１においても、0.4MV/cm以上であり、アバランシェ降伏を発生させることができる。
結果として、図９の画素構造からなる画素１００においては、図１０で示されるようなポテンシャル分布と、図１１で示されるような電界強度分布とに基づいて、ポテンシャルバリヤの発生が抑制されることにより、微細な画素１００における受光感度を向上させることが可能となる。
尚、図９の場合、例えば、P+部１４１、およびN+部１４２の密度は、1e16乃至5e17（1/cm3）程度とし、カソード１４３、およびアノード１４４の密度は、1e20（1/cm3）程度とし、カソード１４３、およびアノード１４４間の印可電圧を調整することで、アバランシェ領域Ｚｂにおける電界強度を0.4乃至0.6MV/cmとすることができる。
また、P+部１４１、N+部１４２、カソード１４３、およびアノード１４４の各密度、並びに、カソード１４３およびアノード１４４間の電位差は、一例に過ぎず、これに限定されるものではない。
尚、Ｐ型、Ｎ型、電子と正孔等について、極性については反対のものであってもよく、以降の実施の形態においても同様である。
＜＜２．第２の実施の形態＞＞
以上においては、図６の基本的な画素構造を形成するP+部１２２に対応する構成を省略する例について説明してきたが、アバランシェ領域を形成できれば、図６におけるN+部１２３に対応する構成を省略するようにしてもよい。
図１２は、図９の画素構造における図６のN+部１２３の構成に対応するN+部１４２の構成を省略した画素１００の画素構造を示している。
尚、図１２の画素構造において、図９の画素構造における構成と同一の機能を備えた構成については、同一の符号を付しており、その説明は省略する。
図１２の画素構造において、図９の画素構造と異なる点は、N+部１４２およびカソード１４３に代えて、カソード１５１が設けられている点である。
すなわち、図１２の画素構造においては、N+部１４２が省略されて、カソード１５１は、厚さｄ１１が、カソード１４３よりも大きくされている。
このような構造により、図１２の画素構造における矢印A方向のポテンシャル分布は、図１３で示されるように、矢印A方向の位置の変化に対して単調変化するような分布とされることにより、図７の点線で囲まれるようなポテンシャルバリヤが発生しない。
また、図１２の画素構造においては、P+部１４１における、環状部１４１ａと、円板状のカソード１５１との間で生じるフリンジ電界によりアバランシェ領域Ｚｃが形成されてアバランシェ降伏が生じる構成とされている。
さらに、図１２の画素構造においては、矢印B方向に対して、図１４で示されるような電界強度分布が形成される。
すなわち、環状部１４１ａにおける図１２の図中左側部分とカソード１５１との間で、図１４の上部の一点鎖線で示されるような電界強度分布が形成され、環状部１４１ａにおける図１２の図中右側部分とカソード１５１との間で、図１４の上部の点線で示されるような電界強度分布が形成される。
結果として、環状部１４１ａとカソード１５１との間で形成されるフリンジ電界により、図１４の一点鎖線で示される電界強度分布と、点線で示される電界強度分布とを含む、電界強度分布が合成されることにより、図１４の上部における、実線で示されるような２つのピークを備えた電界強度分布が形成される。
このとき、図１２の画素構造においては、画素１００の上面から見たとき（入射光の入射方向からみたとき）の電界強度分布Ｄ２１で示されるように、図１４の上部の位置Ｂ２１乃至Ｂ２４に対応する範囲Ｚ２２においては、アバランシェ降伏が発生する0.4乃至0.6MV/cm以上とされ、画素１００の中心付近に対応する電界強度分布Ｄ２１の中心付近の範囲Ｚ２１においては、範囲Ｚ２２よりも電界強度は低いが、アバランシェ降伏が発生する0.4MV/cm以上とされる。
すなわち、図１２の画素構造においては、画素１００の中心付近よりも、その周辺部における範囲の方が、電界強度が強い範囲として形成されるが、中心付近の範囲Ｚ２１においても、0.4MV/cm以上であり、アバランシェ降伏を発生させることができる。
結果として、図１２の画素構造からなる画素１００においては、図１３で示されるようなポテンシャル分布と、図１４で示されるような電界強度分布とに基づいて、ポテンシャルバリヤの発生が抑制されることにより、微細な画素１００における受光感度を向上させることが可能となる。
尚、図１２の場合、例えば、P+部１４１の密度は、1e16乃至5e17（1/cm3）程度とし、カソード１５１、およびアノード１４４の密度は、1e20（1/cm3）程度とし、カソード１５１、およびアノード１４４間の印可電圧を調整することで、アバランシェ領域Ｚｃにおける電界強度を0.4乃至0.6MV/cmとすることができる。
また、P+部１４１、カソード１５１、およびアノード１４４の各密度、並びに、カソード１５１およびアノード１４４間の電位差は、一例に過ぎず、これに限定されるものではない。
＜＜３．第３の実施の形態＞＞
以上においては、図６の基本的な画素構造を形成するP+部１２２およびN+部１２３に対応する構成を省略する例について説明してきたが、図１２のカソード１５１を取り囲むようにN+部が形成されるようにしてもよい。
図１５は、図１２の画素構造におけるカソード１５１を取り囲むように、図９のN+部１４２に対応する構成が形成されるようにした画素１００の画素構造を示している。
尚、図１５の画素構造において、図１２の画素構造における構成と同一の機能を備えた構成については、同一の符号を付しており、その説明は省略する。
図１５の画素構造において、図１２の画素構造と異なる点は、カソード１５１に代えて、N+部１６１およびカソード１６２が設けられている点である。
すなわち、図１５の画素構造においては、カソード１５１に対応するカソード１６２が設けられて、その周囲に環状構造のN+部１６１が形成されている。N+部１６１の径Ｗ３１は、例えば、図９のN+部１４２の径W２と同一である。
また、図１５の画素構造においては、P+部１４１における、環状部１４１ａと、環状構造のN+部１６１との間で生じるフリンジ電界によりアバランシェ領域Ｚｄが形成されてアバランシェ降伏が生じる構成とされている。
このような構造により、図１５の画素構造における矢印A方向のポテンシャル分布は、図１６で示されるように、矢印A方向の位置の変化に対して単調変化するような分布とされることにより、図７の点線で囲まれるようなポテンシャルバリヤが発生しない。
さらに、図１５の画素構造においては、矢印B方向に対して、図１７で示されるような電界強度分布が形成される。
すなわち、環状部１４１ａにおける図１５の図中左側部分とN+部１６１との間で、図１７の上部の一点鎖線で示されるような電界強度分布が形成され、環状部１４１ａにおける図１５の図中右側部分とN+部１６１との間で、図１７の上部の点線で示されるような電界強度分布が形成される。
結果として、環状部１４１ａとN+部１６１との間で形成されるフリンジ電界により、図１７の一点鎖線で示される電界強度分布と、点線で示される電界強度分布とを含む、電界強度分布が合成されることにより、図１７の上部における、実線で示されるような２つのピークを備えた電界強度分布が形成される。
このとき、図１５の画素構造においては、画素１００の上面から見たとき（入射光の入射方向からみたとき）の電界強度分布Ｄ３１で示されるように、図１５の上部の位置Ｂ３１乃至Ｂ３４に対応する範囲Ｚ３２においては、アバランシェ降伏が発生する0.4乃至0.6MV/cm以上とされ、画素１００の中心付近に対応する電界強度分布Ｄ３１の中心付近の範囲Ｚ３１においては、範囲Ｚ３２よりも電界強度は低いが、アバランシェ降伏が発生する0.4MV/cm以上とされる。
すなわち、図１５の画素構造においては、画素１００の中心付近よりも、その周辺部における範囲の方が、電界強度が強い範囲として形成されるが、中心付近の範囲Ｚ３１においても、0.4MV/cm以上であり、アバランシェ降伏を発生させることができる。
結果として、図１５の画素構造からなる画素１００においては、図１６で示されるようなポテンシャル分布と、図１７で示されるような電界強度分布とに基づいて、ポテンシャルバリヤの発生が抑制されることにより、微細な画素１００における受光感度を向上させることが可能となる。
尚、図１５の場合、例えば、P+部１４１、およびN+部１６１の密度は、1e16乃至5e17（1/cm3）程度とし、アノード１４４およびカソード１６２の密度は、1e20（1/cm3）程度とし、カソード１６２、およびアノード１４４間の印可電圧を調整することで、アバランシェ領域Ｚｂにおける電界強度を0.4乃至0.6MV/cmとすることができる。
また、P+部１４１、N+部１６１、カソード１６２、およびアノード１４４の各密度、並びに、カソード１６２およびアノード１４４間の電位差は、一例に過ぎず、これに限定されるものではない。
＜＜４．第４の実施の形態＞＞
以上においては、電界強度分布にピークが２か所現れる例について説明してきたが、環状部１４１ａの穴部の径と、N+部１４２の径との関係を調整することにより、電界強度分布にピークが画素１００の中心部にのみ現れるようにしてもよい。
図１８は、図９の画素構造におけるN+部１４２の水平方向の径と環状部１４１ａの穴部の径との関係を調整して、電界強度分布のピークが画素１００の中心部にのみ現れるようにした画素１００の画素構造の例を示している。
尚、図１８の画素構造において、図９の画素構造における構成と同一の機能を備えた構成については、同一の符号を付しており、その説明は省略する。
図１８の画素構造において、図９の画素構造と異なる点は、N+部１４２、およびカソード１４３に代えて、N+部１７１およびカソード１７２が設けられている点である。
すなわち、図１８の画素構造においては、環状部１４１ａにおける穴部の径Ｗ４１と、N+部１７１の径Ｗ４２とが調整されて、環状部１４１ａとN+部１７１とで形成されるフリンジ電界が調整されることで、構成される電界強度分布（図２０）が調整されて、ピークが画素１００の中心位置付近の１か所にのみ現れる。
このような構造においても、図１８の画素構造における矢印A方向のポテンシャル分布は、図１９で示されるように、矢印A方向の位置の変化に対して単調変化するような分布とされることにより、図７の点線で囲まれるようなポテンシャルバリヤが発生しない。
また、図１８の画素構造においては、P+部１４１における、環状部１４１ａと、N+部１７１との間で生じるフリンジ電界によりアバランシェ領域Ｚｅが形成されてアバランシェ降伏が生じる構成とされている。
さらに、図１８の画素構造においては、矢印B方向に対して、図２０で示されるような電界強度分布が形成される。
すなわち、環状部１４１ａにおける図１８の図中左側部分とN+部１７１との間で、図１８の上部の一点鎖線で示されるような電界強度分布が形成され、環状部１４１ａにおける図１８の図中右側部分とN+部１７１との間で、図２０の上部の点線で示されるような電界強度分布が形成される。
結果として、環状部１４１ａとN+部１７１との間で形成されるフリンジ電界により、図２０の一点鎖線で示される電界強度分布と、点線で示される電界強度分布とを含む、電界強度分布が合成されることにより、図２０の上部における、実線で示されるようなピークが画素１００の中心位置にのみ現れる電界強度分布が形成される。
このとき、図１８の画素構造においては、画素１００の上面から見たときの電界強度分布Ｄ４１で示されるように、図２０の上部の位置Ｂ４１乃至Ｂ４４に対応する範囲Ｚ４２においては、アバランシェ降伏が発生する0.4乃至0.6MV/cm以上とされ、図２０の上部の位置Ｂ４２乃至Ｂ４３に対応する中央付近の範囲Ｚ４１においては、特に電界強度が高い範囲とされる。
すなわち、図１８の画素構造においては、画素１００の中心付近において最も電界強度が強い範囲として形成される、アバランシェ降伏を発生させることができる。
結果として、図１８の画素構造からなる画素１００においては、図１９で示されるようなポテンシャル分布と、図２１で示されるような電界強度分布とに基づいて、ポテンシャルバリヤの発生が抑制されることにより、微細な画素１００における受光感度を向上させることが可能となる。
尚、図１８の場合、例えば、P+部１４１およびN+部１７１の密度は、1e16乃至5e17（1/cm3）程度とし、アノード１４４およびカソード１７２の密度は、1e20（1/cm3）程度とし、環状部１４１ａの穴部の径Ｗ４１は、0.5乃至1.5umとし、N+部１７１の径Ｗ４２は、W41-0.5um乃至W41-0.1umとし、N+部１７１、およびアノード１４４間の印可電圧を調整することで、アバランシェ領域Ｚｅにおける電界強度を0.4乃至0.6MV/cmとすることができる。
また、P+部１４１、N+部１７１、カソード１７２、およびアノード１４４の各密度、環状部１４１ａの穴部の径Ｗ４１、および、N+部１７１の径Ｗ４２、並びに、カソード１６２およびアノード１４４間の電位差は、一例に過ぎず、これに限定されるものではない。
さらに、以上においては、環状部１４１ａの穴部の径Ｗ４１、および、N+部１７１の径Ｗ４２を調整する例について説明してきたが、N+部１７１に代えて、図１５のN+部１６１の径Ｗ３１が調整されるようにしてもよい。
＜＜５．第５の実施の形態＞＞
以上においては、環状部１４１ａの穴部の径と、N+部１４２の径との関係を調整することにより、電界強度分布にピークが画素１００の中心部にのみ現れるようにする例について説明してきたが、環状部１４１ａの穴部にP-部を形成するようにしてもよい。
図２１は、図１５の画素構造における環状部１４１ａの穴部にP-部を形成するようにした画素１００の画素構造の例を示している。
尚、図２１の画素構造において、図１５の画素構造における構成と同一の機能を備えた構成については、同一の符号を付しており、その説明は省略する。
図２１の画素構造において、図１５の画素構造と異なる点は、N+部１６１、およびカソード１６２に代えて、N+部１８１、およびカソード１８２が設けられ、さらに、環状部１４１ａの穴部にP-部１８３が設けられている点である。
すなわち、図２１の画素構造においては、図１５の画素構造にさらに、環状部１４１ａの穴部にP-（P-型半導体領域）からなるP-部１８３が設けられた点で異なる。尚、N+部１８１、およびカソード１８２は、N+部１６１、およびカソード１６２と対応する同一の構成である。
このような構造により、図２１の画素構造における矢印A方向のポテンシャル分布は、図２２で示されるように、矢印A方向の位置の変化に対して、一点鎖線で示される図１６のポテンシャル分布に対して、実線で示されるような分布とされることにより、図７の点線で囲まれるようなポテンシャルバリヤが発生しないことに加えて、図１６のポテンシャル分布よりも、より滑らかに変化するポテンシャル分布とされる。
また、図２１の画素構造においては、P+部１４１における、環状部１４１ａと、N+部１８１との間で生じるフリンジ電界に加えて、P-部と、N+部１７１との間で生じる電界（以下、P-部電界とも称する）の影響により、アバランシェ領域Ｚｆが形成されてアバランシェ降伏が生じる構成とされている。
さらに、図２１の画素構造においては、矢印B方向に対して、図２３で示されるような電界強度分布が形成される。
すなわち、環状部１４１ａにおける図２１の図中左側部分とN+部１８１との間で、図２３の上部の一点鎖線で示されるような電界強度分布が形成され、環状部１４１ａにおける図２１の図中右側部分とN+部１７１との間で、図２３の上部の点線で示されるような電界強度分布が形成される。
さらに、P-部１８３と、N+部１８１との間で構成されるP-部電界により、二点鎖線で示されるような電界強度分布が形成される。
結果として、環状部１４１ａとN+部１８１との間で形成されるフリンジ電界と、P-部１８３と、N+部１８１との間で構成されるP-部電界とにより、図２３の一点鎖線で示される電界強度分布、点線で示される電界強度分布、および二点鎖線で示される電界強度分布を含む、環状部１４１ａとN+部１８１との間で形成される電界強度分布、およびP-部１８３とN+部１８１との間で形成される電界強度分布が合成されることにより、図２３の上部における、実線で示されるような幅の広いピークが画素１００の中心位置に現れる電界強度分布が形成される。
このとき、図２１の画素構造においては、画素１００の上面から見たときの電界強度分布Ｄ５１で示されるように、図２３の上部の位置Ｂ５１乃至Ｂ５４に対応する範囲Ｚ５２においては、アバランシェ降伏が発生する0.4乃至0.6MV/cm以上とされ、範囲Ｚ５１においては、広いピークとされる。
すなわち、図２１の画素構造においては、画素１００の中心付近において最も電界強度が強い範囲が広く形成されて、アバランシェ降伏を発生させることができる。
結果として、図２１の画素構造からなる画素１００においては、図２２で示されるようなポテンシャル分布と、図２３で示されるような電界強度分布とに基づいて、ポテンシャルバリヤの発生が抑制されることにより、微細な画素１００における受光感度を向上させることが可能となる。
尚、図２１の場合、例えば、P+部１４１およびN+部１８１の密度は、1e16乃至5e17（1/cm3）程度とし、P-部１８３の密度は、1e15乃至1e17（1/cm3）程度とし、アノード１４４およびカソード１８２の密度は、1e20（1/cm3）程度とし、N+部１８１、およびアノード１４４間の印可電圧を調整することで、アバランシェ領域Ｚｆにおける電界強度を0.4乃至0.6MV/cmとすることができる。
また、P+部１４１、N+部１８１、P-部１８３、カソード１８２、およびアノード１４４の各密度、並びに、カソード１８２およびアノード１４４間の電位差は、一例に過ぎず、これに限定されるものではない。
＜＜６．第６の実施の形態＞＞
以上においては、環状部１４１ａの穴部にP-部を形成するようにする例について説明してきたが、さらに、P-部の上部にN-型半導体領域からなるN-部を形成するようにしてもよい。
図２４は、図２１の画素構造における環状部１４１ａの穴部にP-部を形成した上で、さらに、P-部上にN-（N-型半導体領域）からなるN-部を形成するようにした画素１００の画素構造の例を示している。
尚、図２４の画素構造において、図２１の画素構造における構成と同一の機能を備えた構成については、同一の符号を付しており、その説明は省略する。
図２４の画素構造において、図２１の画素構造と異なる点は、P-部１８３の上に、N-部が設けられている点である。
すなわち、図２４の画素構造においては、図２１の画素構造にさらに、N-部１９１が設けられた点で異なる。
このような構造により、図２４の画素構造における矢印A方向のポテンシャル分布は、図２５で示されるように、図２２で示されるポテンシャル分布よりも、矢印A方向の変化に対してより滑らかに変化する上、図７の点線で囲まれるようなポテンシャルバリヤが発生しないポテンシャル分布とされる。
また、N-部１９１は、例えば、5e14乃至5e15（1/cm3）程度であり、密度が希薄なため、電界への影響を与えない。このため、図２６で示される図２４の画素構造における電界強度分布は、図２３における電界強度分布と同様である。
結果として、図２６の上部における、実線で示されるような幅の広いピークが画素１００の中心位置に現れる電界強度分布が形成される。
すなわち、図２３の画素１００の画素構造においては、図２６の下部の、画素１００の上面から見たとき（入射光の入射方向から見たとき）の電界強度分布Ｄ６１で示されるように、図２６の上部の位置Ｂ６１乃至Ｂ６４に対応する範囲Ｚ６２が、アバランシェ降伏が発生する0.4乃至0.6MV/cm以上の電界強度とされ、画素１００の中心付近に対応する電界強度分布Ｄ６１の中心付近の、図２６の上部の位置Ｂ６２乃至Ｂ６３に対応する範囲Ｚ６１においては、広いピークとされる。
すなわち、図２４の画素構造においては、画素１００の中心付近において最も電界強度が強い範囲として形成される、アバランシェ降伏を発生させることができる。
結果として、図２４の画素構造からなる画素１００においては、図２５で示されるようなポテンシャル分布と、図２６で示されるような電界強度分布とに基づいて、ポテンシャルバリヤの発生が抑制されることにより、微細な画素１００における受光感度を向上させることが可能となる。
尚、図２４の場合、例えば、P+部１４１およびN+部１８１の密度は、1e16乃至5e17（1/cm3）程度とし、P-部１８３の密度は、1e16乃至5e17（1/cm3）程度とし、N-部１９１の密度は、5e14乃至5e15（1/cm3）程度とし、アノード１４４およびカソード１８２の密度は、1e20（1/cm3）程度とし、N+部１８１、およびアノード１４４間の印可電圧を調整することで、アバランシェ領域Ｚｇにおける電界強度を0.4乃至0.6MV/cmとすることができる。
また、P+部１４１、N+部１８１、P-部１８３、N-部１９１、カソード１８２、およびアノード１４４の各密度、並びに、カソード１８２およびアノード１４４間の電位差は、一例に過ぎず、これに限定されるものではない。
＜＜７．第７の実施の形態＞＞
以上においては、アノード１４４は、基板１０４の表面位置に形成されている例について説明してきたが、境界１４５の側面に設けられてもよい。
図２７は、図９の画素構造におけるアノード１４４を境界１４５の側面に形成するようにした画素１００の画素構造の例を示している。
尚、図２７の画素構造において、図９の画素構造における構成と同一の機能を備えた構成については、同一の符号を付しており、その説明は省略する。
図２７の画素構造において、図９の画素構造と異なる点は、アノード１４４に代えて、アノード１４４’が設けられている点である。
すなわち、図２７の画素構造においては、図９の画素構造におけるアノード１４４’が境界１４５の側面部に設けられた点で異なる。
このような構造においても、図２７の画素構造における矢印A方向のポテンシャル分布は、図２８で示されるように、図１０で示されるポテンシャル分布と同様に、図７の点線で囲まれるようなポテンシャルバリヤが発生しないポテンシャル分布とされる。
また、電界強度分布についても、図２８で示されるように、図１１で示される電界強度分布と同様に、環状部１４１ａとN+部１４２との間で形成されるフリンジ電界により、図２８の一点鎖線で示される電界分布と、点線で示される電界分布とを含む、環状部１４１ａとN+部１４２との間で形成される電界分布が合成されることにより、図２８の上部における、実線で示されるような２つのピークを備える電界強度分布が形成される。
このとき、図２７の画素構造においても、図２９の下部の、画素１００の上面から見たとき（入射光の入射方向から見たとき）の電界強度分布Ｄ７１で示されるように、図２９の上部の位置Ｂ７１乃至Ｂ７４に対応する範囲Ｚ７２が、アバランシェ降伏が発生する0.4乃至0.6MV/cm以上の電界強度とされ、画素１００の中心付近に対応する電界強度分布Ｄ７１の中心付近の範囲Ｚ７１においては、範囲Ｚ７２よりも電界強度は低いが、アバランシェ降伏が発生する0.4MV/cm以上とされる。
すなわち、図２７の画素構造においては、画素１００の中心付近よりも、その周辺部における範囲の方が、電界強度が強い範囲として形成されるが、中心付近の範囲Ｚ７１においても、0.4MV/cm以上であり、アバランシェ降伏を発生させることができる。
結果として、図２７の画素構造からなる画素１００においては、図２８で示されるようなポテンシャル分布と、図２９で示されるような電界強度分布とに基づいて、ポテンシャルバリヤの発生が抑制されることにより、微細な画素１００における受光感度を向上させることが可能となる。
尚、図２７の場合、例えば、P+部１４１、およびN+部１４２の密度は、1e16乃至5e17（1/cm3）程度とし、カソード１４３、およびアノード１４４’の密度は、1e20（1/cm3）程度とし、カソード１４３、およびアノード１４４間の印可電圧を調整することで、アバランシェ領域Ｚｂにおける電界強度を0.4乃至0.6MV/cmとすることができる。
また、P+部１４１、N+部１４２、カソード１４３、およびアノード１４４’の各密度、並びに、カソード１４３およびアノード１４４’間の電位差は、一例に過ぎず、これに限定されるものではない。
＜＜８．電子機器への適用例＞＞
上述した固体撮像素子は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
図３０は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
図３０に示される撮像装置１００１は、光学系１００２、シャッタ装置１００３、固体撮像素子１００４、駆動回路１００５、信号処理回路１００６、モニタ１００７、およびメモリ１００８を備えて構成され、静止画像および動画像を撮像可能である。
光学系１００２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子１００４に導き、固体撮像素子１００４の受光面に結像させる。
シャッタ装置１００３は、光学系１００２および固体撮像素子１００４の間に配置され、駆動回路１００５の制御に従って、固体撮像素子１００４への光照射期間および遮光期間を制御する。
固体撮像素子１００４は、上述した固体撮像素子１１を含むパッケージにより構成される。固体撮像素子１００４は、光学系１００２およびシャッタ装置１００３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子１００４に蓄積された信号電荷は、駆動回路１００５から供給される駆動信号（タイミング信号）に従って転送される。
駆動回路１００５は、固体撮像素子１００４の転送動作、および、シャッタ装置１００３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子１００４おうよびシャッタ装置２０３を駆動する。
信号処理回路１００６は、固体撮像素子１００４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路１００６が信号処理を施すことにより得られた画像（画像データ）は、モニタ１００７に供給されて表示されたり、メモリ１００８に供給されて記憶（記録）されたりする。
このように構成されている撮像装置１００１においても、上述した固体撮像素子１００４に代えて、上述した固体撮像素子１１を適用することにより、全画素でFD変換効率の切り替えを実現させることが可能となる。
＜＜９．固体撮像素子の使用例＞＞
図３１は、上述の固体撮像素子１１を使用する使用例を示す図である。
上述した固体撮像素子１１は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
尚、本技術は、以下のような構成も取ることができる。
＜１＞ アノードに接続された第１の極性の半導体領域と、
カソードに接続された第２の極性の半導体領域とから形成されるアバランシェ領域を有するアバランシェ型フォトダイオードを備え、
前記第１の極性の半導体領域は、入射光の入射方向から見て中心部に穴部を備えた環状構造であり、
前記第２の極性の半導体領域は、前記入射光の入射方向に対して前記環状構造の穴部の位置の後段に形成される
固体撮像素子。
＜２＞ 前記第１の極性の半導体領域は、P+型半導体領域またはN+型半導体領域であり、前記第２の極性の半導体領域は、N+型半導体領域またはP+型半導体領域である
＜１＞に記載の固体撮像素子。
＜３＞ 前記第２の極性の半導体領域は、不純物過多の半導体からなる前記カソードである
＜１＞に記載の固体撮像素子。
＜４＞ 前記第２の極性の半導体領域は、N++型半導体領域またはP++型半導体領域からなる前記カソードである
＜３＞に記載の固体撮像素子。
＜５＞ 前記第１の極性の半導体領域は、P+型半導体領域またはN+型半導体領域であり、前記第２の極性の半導体領域は、N+型半導体領域およびN++半導体領域からなるカソード、またはP+型半導体領域およびP++半導体領域からなるカソードである
＜１＞に記載の固体撮像素子。
＜６＞ 前記第２の極性の半導体領域において、前記N+型半導体領域は、前記N++半導体領域からなるカソードを囲むように形成される、または前記P+型半導体領域は、前記P++半導体領域からなるカソードを囲むように形成される
＜５＞に記載の固体撮像素子。
＜７＞ 前記穴部の前記入射方向から見た径と、前記第２の極性の半導体領域の前記入射方向から見た径との関係は、前記アバランシェ領域における電界強度分布のピークが１つとなる関係である
＜１＞に記載の固体撮像素子。
＜８＞ 前記第１の極性の半導体領域は、P+型半導体領域またはN+型半導体領域であり、前記第２の極性の半導体領域は、N+型半導体領域またはP+型半導体領域であり、前記穴部には、P-型半導体領域またはN-半導体領域がさらに形成される
＜１＞に記載の固体撮像素子。
＜９＞ 前記穴部の前段には、N-型半導体領域またはP-半導体領域がさらに形成される
＜８＞に記載の固体撮像素子。
＜１０＞ 前記アノードは、基板の表面に形成される、前記基板に埋め込まれて形成される、または画素境界の側面に形成される
＜１＞乃至＜９＞のいずれかに記載の固体撮像素子。
＜１１＞ アノードに接続された第１の極性の半導体領域と、
カソードに接続された第２の極性の半導体領域とから形成されるアバランシェ領域を有するアバランシェ型フォトダイオードを備え、
前記第１の極性の半導体領域は、入射光の入射方向から見て中心部に穴部を備えた環状構造であり、
前記第２の極性の半導体領域は、前記入射光の入射方向に対して前記環状構造の穴部の位置の後段に形成される固体撮像素子を有する
撮像装置。
＜１２＞ アノードに接続された第１の極性の半導体領域と、
カソードに接続された第２の極性の半導体領域とから形成されるアバランシェ領域を有するアバランシェ型フォトダイオードを備え、
前記第１の極性の半導体領域は、入射光の入射方向から見て中心部に穴部を備えた環状構造であり、
前記第２の極性の半導体領域は、前記入射光の入射方向に対して前記環状構造の穴部の位置の後段に形成される固体撮像素子を有する
電子機器。
１１ 固体撮像素子， ２１ 画素アレイ部， ４１ 画素， １０１ オンチップレンズ， １０２ カラーフィルタ， １０３ 光電変換層， １０４ 基板， １２１ P+部， １２１ａ 環状部， １２２ P+部， １２３ N+部， １２４ カソード， １２５ アノード， １２６ 境界， １４１ P+部， １４１ａ 環状部， １４２ N+部， １４３ カソード， １４４，１４４’ アノード， １４５ 境界， １５１ カソード， １６１ N+部， １６２ カソード， １７１ N+部， １７２ カソード， １８１ N+部， １８２ カソード， １８３ P-部， １９１ N-部

Claims (12)

  1. アノードに接続された第１の極性の半導体領域と、
    カソードに接続された第２の極性の半導体領域とから形成されるアバランシェ領域を有するアバランシェ型フォトダイオードを備え、
    前記第１の極性の半導体領域は、入射光の入射方向から見て中心部に穴部を備えた環状構造であり、
    前記第２の極性の半導体領域は、前記入射光の入射方向に対して前記環状構造の穴部の位置の後段に形成される
    固体撮像素子。
  2. 前記第１の極性の半導体領域は、P+型半導体領域またはN+型半導体領域であり、前記第２の極性の半導体領域は、N+型半導体領域またはP+型半導体領域である
    請求項１に記載の固体撮像素子。
  3. 前記第２の極性の半導体領域は、不純物過多の半導体からなる前記カソードである
    請求項１に記載の固体撮像素子。
  4. 前記第２の極性の半導体領域は、N++型半導体領域またはP++型半導体領域からなる前記カソードである
    請求項３に記載の固体撮像素子。
  5. 前記第１の極性の半導体領域は、P+型半導体領域またはN+型半導体領域であり、前記第２の極性の半導体領域は、N+型半導体領域およびN++半導体領域からなるカソード、またはP+型半導体領域およびP++半導体領域からなるカソードである
    請求項１に記載の固体撮像素子。
  6. 前記第２の極性の半導体領域において、前記N+型半導体領域は、前記N++半導体領域からなるカソードを囲むように形成される、または前記P+型半導体領域は、前記P++半導体領域からなるカソードを囲むように形成される
    請求項５に記載の固体撮像素子。
  7. 前記穴部の前記入射方向から見た径と、前記第２の極性の半導体領域の前記入射方向から見た径との関係は、前記アバランシェ領域における電界強度分布のピークが１つとなる関係である
    請求項１に記載の固体撮像素子。
  8. 前記第１の極性の半導体領域は、P+型半導体領域またはN+型半導体領域であり、前記第２の極性の半導体領域は、N+型半導体領域またはP+型半導体領域であり、前記穴部には、P-型半導体領域またはN-半導体領域がさらに形成される
    請求項１に記載の固体撮像素子。
  9. 前記穴部の前段には、N-型半導体領域またはP-半導体領域がさらに形成される
    請求項８に記載の固体撮像素子。
  10. 前記アノードは、基板の表面に形成される、前記基板に埋め込まれて形成される、または画素境界の側面に形成される
    請求項１に記載の固体撮像素子。
  11. アノードに接続された第１の極性の半導体領域と、
    カソードに接続された第２の極性の半導体領域とから形成されるアバランシェ領域を有するアバランシェ型フォトダイオードを備え、
    前記第１の極性の半導体領域は、入射光の入射方向から見て中心部に穴部を備えた環状構造であり、
    前記第２の極性の半導体領域は、前記入射光の入射方向に対して前記環状構造の穴部の位置の後段に形成される固体撮像素子を有する
    撮像装置。
  12. アノードに接続された第１の極性の半導体領域と、
    カソードに接続された第２の極性の半導体領域とから形成されるアバランシェ領域を有するアバランシェ型フォトダイオードを備え、
    前記第１の極性の半導体領域は、入射光の入射方向から見て中心部に穴部を備えた環状構造であり、
    前記第２の極性の半導体領域は、前記入射光の入射方向に対して前記環状構造の穴部の位置の後段に形成される固体撮像素子を有する
    電子機器。
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