KR20220092506A - 센싱 디바이스 및 측거 장치 - Google Patents

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KR20220092506A
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transistor
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voltage
inverter
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KR1020227014104A
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마사키 사카키바라
히데카즈 키쿠치
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

[과제] 환경의 조도에 관계없이, 높은 정밀도로 광자를 검출하는 것이 가능한 센싱 디바이스를 제공한다.
[해결 수단] 본 개시에 따른 센싱 디바이스는, 광 검출기와, 상기 광 검출기와 제1 기준 전위의 사이에 접속된 부하 소자와, 상기 광 검출기와 상기 부하 소자의 사이의 노드 전압에 따라 온하는 제1 도전형의 제1 트랜지스터와, 상기 제1 트랜지스터의 전류 또는 제2 신호선의 전압에 따라 상기 제1 기준 전위와 상기 제1 트랜지스터의 사이를 온하는 제1 도전형의 제2 트랜지스터와, 상기 제2 신호선의 전압에 따라 상기 제1 트랜지스터와 제2 기준 전위의 사이를 온하는 제2 도전형의 제3 트랜지스터와, 상기 제1 트랜지스터와 상기 제3 트랜지스터의 사이의 노드와 제4 신호선의 사이에 접속된 제1 인버터를 구비한다.

Description

센싱 디바이스 및 측거 장치
본 개시는, 센싱 디바이스 및 측거 장치에 관한 것이다.
차량용, 모바일 등 복수의 분야에 있어서, 광원으로부터의 조사광이 물체에 의해 반사되어, 검출기로 되돌아올 때까지의 비행 시간(ToF)에 기초하여 물체까지의 거리를 측정하는 센싱 디바이스의 응용이 진행되고 있다. 센싱 디바이스에서 사용되는 수광 소자로서, 애벌런치 포토다이오드(APD)가 알려져 있다. 가이거 모드(Geiger mode)의 APD에서는, 단자간에 항복 전압 이상의 전압이 인가되어, 단일 광자(photon)의 입사에 의해 애벌런치 현상이 발생한다. 단일 광자를 애벌런치 현상에 의해 증배시키는 APD는, 단일 광자 애벌런치 다이오드(SPAD; Single-Photon Avalanche Diode)라고 불린다.
SPAD에서는, 단자간의 전압을 항복 전압까지 낮춤으로써, 애벌런치 현상을 멈출 수 있다. 단자간의 전압을 낮추어, 애벌런치 현상을 멈추는 것은, ??칭(quench)이라고 불린다. 그리고, SPAD의 단자간의 전압을 항복 전압 이상의 바이어스전압으로 리차지(recharge)하면, 다시 광자의 검출을 행할 수 있게 된다.
예를 들면, 고조도의 환경에서는, 센싱 디바이스의 리차지를 할 수 없게 되거나, 리차지 시간이 길어지게 되는 경우가 있다. 이 경우, 광자 검출의 정밀도가 저하된다. 높은 정밀도로 측거를 하기 위해, 폭넓은 다이나믹 레인지에 대응한 센싱 디바이스 및 측거 장치가 요구되고 있다.
이에, 본 개시는, 환경의 조도에 관계없이, 높은 정밀도로 광자를 검출하는 것이 가능한 센싱 디바이스 및 측거 장치를 제공한다.
본 개시의 일 양태에 따른 센싱 디바이스는, 광 검출기와, 상기 광 검출기와 제1 기준 전위의 사이에 접속된 부하 소자와, 상기 광 검출기와 상기 부하 소자의 사이의 제1 신호선의 전압에 따라 온(on)하는 제1 도전형의 제1 트랜지스터와, 상기 제1 트랜지스터의 전류 또는 제2 신호선의 전압에 따라 상기 제1 기준 전위와 상기 제1 트랜지스터의 사이를 온하는 제1 도전형의 제2 트랜지스터와, 상기 제2 신호선의 전압에 따라 상기 제1 트랜지스터와 제2 기준 전위의 사이를 온하는 제2 도전형의 제3 트랜지스터와, 상기 제1 트랜지스터와 상기 제3 트랜지스터 간의 제3 신호선과 제4 신호선의 사이에 접속된 제1 인버터를 구비하고 있어도 된다.
상기 제4 신호선의 전압에 따라 상기 제2 신호선에 펄스를 출력하도록 구성된 펄스 생성기를 더 구비하고 있어도 된다.
상기 펄스 생성기는, 상기 제4 신호선의 전압이 변화되면 시간 지연을 두고 상기 제2 신호선에 펄스를 출력하도록 구성되어 있어도 된다.
상기 부하 소자와 상기 광 검출기의 사이에 접속된 제1 저항기와, 상기 제1 저항기에 직렬로 접속된 제1 도전형의 제4 트랜지스터를 더 구비하고 있어도 된다.
상기 제2 신호선에 접속된 제2 인버터를 더 구비하고, 상기 부하 소자는, 제1 도전형의 제5 트랜지스터이며, 상기 제5 트랜지스터는, 상기 제2 인버터의 출력 전압에 따라 온하는 것이어도 된다.
상기 제2 신호선의 전압에 따라 상기 제2 기준 전위와 상기 제2 신호선의 사이를 온하는 제2 도전형의 제6 트랜지스터를 더 구비하고, 상기 부하 소자는, 상기 제2 신호선의 전압에 따라 온하는 제1 도전형의 제5 트랜지스터이어도 된다.
상기 펄스 생성기는, 제1 지연기와, 상기 제1 지연기에 직렬로 접속된 제2 지연기와, 상기 제2 지연기의 후단에 접속된 AND 회로와, 상기 제1 지연기와 상기 AND 회로의 사이에 접속된 제3 인버터를 포함하고, 상기 제1 지연기는, 상기 제4 신호선에 접속되고, 상기 AND 회로의 후단은, 상기 제2 신호선에 접속되어 있어도 된다.
상기 펄스 생성기는, 인버터 체인을 포함하고 있어도 된다.
상기 펄스 생성기는, 플립플롭과, 상기 플립플롭의 Q 단자에 접속된 제4 인버터를과 포함하고, 상기 플립플롭의 D 단자는, 상기 제4 신호선에 접속되고, 상기 제4 인버터의 출력측은, 상기 제2 신호선에 접속되어 있어도 된다.
상기 펄스 생성기는, 소스 접지의 2단 증폭 회로와, 상기 2단 증폭 회로의 초단에 접속된 제1 전류원과, 상기 2단 증폭 회로의 제2단에 접속된 제2 전류원과, 상기 2단 증폭 회로의 초단과 상기 2단 증폭 회로의 제2단의 사이를 접속하는 콘덴서와, 상기 2단 증폭 회로의 초단에 접속된 제5 인버터를 포함하고, 상기 2단 증폭 회로의 입력 단자는, 상기 제4 신호선에 접속되고, 상기 제5 인버터의 출력 단자는, 상기 제2 신호선에 접속되어 있어도 된다.
상기 광 검출기가 실장되어 있는 제1 기판은, 그 밖의 소자가 실장되어 있는 제2 기판과, Cu-Cu접속을 통해 전기적으로 접속되어 있어도 된다.
상기 광 검출기는, 애벌런치 포토다이오드이어도 된다.
본 개시의 일 양태에 따른 측거 장치는, 복수의 센싱 디바이스를 구비하는 측거 장치로서, 광원과, 복수의 상기 센싱 디바이스의 출력 전압의 논리합을 출력하도록 구성된 논리 회로와, 상기 광원으로부터 광이 조사된 타이밍과 상기 논리 회로로부터 출력되는 신호에 기초하여 물체와의 거리를 계측하도록 구성된 계측 회로를 구비하고 있어도 된다.
복수의 상기 센싱 디바이스의 상기 제2 신호선에 접속되어 있고, 적어도 어느 하나의 상기 센싱 디바이스의 상기 제4 신호선으로부터 상기 계측 회로에 입력되는 신호에 기초하여 상기 제2 신호선에 펄스를 출력하도록 구성된 제어 회로를 더 구비하고 있어도 된다.
본 개시의 일 양태에 따른 센싱 디바이스는, 광 검출기와, 상기 광 검출기와 제1 기준 전위의 사이에 접속된 부하 소자와, 제5 신호선의 전압에 따라 상기 광 검출기와 제6 신호선의 사이를 온하는 제2 도전형의 제7 트랜지스터와, 상기 제5 신호선의 전압에 따라 상기 제1 기준 전위와 상기 제7 트랜지스터의 사이를 온하는 제1 도전형의 제8 트랜지스터와, 상기 제6 신호선의 전압에 따라 상기 제1 기준 전위와 제7 신호선의 사이를 온하는 제1 도전형의 제9 트랜지스터와, 제8 신호선의 전압에 따라 상기 제7 신호선과 제2 기준 전위의 사이를 온하는 제2 도전형의 제10 트랜지스터와, 상기 제7 신호선과 제9 신호선의 사이에 접속된 제6 인버터를 구비하고, 상기 제5 신호선은, 상기 제9 신호선에 접속되어 있어도 된다.
상기 제9 신호선의 전압에 따라 상기 제8 신호선에 펄스를 출력하도록 구성된 펄스 생성기를 더 구비하고 있어도 된다.
상기 부하 소자와 상기 광 검출기의 사이에 접속된 제1 저항기와, 상기 제1 저항기에 직렬로 접속된 제1 도전형의 제4 트랜지스터를 더 구비하고 있어도 된다.
제1 제어 전극에 인가되는 전압에 따라 상기 제1 기준 전위와 상기 제9 트랜지스터의 사이를 온하는 제11 트랜지스터를 더 구비하고 있어도 된다.
제2 제어 전극에 인가되는 전압에 따라 상기 제7 신호선과 상기 제10 트랜지스터의 사이를 온하는 제12 트랜지스터를 더 구비하고 있어도 된다.
본 개시의 일 양태에 따른 센싱 디바이스는, 광 검출기와, 상기 광 검출기와 제1 기준 전위의 사이에 접속된 부하 소자와, 제5 신호선의 전압에 따라 상기 광 검출기와 제6 신호선의 사이를 온하는 제2 도전형의 제7 트랜지스터와, 상기 제5 신호선의 전압에 따라 상기 제1 기준 전위와 상기 제7 트랜지스터의 사이를 온하는 제1 도전형의 제8 트랜지스터와, 상기 제6 신호선의 전압에 따라 상기 제1 기준 전위와 제7 신호선의 사이를 온하는 제1 도전형의 제9 트랜지스터와, 제8 신호선의 전압에 따라 상기 제7 신호선과 제2 기준 전위의 사이를 온하는 제2 도전형의 제10 트랜지스터와, 상기 제7 신호선에 접속된 제6 인버터와, 상기 제6 인버터와 제9 신호선의 사이에 접속된 제7 인버터와, 상기 제9 신호선에 접속된 제3 지연기와, 상기 제3 지연기의 출력 전압 및 제10 신호선의 전압의 NOR을 상기 제8 신호선에 출력하도록 구성된 NOR 회로와, 상기 제9 신호선의 전압 및 상기 제8 신호선의 전압의 NAND를 상기 제5 신호선에 출력하도록 구성된 NAND 회로를 구비하고 있어도 된다.
도 1은 본 개시에 따른 센싱 디바이스의 예를 개략적으로 나타낸 블록도이다.
도 2는 센싱 디바이스를 사용한 측거의 예를 모식적으로 나타낸 도면이다.
도 3은 본 개시에 따른 센싱 디바이스의 예를 상세하게 나타낸 회로도이다.
도 4는 본 개시에 따른 센싱 디바이스에 있어서의 전압 신호 및 광자 카운트 수의 예를 나타낸 그래프이다.
도 5는 극성을 반전시킨 센싱 디바이스의 예를 나타낸 블록도이다.
도 6의 일부의 구성 요소가 생략된 센싱 디바이스의 예를 나타낸 블록도이다.
도 7은 도 3의 센싱 디바이스의 예를 상세하게 나타낸 회로도이다.
도 8은 도 3의 센싱 디바이스에 있어서의 전압 신호 및 광자 카운트 수의 예를 나타낸 그래프이다.
도 9는 도 3의 센싱 디바이스에 있어서의 펄스의 예를 나타낸 그래프이다.
도 10은 본 개시에 따른 센싱 디바이스에 있어서의 펄스의 예를 나타낸 그래프이다.
도 11은 변형예 1에 따른 센싱 디바이스의 예를 나타낸 회로도이다.
도 12는 변형예 2에 따른 센싱 디바이스의 예를 나타낸 회로도이다.
도 13은 변형예 3에 따른 센싱 디바이스의 예를 나타낸 회로도이다.
도 14는 변형예 4에 따른 센싱 디바이스의 예를 나타낸 회로도이다.
도 15는 변형예 5에 따른 센싱 디바이스의 예를 나타낸 회로도이다.
도 16은 지연기를 포함하는 펄스 생성기의 예를 나타낸 회로도이다.
도 17은 도 16의 펄스 생성기를 포함하는 센싱 디바이스에 있어서의 신호 파형의 예를 나타내는 그래프이다.
도 18은 인버터 체인을 포함하는 펄스 생성기의 예를 나타낸 회로도이다.
도 19는 플립플롭을 포함하는 펄스 생성기의 예를 나타낸 회로도이다.
도 20은 도 19의 펄스 생성기를 포함하는 센싱 디바이스에 있어서의 신호 파형의 예를 나타내는 그래프이다.
도 21은 소스 접지의 증폭기를 포함하는 펄스 생성기의 예를 나타낸 회로도이다.
도 22는 변형예 6에 따른 센싱 디바이스의 예를 나타낸 회로도이다.
도 23은 변형예 6에 따른 센싱 디바이스의 신호 파형의 예를 나타낸 그래프이다.
도 24는 변형예 7에 따른 센싱 디바이스의 예를 나타낸 회로도이다.
도 25는 변형예 8에 따른 센싱 디바이스의 예를 나타낸 회로도이다.
도 26은 변형예 9에 따른 센싱 디바이스의 예를 나타낸 회로도이다.
도 27은 변형예 9에 따른 센싱 디바이스의 예를 나타낸 회로도이다.
도 28은 Cu-Cu접속에 의해 센싱 디바이스를 실장한 예를 나타내는 사시도이다.
도 29는 dToF에 의한 측거에 대응한 회로의 예를 나타낸 회로도이다.
도 30은 카운터 및 TDC를 포함하는 회로의 예를 개략적으로 나타낸 도면이다.
도 31은 차량 제어 시스템의 개략적인 구성의 일례를 나타내는 블록도이다.
도 32는 차외 정보 검출부 및 촬상부의 설치 위치의 일례를 나타내는 설명도이다.
이하에 첨부 도면을 참조하면서, 본 개시의 바람직한 실시형태에 대해서 상세하게 설명한다. 한편, 본 명세서 및 도면에 있어서, 실질적으로 동일한 기능 구성을 갖는 구성 요소에 대해서는, 동일한 부호를 붙임으로써 중복 설명을 생략한다.
도 1의 블록도는, 본 개시에 따른 센싱 디바이스의 예를 개략적으로 나타내고 있다. 도 1의 센싱 디바이스(1)는, 검출기(5)와, ??칭(quenching)부(6)와, 검출부(9)를 구비하고 있다. 검출부(D1)는, 내부의 구성 요소로서, 스위칭부(2)와, 초기화부(3)와, 증폭부(4)를 구비하고 있다. 검출기(5)로서, 예를 들면, 포토다이오드 등의 광 검출기를 사용할 수 있다. 이하에서는, 검출기(5)로서, 단일 광자 애벌런치 다이오드(SPAD)가 사용된 경우를 예로 설명한다. 단, 검출기(5)로서, 그 밖의 물리적인 정보를 검출하는 센서를 사용하여도 된다. 센싱 디바이스(1)를 계측 회로(7)와 조합한 측거 장치(90)를 실장하는 것이 가능하다.
도 2는, 센싱 디바이스를 사용한 측거의 예를 모식적으로 나타내고 있다. 도 2에는, 광원(91) 및 측거 장치(90)를 사용하여, 물체(80)까지의 거리를 구하는 경우가 도시되어 있다. 광원(91)은, 광(em)을 물체(80)를 향해 조사한다. 측거 장치(90)는, 센싱 디바이스(1)에 의해 광(em)의 물체(80) 상에서의 반사광(rl)을 검출한다. 도 2에 나타낸 물체(80)는, 자동차로 되어 있지만, 물체의 종류에 대해서는 불문한다. 이하에서는, 도 1 및 도 2를 참조하면서, 본 개시에 따른 센싱 디바이스를 설명한다.
검출기(5)에 광자가 입사되면, 애벌런치 현상이 발생하고, 신호선(Vi1)에 서의 전압이 변화된다. ??칭부(6)에서는, 전류에 따른 전압 강하가 발생하기 때문에, 검출기(5)의 단자간 전압은, 항복 전압까지 저하되고, 애벌런치 현상이 정지된다. 스위칭부(2)는, 광자의 응답 신호의 검출을 행하는 검출 동작과, 자신의 내부 상태를 리셋하는 리셋 동작의 스위칭을 행한다. 초기화부(3)는, 리셋 동작 시에 검출부(9) 내의 전압을 변경하고, 검출부(9)가 다시 광자를 검출할 수 있도록 한다.
검출부(9)는, 검출 동작 시에 검출기(5)에서 광자와의 반응이 일어나면, 신호선(Vout)을 통해 대응하는 펄스를 출력한다. 검출부(9)(센싱 디바이스(1))의 후단에는, 버퍼(Buf)를 통해 계측 회로(7)가 접속되어 있다. 버퍼(Buf)는, 샘플러 회로라고도 불리며, 검출부(9)로부터 출력된 신호를 디지탈화한다. 도 1에 도시된 바와 같이, 복수의 센싱 디바이스 및 버퍼(Buf)가 계측 회로(7)에 접속되어 있어도 된다.
계측 회로(7)는, 예를 들면, TDC(Time to Digital Converter) 및 히스토그램 생성기를 구비하고 있다. TDC는, 신호선(TIM)으로부터 입력된 광의 조사 시각(t0)에 관한 정보에 기초하여, 광의 조사 시각(t0)으로부터 광자의 입사 시각(t1)까지의 시간을 계측한다. 이 시간은, 광원(91)으로부터 조사된 광(em)이 물체(80)에 의해 반사되고, 검출기(5)에 되돌아올 때까지의 비행 시간(ToF)에 상당한다. 히스토그램 생성기는, 복수회에 걸친 비행 시간의 계측 결과를 축적하고, 히스토그램을 생성한다. 복수회에 걸쳐 비행 시간의 계측을 행함으로써, 배경광(외란광)과, 광원으로부터 조사된 광의 반사광(rl)을 식별하는 것이 가능하게 된다. 히스토그램의 생성 시에는, 복수회에 걸친 비행 시간의 계측 결과의 평균 등의 연산이 행해져도 된다. 히스토그램의 피크를 구함으로써, 센싱 디바이스(1)와, 물체(80)의 사이의 거리를 계산하는 것이 가능하게 된다. 예를 들면, 광속도를 c로 하면, 센싱 디바이스(1)와 물체(80)까지의 거리를 L=c/2(t1-t0)의 식에 의해 계산할 수 있다. 한편, 여기서 설명한 계측 회로(7)의 처리는 일례에 지나지 않는다. 따라서, 계측 회로(7)는, 이와는 다른 내용의 처리를 행하여도 된다.
예를 들면, FPGA(Field Programmable Gate Array), ASIC(Application Specific Integrated Circuit) 등의 하드웨어 회로에 의해 계측 회로(7)를 실장할 수 있다. 단, 계측 회로(7)의 기능은, CPU(중앙 처리 장치)와, CPU 상에서 실행되는 프로그램에 의해 실장되어도 된다. 계측 회로(7)는, 프로그램 및 프로그램의 실행에 필요한 데이터를 보존하는 메모리 또는 스토리지를 포함하고 있어도 된다.
도 3의 회로도는, 센싱 디바이스(1)에 상당하는 회로의 예를 나타내고 있다. 도 3의 회로(100)는, 포토다이오드(PD)와, 펄스 생성기(8)와, 트랜지스터(10)와, 트랜지스터(11)과, 트랜지스터(12)와, 트랜지스터(13)와, 트랜지스터(14)와, 인버터(30)를 구비하고 있다. 트랜지스터(10), 트랜지스터(11) 및 트랜지스터(13)는, P-MOS 트랜지스터이다. 트랜지스터(12) 및 트랜지스터(14)는, N-MOS 트랜지스터이다. 포토다이오드(PD)는, 상술한 검출기(5)의 일례이다. 트랜지스터(10)는, 상술한 ??칭부(6)에 상당한다. 한편, 트랜지스터(10)는, 포토다이오드(PD)의 부하 소자에 상당한다. 부하 소자로서, 트랜지스터(10) 대신에, 저항기를 배치하여도 된다. 또한, 회로(100)의 신호선(Vi1)으로부터 후단의 부분은, 상술한 검출부(9)에 상당한다.
먼저, 회로(100)의 구성에 대해서 설명한다.
트랜지스터(10), 트랜지스터(11) 및 트랜지스터(13)의 소스는, 전원 전위(Vdd)에 접속되어 있다. 한편, 트랜지스터(10)의 드레인은, 포토다이오드(PD)의 캐소드에 접속되어 있다. 또한, 포토다이오드(PD)의 캐소드는, 신호선(Vi1)을 통해 트랜지스터(12)의 소스에 접속되어 있다. 포토다이오드(PD)의 애노드에는, 전압(Van)이 인가되어 있다. 포토다이오드(PD)의 캐소드/애노드간(단자간)에, 항복 전압 이상의 역전압이 인가되도록, 전압(Van)의 값을 정할 수 있다. 트랜지스터(12)의 드레인은, 트랜지스터(11)의 드레인 및 트랜지스터(13)의 게이트에 접속되어 있다. 신호선(Vi2)은, 트랜지스터(11)의 드레인 및 트랜지스터(12)의 드레인 사이의 노드와, 트랜지스터(13)의 게이트를 접속한다.
트랜지스터(13)의 드레인은, 신호선(Vi3)을 통해 인버터(30)의 입력 단자 및 트랜지스터(14)의 드레인에 접속되어 있다. 인버터(30)의 출력 단자에는, 신호선(Vout)이 접속되어 있다. 또한, 인버터(30)의 출력 단자는, 펄스 생성기(8)의 입력 단자에도 접속되어 있다. 나아가, 인버터(30)의 출력 단자는, 신호선(FB)을 통해 트랜지스터(11)의 게이트 및 트랜지스터(12)의 게이트에도 접속되어 있다. 한편, 트랜지스터(14)의 게이트는, 신호선(INI)를 통해 펄스 생성기(8)의 출력 단자에 접속되어 있다. 트랜지스터(14)의 소스는, 그라운드 전위에 접속되어 있다. 그라운드 전위로서, 예를 들면, 회로(100)의 기준 전위, 신호선의 기준 전위, 접지 전위를 사용할 수 있다. 단, 그라운드 전위로서 사용되는 전위의 종류에 대해서는 불문한다. 한편, 회로(100)에는, 신호선(Vi3)과, 그라운드 전위 사이의 기생 용량(Cp)이 도시되어 있다. 한편, 트랜지스터(10), 트랜지스터(11) 및 트랜지스터(13)의 소스는, 모두 공통의 전원 전위(Vdd)에 접속되어 있어도 된다. 또한, 트랜지스터(10), 트랜지스터(11) 및 트랜지스터(13) 중, 적어도 어느 하나의 소스는, 다른 전원 전위에 접속되어 있어도 된다.
도 4는, 센싱 디바이스(1)에 있어서의 전압 신호 및 광자 카운트 수의 예를 나타내고 있다. 도 4의 그래프(61)는, 회로(100)의 신호선(Vi1)에 있어서의 전압 파형을 나타내고 있다. 그래프(61)의 선(th)은, 인버터(30)의 임계값 전압을 나타내고 있다. 그래프(62)는, 회로(100)의 신호선(Vi2)에 있어서의 전압 파형을 나타내고 있다. 그래프(63)는, 회로(100)의 신호선(Vout)에 있어서의 전압 파형을 나타내고 있다. 한편, 그래프(64)는, 회로(100)의 계측 회로(7)에 있어서의 광자 카운트 수의 예를 나타내고 있다. 도 17, 도 20 및 도 23도, 신호선(Vi1), 신호선(Vi2) 및 신호선(Vi3)에 있어서의 전압 파형의 예를 나타내고 있다.
다음으로, 회로(100)의 동작을 설명한다.
포토다이오드(PD)가 광자와 반응하고, 포토다이오드(PD)의 캐소드/애노드간의 전류가 증가하면, 트랜지스터(10)의 소스/드레인간에서의 전압 강하에 따라, 신호선(Vi1)의 전압이 저하된다 (그래프(61)). 이 때문에, 신호선(Vi1)에, 트랜지스터(12)를 통해 접속된 신호선(Vi2)의 전압이 HIGH로부터 LOW로 변화된다 (그래프(62)). 트랜지스터(13)의 게이트에 LOW의 전압이 인가되면, 트랜지스터(13)의 소스/드레인간이 온이 되고, 신호선(Vi3)의 전압이 전원 전위(Vdd)에 의해 HIGH로 상승된다. 신호선(Vi3)으로부터 HIGH의 신호가 입력된 인버터(30)는, LOW의 신호를 출력한다. 회로(100)에서는, 광자의 검출 시에 신호선(Vout)으로부터 LOW 레벨(부극성)의 펄스가 출력된다. 후단의 계측 회로(7)는, 해당 펄스에 기초하여, 상술한 측거 처리를 실행할 수 있다.
이 때, 트랜지스터(11)의 게이트 및 트랜지스터(12)의 게이트에 LOW의 전압이 인가된다. 트랜지스터(11)의 소스/드레인간은, 온이 된다. 또한, 트랜지스터(12)의 드레인/소스간은, 오프가 된다. 이 때문에, 신호선(Vi2)은, 신호선(Vi1)으로부터 전기적으로 분리되고, 전원 전위(Vdd)에 의해 전압이 HIGH로 상승된다. HIGH의 전압이 트랜지스터(13)의 게이트에 인가되기 때문에, 트랜지스터(13)의 소스/드레인간은, 오프가 된다.
펄스 생성기(8)는, 인버터(30)의 출력 전압이 LOW가 되면, 소정의 시간 지연을 두고, 신호선(INI)에 HIGH 레벨(정극성)의 펄스를 출력한다. 이에 의해, 트랜지스터(14)의 게이트에 HIGH 레벨의 전압이 인가되어, 트랜지스터(14)의 드레인/소스간이 온이 된다. 이 때문에, 신호선(Vi3)은, 그라운드 전위의 전위에 의해 초기화되어, LOW의 전압이 된다. 신호선(Vi3)의 전압이 LOW가 되면, 인버터(30)의 출력 전압은, HIGH가 된다. 이 때문에, 신호선(Vout)에 있어서의 LOW 레벨의 펄스는, 종료한다.
펄스 생성기(8)에 인버터(30)으로부터 LOW 레벨의 펄스가 입력되고 나서, 펄스 생성기(8)가 HIGH 레벨의 펄스를 생성할 때까지의 시간 지연을 조정함으로써, 신호선(Vout)으로부터 출력되는 LOW 레벨의 펄스의 길이를 바꿀 수 있다. 인버터(30)의 출력 전압이 HIGH가 되면, 트랜지스터(11)의 게이트 및 트랜지스터(12)의 게이트에, HIGH의 전압이 인가된다. 이 때문에, 트랜지스터(11)의 소스/드레인간은, 오프가 된다. 또한, 트랜지스터(12)의 드레인/소스간은, 온으로 된다. 신호선(Vi1/Vi2) 사이가 도통되기 때문에, 다시 광자의 검출을 행하는 것이 가능하게 된다.
회로(100)에서는, 광자와의 반응 후에 펄스가 출력되는 때마다, 회로 내의 전압이 리셋된다. 이 때문에, 그래프(61∼64)의 Lh1에 도시된 바와 같은 고조도의 환경이어도, 광자를 검출할 수 있다. 회로(100)를 사용하면, 조도에 따라, 계측 회로(7)에 있어서의 광자 카운트 수가 절대적으로 단조 증가한다 (그래프(64)).
도 5의 블록도는, 극성을 반전시킨 센싱 디바이스의 예를 나타내고 있다. 도 5의 센싱 디바이스(1A)에서는, ??칭부(6A) 및 검출기(5A)가 센싱 디바이스(1)와는 반대의 순서로 접속되어 있다. 즉, 본 개시에 따른 센싱 디바이스로서, 도 3의 회로(100)의 극성을 반전시킨 회로를 사용하여도 된다. 극성을 반전시키는 경우, 회로(100)에 있어서의 N-MOS 트랜지스터를 P-MOS 트랜지스터로, P-MOS 트랜지스터를 N-MOS 트랜지스터로 각각 바꿔 놓으면 된다. 검출기(5A)가 애벌런치 포토다이오드(APD) 등의 포토다이오드인 경우, 포토다이오드의 캐소드에는, 양의 바이어스 전압이 인가된다. 회로(100)에 한하지 않고, 이하에서 설명하는 복수의 회로에 대하여도, 극성을 반전시킨 구성을 채용하는 것이 가능하다.
본 개시에 따른 센싱 디바이스는, 광 검출기와, 부하 소자와, 제2 도전형의 제7 트랜지스터와, 제1 도전형의 제8 트랜지스터와, 제1 도전형의 제9 트랜지스터와, 제2 도전형의 제10 트랜지스터와, 제6 인버터를 구비하고 있어도 된다. 부하 소자는, 광 검출기와 제1 기준 전위의 사이에 접속되어 있다. 제7 트랜지스터는, 제5 신호선의 전압에 따라 광 검출기와 제6 신호선의 사이를 온(on) 한다. 제8 트랜지스터는, 제5 신호선의 전압에 따라 제1 기준 전위와 제7 트랜지스터의 사이를 온 한다. 제9 트랜지스터는, 제6 신호선의 전압에 따라 제1 기준 전위와 제7 신호선의 사이를 온 한다. 제10 트랜지스터는, 제8 신호선의 전압에 따라 제7 신호선과 제2 기준 전위의 사이를 온 한다. 제6 인버터는, 제7 신호선과 제9 신호선의 사이에 접속되어 있다. 또한, 제5 신호선은, 제9 신호선에 접속되어 있다.
예를 들면, 제1 도전형의 트랜지스터로서, P-MOS 트랜지스터를 사용하고, 제2 도전형의 트랜지스터로서, N-MOS 트랜지스터를 사용할 수 있다. 이 경우, 제1 기준 전위로서, 전원 전위를 사용하고, 제2 기준 전위로서, 그라운드 전위를 사용할 수 있다. 또한, 제1 도전형의 트랜지스터로서, N-MOS 트랜지스터를 사용하고, 제2 도전형의 트랜지스터로서, P-MOS 트랜지스터를 사용하는 것도 가능하다. 이 경우, 제1 기준 전위로서, 그라운드 전위를 사용하고, 제2 기준 전위로서, 전원 전위를 사용할 수 있다.
도 3의 트랜지스터(10)는, 부하 소자의 일례이다. 단, 부하 소자는, 저항기 등의 수동 소자이어도 된다. 트랜지스터(12)는, 제7 트랜지스터의 일례이다. 신호선(FB)은, 제5 신호선의 일례이다. 도 3의 신호선(Vi2)은, 제6 신호선의 일례이다. 트랜지스터(11)는, 제8 트랜지스터의 일례이다. 트랜지스터(13)는, 제9 트랜지스터의 일례이다. 도 3의 신호선(Vi3)은, 제7 신호선의 일례이다. 트랜지스터(14)는, 제10 트랜지스터의 일례이다. 도 3의 신호선(INI)은, 제8 신호선의 일례이다. 도 3의 인버터(30)는, 제6 인버터의 일례이다. 도 3의 신호선(Vout)은, 제9 신호선의 일례이다. 광 검출기로서, 예를 들면, 애벌런치 포토다이오드를 사용할 수 있다.
또한, 본 개시에 따른 센싱 디바이스는, 제9 신호선의 전압에 따라 제8 신호선에 펄스를 출력하도록 구성된 펄스 생성기를 더 구비하고 있어도 된다.
도 6은, 일부의 구성 요소가 생략된 센싱 디바이스의 예를 나타내고 있다. 도 3의 센싱 디바이스(1B)는, 검출기(5)와, ??칭부(6)와, 검출부(9B)를 구비하고 있다. 도 1과 같이 센싱 디바이스(1B)의 후단에는, 버퍼(Buf)를 통해 계측 회로(7)가 접속되어 있다.
도 7의 회로도는, 센싱 디바이스(1B)에 상당하는 회로를 나타내고 있다. 도 7의 회로(50)는, 포토다이오드(PD)와, 트랜지스터(10)와, 트랜지스터(18)와, 트랜지스터(19)와, 인버터(30)를 구비하고 있다. 트랜지스터(10) 및 트랜지스터(18)는, P-MOS 트랜지스터이다. 트랜지스터(19)는, N-MOS 트랜지스터이다. 트랜지스터(10)의 소스는, 전원 전위(Vdd)에 접속되어 있다. 또한, 트랜지스터(10)의 드레인은, 포토다이오드(PD)의 캐소드에 접속되어 있다. 포토다이오드의 애노드에는, 전압(Van)이 인가되어 있다. 포토다이오드(PD)의 캐소드/애노드간(단자간)에, 항복 전압 이상의 역전압이 인가되도록, 전압(Van)의 값을 정할 수 있다.
또한, 트랜지스터(18)의 게이트는, 신호선(Vi1)을 통해, 트랜지스터(10)의 드레인과 포토다이오드(PD)의 캐소드의 사이의 노드에 접속되어 있다. 트랜지스터(18)의 소스는, 전원 전위(Vdd)에 접속되어 있다. 트랜지스터(18)의 드레인은, 신호선(Vi4)을 통해 인버터(30)의 입력 단자에 접속되어 있다. 또한, 트랜지스터(18)의 드레인은, 트랜지스터(19)의 드레인에도 접속되어 있다. 인버터(30)의 출력 단자는, 신호선(Vout)에 접속되어 있다. 트랜지스터(19)의 소스는, 그라운드 전위에 접속되어 있다. 회로(50)에서는, 포토다이오드(PD)가 검출기(5)에, 트랜지스터(10)가 ??칭부(6)에, 각각 대응하고 있다. 또한, 트랜지스터(18), 트랜지스터(19) 및 인버터(30)는, 검출부(9B)에 상당하고 있다.
포토다이오드(PD)에서 광자와의 반응이 일어나면, 캐소드/애노드간의 전류가 증가한다. 이 때문에, 트랜지스터(10)의 소스/드레인간의 전압 강하에 따라, 포토다이오드(PD)의 캐소드가 저하된다. 이 때문에, 신호선(Vi1)의 전압은, LOW가 되고, 트랜지스터(18)의 게이트에 LOW의 전압이 인가된다. 이 때문에, 트랜지스터(18)의 소스/드레인간이 온이 되고, 신호선(Vi4)의 전압이 전원 전위(Vdd)에 의해 HIGH로 상승된다. HIGH의 전압이 입력된 인버터(30)는, LOW의 전압을 출력한다. 이와 같이 하여, 회로(50)에서는, 광자의 검출 시에 LOW(부극성)의 펄스가 출력된다.
캐소드/애노드간의 전압이 항복 전압까지 떨어지면, 애벌런치 전류가 정지한다. 이 때문에, 트랜지스터(10)의 소스 드레인간에 있어서의 전압 강하가 억제되고, 신호선(Vi1)의 전압은, HIGH가 된다. 트랜지스터(18)의 게이트에, HIGH의 전압이 인가되면, 트랜지스터(18)의 소스 드레인간이 오프가 된다. 트랜지스터(19)의 게이트에, 외부의 제어 회로로부터 HIGH의 전압(Vbn)이 인가되면, 트랜지스터(19)의 드레인/소스간은, 온이 된다. 이 때문에, 신호선(Vi4)은, 전원 전위(Vdd)로부터 분리되고, 그라운드 전위에 접속된다. 신호선(Vi4)의 전압이 LOW가 되면, 인버터(30)는, HIGH의 전압을 출력한다. 따라서, 회로(50)는, LOW의 펄스의 출력을 종료한다.
도 8은, 센싱 디바이스(1B)에 있어서의 전압 파형 및 광자 카운트 수의 예를 나타내고 있다. 도 8의 그래프(65)는, 회로(50)의 신호선(Vi1)에 있어서의 전압 파형의 예를 나타내고 있다. 그래프(66)는, 회로(50)의 신호선(Vout)에 있어서의 전압 파형의 예를 나타내고 있다. 그래프(67)는, 회로(50)의 계측 회로(7)에 있어서의 광자 카운트 수의 예를 나타내고 있다. 센싱 디바이스(1B)에서는, 스위칭부(2) 및 초기화부(3)가 생략되어 있기 때문에, 상술한 리셋 동작이 행하여지지 않는다. 고조도의 환경에서 센싱 디바이스(1B)를 사용하면, ??칭부(6)에 의해 검출기(5)의 단자간 전압이 항복 전압까지 저하되기 전에, 검출기(5)에서 광자와의 재반응이 발생할 가능성이 있다. 이 경우, 신호선(Vi1)의 전압이 떨어진 채가 되어 (그래프(65)의 Lh2), 펄스를 생성할 수 없게 된다 (그래프(66)의 Lh2). 이 때문에, 그래프(67)의 Lh2에 도시된 바와 같이, 조도에 따라, 광자 카운트 수가 단조 증가하지 않고, 광자를 정확하게 검출할 수 없게 된다. 한편, 비교를 위해, 그래프(65∼67)의 Lr에, 센싱 디바이스(1B)의 정상 동작 시에 상당하는 그래프를 나타내고 있다.
도 9의 그래프는, 센싱 디바이스(1B)에 있어서의 펄스의 예를 나타내고 있다. 도 9의 그래프(68)는, 회로(50)의 신호선(Vi1)에 있어서의 전압 파형의 예를 나타내고 있다. 그래프(68)는, 프로세스 기인하는 특성의 편차에 의해, 리차지 시간이 짧은 센싱 디바이스와, 리차지 시간이 긴 센싱 디바이스가 발생할 수 있는 것을 나타내고 있다. 신호선(Vi1)에 출력되는 펄스의 폭은, 리차지 시간에 비례하고 있다. 이 때문에, 그래프(69)에 도시된 바와 같이, 신호선(Vi1)에 있어서의 전압 파형에 편차가 생기게 되면, 신호선(Vout)에 출력되는 펄스 폭도 편차가 생기게 된다. 광자의 검출 누락을 막기 위해서는, 데드 타임을 짧게 하고, 리차지 시간을 짧게 하는 것이 바람직하다. 단, 신호선(Vout)에 출력되는 펄스의 폭이 지나치게 작게 되면, 후단의 계측 회로(7)에서 펄스를 포착하는 것이 어렵게 된다.
한편, 도 10의 그래프는, 본 개시에 따른 센싱 디바이스(회로(100))에 있어서의 펄스의 예를 나타내고 있다. 도 10의 그래프(70)는, 회로(100)의 신호선(Vi1)에 있어서의 전압 파형의 예를 나타내고 있다. 그래프(70)에서도, 센싱 디바이스에 의해 리차지 시간에 편차가 발생하고 있다. 그러나, 회로(100)에서는, 신호선(Vi1)에 있어서의 전압 신호의 하강을 검출하고, 그 후, 일정시간 폭(Td)의 펄스를 신호선(Vout)에 출력하고 있다. 이 때문에, 센싱 디바이스에 있어서의 리차지 시간의 편차에 관계없이, 후단의 계측 회로(7)에 일정한 폭의 펄스를 출력할 수 있다. 펄스 폭(Td)를 조정할 수 있도록, 회로(100)를 구성할 수 있다. 이 때문에, 계측 회로(7)에 맞추어, 펄스 폭과, 펄스의 출력 타이밍을 제어할 수 있다. 또한, 회로(100)는, 펄스를 출력할 때마다, 내부의 전압을 리셋하고 있기 때문에, 단시간에 다음 광자를 검출 가능한 상태로 복귀할 수 있다.
도 11의 회로도는, 변형예 1에 따른 센싱 디바이스의 예를 나타내고 있다. 도 11의 회로(101)는, 회로(100)에, 저항기(R1)를 추가한 회로이다. 저항기(R1)는, 포토다이오드(PD)와 직렬로 접속되어 있다. 저항기(R1)를 추가함으로써, 광자와의 반응 시에 있어서의 포토다이오드(PD)의 단자간의 전압을 작게 하여, 포토다이오드(PD)에 흐르는 전류를 제한할 수 있다. 저항기(R1)의 저항값은, 포토다이오드(PD)의 캐소드의 기생 용량의 방전 시에 있어서의 ??칭이 가능한 값으로 설정되어 있다. 회로(101)에서는, 광자와의 반응 시부터, ??칭이 행하여질 때까지의 전압 진폭이 작아진다. 따라서, 회로의 소비 전력을 삭감할 수 있다. 회로(101)의 그 밖의 부분의 구성은, 회로(100)와 마찬가지이다. 또한, 회로(101)의 기본적인 동작은, 회로(100)와 마찬가지이다.
도 12의 회로도는, 변형예 2에 따른 센싱 디바이스의 예를 나타내고 있다. 도 12의 회로(102)는, 회로(100)에, 저항기(R1)와 트랜지스터(15)를 추가한 회로이다. 저항기(R1) 및 트랜지스터(15)는, 포토다이오드(PD)와 직렬로 접속되어 있다. 트랜지스터(15)는, P-MOS 트랜지스터이다. 트랜지스터(15)의 게이트에는, 트랜지스터(15)의 게이트/소스간 전압(Vgs)이 임계값 이상이 되는, 음의 전압(Vclp)이 인가되고 있다. 포토다이오드(PD)에 광자가 입사하기 전, 트랜지스터(15)의 소스/드레인간은, 온으로 되어 있다. 그러나, 포토다이오드(PD)가 광자에 반응하고, 신호선(Vi1)의 전압이 저하되면, 트랜지스터(15)의 게이트/소스간 전압(Vgs)이 낮아진다. 따라서, 트랜지스터(15)의 소스/드레인간의 저항값이 커지게 된다. 이 때문에, 신호선(Vi)에 있어서의 전압 진폭을 억제하고, 소비 전력을 절감할 수 있다. 한편, 도시하지 않지만, 회로(102)의 저항기(R1)를 생략한 구성을 사용하여도 된다. 회로(102)의 그 밖의 부분의 구성은, 회로(100)와 마찬가지이다. 또한, 회로(102)의 기본적인 동작은, 회로(100)와 마찬가지이다.
즉, 본 개시에 따른 센싱 디바이스는, 부하 소자와 광 검출기의 사이에 접속된 제1 저항기와, 제1 저항기에 직렬로 접속된 제1 도전형의 제4 트랜지스터를 더 구비하고 있어도 된다. 도 12의 저항기(R1)는, 제1 저항기의 일례이다. 또한, 트랜지스터(15)는, 제4 트랜지스터의 일례이다.
도 13의 회로도는, 변형예 3에 따른 센싱 디바이스의 예를 나타내고 있다. 도 13의 회로(103)는, 회로(102)의 펄스 생성기(8)를 생략한 회로이다. 회로(103)의 신호선(INIT)은, 예를 들면, 외부의 제어 회로(150)에 접속되어 있다. 펄스 생성기(8)를 대신하여, 외부의 제어 회로(150)가 리셋용의 펄스를 생성한다. 회로(103)의 구성을 채용하는 경우, 화소(포토다이오드)마다 펄스 생성기를 준비할 필요가 없어지고, 복수의 화소에서 제어 회로(150)를 공유할 수 있다. 제어 회로(150)는, 반드시 접속된 모든 화소에 펄스를 공급하지 않아도 된다. 계측 회로(7)에 접속된 적어도 어느 하나의 화소(센싱 디바이스)에서 광자가 검출된 경우, 제어 회로(150)는, 해당하는 화소의 신호선(INIT)에 펄스를 출력한다. 복수의 화소에서 제어 회로(150)를 공유하면(즉, 복수의 검출부에서 초기화부를 공유하면), 전체의 회로 규모를 삭감할 수 있다. 예를 들면, 회로(103)와, 회로(102)를 비교하면, 펄스 생성을 행하는 회로 블록의 면적을 약 1/4으로 줄일 수 있다. 회로(103)의 그 밖의 부분의 구성은, 회로(102)와 마찬가지이다. 리셋용의 펄스가 제어 회로(150)에 의해 생성되는 점을 제외하면, 회로(103)의 동작은, 상술한 회로(100)와 마찬가지이다.
도 14의 회로도는, 변형예 4에 따른 센싱 디바이스의 예를 나타내고 있다. 도 14의 회로(104)는, 회로(102)에 트랜지스터(16)를 추가한 회로이다. 트랜지스터(16)의 소스는, 전원 전위(Vdd)에 접속되어 있다. 한편, 트랜지스터(16)의 드레인은, 트랜지스터(13)의 소스에 접속되어 있다. 트랜지스터(16)는, P-MOS 트랜지스터이다. 예를 들면, 회로(102)에서는, 펄스 생성기(8) 또는 외부의 제어 회로로부터 신호선(INI)에 리셋용의 펄스가 입력되는 타이밍과, 신호선(Vi2)의 전압이 LOW가 되는 타이밍이 겹치면, 전원 전위(Vdd)와 그라운드 전위의 사이에서 관통 전류가 발생할 가능성이 있다. 회로(104)에서는, 트랜지스터(16)의 게이트에 인가하는 전압(Vbp2)를 제어하여, 관통 전류의 발생을 방지할 수 있다. 이에 의해, 회로의 소비 전력을 절감할 수 있다. 회로(104)의 그 밖의 부분의 구성은, 회로(102)와 마찬가지이다. 또한, 회로(104)의 기본적인 동작은, 상술한 회로(100)와 마찬가지이다.
본 개시에 따른 센싱 디바이스는, 제1 제어 전극에 인가되는 전압에 따라 제1 기준 전위와 제9 트랜지스터의 사이를 온하는 제11 트랜지스터를 더 구비하고 있어도 된다. 도 14의 트랜지스터(13)는, 제9 트랜지스터의 일례이다. 도 14의 트랜지스터(16)는, 제11 트랜지스터의 일례이다. 트랜지스터(16)의 게이트는, 제1 제어 전극의 일례이다.
도 15의 회로도는, 변형예 5에 따른 센싱 디바이스의 예를 나타내고 있다. 도 15의 회로(105)는, 회로(102)에 트랜지스터(17)를 추가한 회로이다. 트랜지스터(17)의 드레인은, 신호선(Vi3)에 접속되어 있다. 한편, 트랜지스터(17)의 소스는, 트랜지스터(14)의 드레인에 접속되어 있다. 트랜지스터(17)는, N-MOS 트랜지스터이다. 회로(105)에서는, 트랜지스터(17)의 게이트에 인가하는 전압(Vbn2)를 제어함으로써, 관통 전류의 발생을 방지하고, 회로의 소비 전력을 절감할 수 있다. 회로(105)의 그 밖의 부분의 구성은, 회로(102)와 마찬가지이다. 또한, 회로(105)의 기본적인 동작은, 상술한 회로(100)와 마찬가지이다.
본 개시에 따른 센싱 디바이스는, 제2 제어 전극에 인가되는 전압에 따라 제7 신호선과 제10 트랜지스터의 사이를 온하는 제12 트랜지스터를 더 구비하고 있어도 된다. 도 15의 신호선(Vi3)은, 제7 신호선의 일례이다. 도 15의 트랜지스터(14)는, 제10 트랜지스터의 일례이다. 또한, 도 15의 트랜지스터(17)는, 제12 트랜지스터의 일례이다. 트랜지스터(17)의 게이트는, 제2 제어 전극의 일례이다.
다음으로, 펄스 생성기(8)가 구체적인 구성에 대해서 설명한다.
도 16의 회로도는, 펄스 생성기의 제1 예를 나타내고 있다. 도 16의 펄스 생성기(8A)는, 지연기(D1)와, 지연기(D2)와, 인버터(31)와, AND 회로(P1)를 구비하고 있다. 신호선(Vout)과, 신호선(INI)의 사이에는, 지연기(D1), 지연기(D2) 및 AND 회로(P1)가 직렬로 접속되어 있다. 신호선(Vd1)은, 지연기(D1)와, 지연기(D2)를 접속하고 있다. 또한, 신호선(Vd2)은, 지연기(D2)와, AND 회로(P1)의 일방 입력 단자를 접속하고 있다. 인버터(31)는, 신호선(Vd1)과, AND 회로(P1)의 타방 입력 단자를 접속하고 있다.
도 17은, 펄스 생성기(8A)가 사용된 경우에 있어서의, 회로의 전압 파형의 예를 나타내고 있다. AND 회로(P1)의 일방 입력 단자에는, 지연기(D1) 및 지연기(D2)에 의해 지연된 신호가 신호선(Vd2)으로부터 입력된다. 한편, AND 회로(P1)의 타방 입력 단자에는, 지연기(D1)에 의해 지연된 후, 인버터(31)에 의해 반전된 신호가 입력된다. AND 회로(P1)는, 양쪽의 입력 단자로부터 입력된 신호의 논리곱(AND)에 상당하는 신호를 신호선(INI)에 출력한다. 도 17의 전압 파형을 참조하면, 신호선(Vout)에 있어서의 LOW 레벨의 펄스에 대해, 시간 지연을 두고 신호선(INI)으로부터 소정의 폭을 갖는 HIGH 레벨의 펄스가 출력되고 있다.
도 18의 회로도는, 펄스 생성기의 제2 예를 나타내고 있다. 도 18의 펄스 생성기(8B)는, 인버터 체인(300)를 포함하고 있다. 인버터 체인(300)에서는, 신호선(Vout)과 신호선(INI)의 사이에 5개의 인버터가 직렬로 접속되어 있다. 단, 인버터 체인에 포함되는 인버터의 수는, 이와는 달라도 된다. 회로에서 사용되는 리셋용의 펄스의 극성에 따라 인버터의 수를 짝수로 하여도 된다. 또한, 인버터의 수를 홀수로 하여도 된다.
도 19의 회로도는, 펄스 생성기의 제3 예를 나타내고 있다. 도 19의 펄스 생성기(8C)는, 플립플롭(F1)과, 인버터(31)를 구비하고 있다. 플립플롭(F1)은, D 플립플롭이다. 신호선(Vout)은, 플립플롭(F1)의 D 단자에 접속되어 있다. 신호선(CK)은, 플립플롭(F1)의 클럭 단자에 접속되어 있다. 플립플롭(F1)의 Q 단자와, 신호선(INI)의 사이에는, 인버터(32)가 접속되어 있다.
도 20은, 펄스 생성기(8C)가 사용된 경우에 있어서의, 회로의 전압 파형의 예를 나타내고 있다. 도 20을 참조하면, 신호선(CK)에 공급되는 클럭 신호를 제어함으로써, 신호선(Vout)으로부터 LOW 레벨의 펄스가 입력되고 나서, 신호선(INI)에 HIGH 레벨이 출력될 때까지의 시간 지연을 조정할 수 있다. 예를 들면, 클럭 신호에 있어서의 펄스의 간격을 크게 하면, 시간 지연을 크게 할 수 있다. 또한, 클럭 신호에 있어서의 펄스의 간격을 작게 하면, 시간 지연을 작게 할 수 있다. 즉, 펄스 생성기(8C)를 사용하면, 외부에서 공급되는 클럭 신호에 의해, 시간 지연을 제어하는 것이 용이하게 된다.
도 21의 회로도는, 펄스 생성기의 제4 예를 나타내고 있다. 도 21의 펄스 생성기(8D)는, 트랜지스터(40)와, 트랜지스터(41)와, 트랜지스터(42)와, 트랜지스터(43)와, 인버터(33)와, 콘덴서(C1)를 구비하고 있다. 트랜지스터(40) 및 트랜지스터(41)는, P-MOS 트랜지스터이다. 트랜지스터(42) 및 트랜지스터(43)는, N-MOS 트랜지스터이다.
먼저, 펄스 생성기(8D)에 있어서의 각 소자간의 접속에 대해서 설명한다. 트랜지스터(40)의 소스와, 트랜지스터(41)의 소스는, 모두 전원 전위(Vdd)에 접속되어 있다. 트랜지스터(40)의 게이트와, 트랜지스터(41)의 게이트는, 모두 단자(Vbp)에 접속되어 있다. 또한, 트랜지스터(40)의 드레인은, 신호선(s1)을 통해 트랜지스터(42)의 드레인에 접속되어 있다. 트랜지스터(41)의 드레인은, 신호선(s2)을 통해 트랜지스터(43)의 드레인에 접속되어 있다. 신호선(s1)과, 신호선(INI)의 사이에는, 인버터(33)가 접속되어 있다. 즉, 펄스 생성기(8D)의 출력 단자는, 신호선(INI)에 접속되어 있다. 신호선(s1)과, 신호선(s2)의 사이에는, 콘덴서(C1)가 접속되어 있다. 나아가, 트랜지스터(43)의 게이트는, 신호선(s1)에 접속되어 있다. 트랜지스터(42)의 게이트에는, 신호선(Pout)가 접속되어 있다. 즉, 펄스 생성기(8D)의 입력 단자는, 신호선(Pout)에 접속되어 있다. 예를 들면, 신호선(Pout)는, 인버터(30)의 출력 단자에 접속된다. 트랜지스터(42)의 소스와, 트랜지스터(43)의 소스는, 모두 그라운드 전위에 접속되어 있다.
다음으로, 펄스 생성기(8D)의 동작에 대해서 설명한다. 트랜지스터(40) 및 트랜지스터(41)는, 단자(Vbp)에 인가되는 전압에 의해 제어되는 전류원으로서 동작한다. 이에 의해, 신호선(s1) 및 신호선(s2)에 전류가 흐르고, 귀환 용량에 상당하는 콘덴서(C1)에 전하가 축적된다. 트랜지스터(42) 및 트랜지스터(43)는, 소스 접지의 2단 증폭 회로를 형성하고 있다. 2단 증폭 회로의 증폭율이 A라고 하면, 미러 효과에 의해 콘덴서(C1)의 정전 용량이 (1+A)배가 되는 것과 등가가 된다. 따라서, 콘덴서(C1)로서, 정전 용량이 작은 콘덴서를 사용하더라도, 큰 시간 지연을 얻을 수 있다. 펄스 생성기(8D)를 사용하면, 콘덴서(C1)의 실장 면적을 억제할 수 있다. 또한, 단자(Vbq)에 인가하는 전압을 제어함으로써, 신호선(Vout)으로부터 LOW 레벨의 펄스가 입력되고 나서, 신호선(INI)에 HIGH의 신호가 출력될 때까지의 시간 지연을 조정할 수 있다. 예를 들면, 상술한 제어 회로(150)는, 단자(Vbp)에 인가되는 전압을 제어할 수 있다.
본 개시에 따른 센싱 디바이스에서는, 펄스 생성기를 센싱 디바이스의 출력 단에 통합하여도 된다. 이하에서 설명하는 도 22의 회로에서는, 펄스 생성기가 센싱 디바이스의 출력 단과 일체화되어 있다.
도 22는, 변형예 6에 따른 센싱 디바이스의 예를 나타내고 있다. 도 12의 회로(102)와 비교하면, 도 22의 회로(106)는, 신호선(Vi3)과 신호선(Vout)의 사이 부분의 구성이 다르다. 여기서는, 상술한 회로(102)와의 상이점을 중심으로, 회로(106)에 대해서 설명한다.
회로(106)에서는, 신호선(Vi3)과 신호선(Vout)의 사이에, 펄스 생성기(8E)가 접속되어 있다. 펄스 생성기(8E)는, 인버터(34)와, 인버터(35)와, 지연기(D3)와, NAND 회로(NP)와, NOR 회로(NS)를 포함한다. 인버터(34)와, 인버터(35)는, 신호선(Vi3)과 신호선(Vout)의 사이에, 직렬로 접속되어 있다. 또한, 지연기(D3)는, 신호선(Vout)과, NAND 회로(NP)의 일방의 입력 단자의 사이에 접속되어 있다. NAND 회로(NP)의 타방의 입력 단자에는, 단자(DET_EN)가 접속되어 있다. NAND 회로(NP)의 출력 단자는, 트랜지스터(14)의 게이트 및 NOR 회로(NS)의 일방의 입력 단자에 접속되어 있다. 한편, NOR 회로(NS)의 타방의 입력 단자는, 신호선(Vout)에 접속되어 있다. NOR 회로(NS)의 출력 단자는, 신호선(FB)을 통해, 트랜지스터(11)의 게이트 및 트랜지스터(12)의 게이트에 접속된다.
다음으로, 회로(106)의 동작에 대해서 설명한다. 한편, 도 23의 그래프는, 회로(106)에 있어서의 전압 파형의 예를 나타내고 있다. 도 23의 그래프는, 신호선(Vi1), 신호선(Vi2), 신호선(Vi3), 신호선(Vout), 단자(DET_EN) 및 신호선(INI)에 있어서의 전압 파형의 예를 나타내고 있다.
포토다이오드(PD)가 광자와 반응하면, 캐소드/애노드간의 전류 증가에 따른 전압 강하에 의해, 신호선(Vi1)의 전압이 저하된다. 이에 의해, 신호선(Vi1)과 트랜지스터(12)를 통해 접속된 신호선(Vi2)의 전압이 HIGH로부터 LOW로 변화된다. 트랜지스터(13)의 게이트에 LOW의 전압이 인가되면, 트랜지스터(13)의 소스/드레인간이 온이 된다. 따라서, 신호선(Vi3)의 전압은, 전원 전위(Vdd)에 의해 HIGH로 상승된다. 그리고, 인버터(35)는, 신호선(Vout)에 HIGH의 신호를 출력한다. 이 때문에, 회로(106)는, 도 23에 도시된 바와 같이, 광자의 검출 시에 신호선(Vout)으로부터 후단의 계측 회로(7)에 HIGH 레벨(정극성)의 펄스를 출력한다. 한편, 본 개시에 따른 센싱 디바이스가 후단의 계측 회로에 출력하는 펄스의 극성에 대해서는, 한정하지 않는다.
NOR 회로(NS)의 일방의 입력 단자에는, 신호선(Vout)으로부터 HIGH의 신호가 입력된다. 이 때문에, NOR 회로(NS)는, LOW의 전압을 출력하고, 신호선(FB)의 전압은, LOW가 된다. 따라서, 트랜지스터(11)의 게이트 및 트랜지스터(12)의 게이트에는, 모두 LOW의 전압이 인가된다. 트랜지스터(11)의 소스/드레인간은, 온이 된다. 한편, 트랜지스터(12)의 드레인/소스간은, 오프가 된다. 신호선(Vi2)은, 신호선(Vi1)과 전기적으로 분리되고, 전원 전위(Vdd)에 의해 전압이 HIGH로 상승된다.
신호선(Vout)의 전압이 HIGH가 되면, 지연되어, NAND 회로(NP)의 일방의 입력 단자의 전압도 HIGH가 된다. 이 때문에, 단자(DET_EN)에 HIGH의 전압이 인가되지 않는 한, NAND 회로(NP)는, HIGH의 전압을 출력한다. 트랜지스터(14)의 게이트에는, HIGH의 전압이 인가되어, 드레인/소스간이 온이 된다. 따라서, 신호선(Vi3)은, 그라운드 전위의 전위에 의해 리셋되어, LOW의 전압이 된다. 이 때, 인버터(35)는, 신호선(Vout)에 LOW의 전압을 출력한다.
따라서, NOR 회로(NS)의 일방의 입력 단자의 전압은, LOW가 된다. 또한, 단자(DET_EN)에 LOW의 전압이 인가되고 있으면, 지연되어 NOR 회로(NS)의 타방의 입력 단자의 전압도 LOW가 된다. NOR 회로(NS)의 양쪽의 입력 단자의 전압이 LOW로 되고 있기 때문에, NOR 회로(NS)는, HIGH의 전압을 출력한다. 신호선(FB)의 전압이 HIGH가 되기 때문에, 트랜지스터(11)의 게이트 및 트랜지스터(12)의 게이트에는, 모두 HIGH의 전압이 인가된다. 따라서, 트랜지스터(11)의 소스/드레인간은, 오프로 변화된다. 또한, 트랜지스터(12)의 드레인/소스간은, 온으로 변화된다. 신호선(Vi1)과 신호선(Vi2)의 사이가 전기적으로 도통되기 때문에, 광자의 검출을 행할 수 있게 된다.
회로(106)에서는, 신호가 인버터(34), 인버터(35), 지연기(D3), NAND 회로(NP) 및 트랜지스터(14)에 의해 형성되어 있는 루프 부분을 2회 통과하면, 광자 검출 후에 있어서의 회로의 리셋 동작이 완료된다. 즉, 지연기(D3)는, 하나의 지연기로 2개의 지연기에 상당하는 시간 지연을 실현하고 있다. 회로(106)의 펄스 생성기(8E)를 실장하면, 도 16의 펄스 생성기(8A)와 같이, 복수의 지연기를 사용할 필요가 없어진다. 이 때문에, 회로의 실장 면적을 삭감할 수 있다.
본 개시에 따른 센싱 디바이스는, 광 검출기와, 제2 도전형의 제7 트랜지스터와, 제1 도전형의 제8 트랜지스터와, 제1 도전형의 제9 트랜지스터와, 제2 도전형의 제10 트랜지스터와, 제6 인버터와, 제7 인버터와, 제3 지연기와, NOR 회로와, NAND 회로를 구비하고 있어도 된다. 광 검출기는, 광 검출기와 제1 기준 전위의 사이에 접속되어 있다. 제7 트랜지스터는, 제5 신호선의 전압에 따라 광 검출기와 제6 신호선의 사이를 온 한다. 제8 트랜지스터는, 제5 신호선의 전압에 따라 제1 기준 전위와 제7 트랜지스터의 사이를 온 한다. 제9 트랜지스터는, 제6 신호선의 전압에 따라 제1 기준 전위와 제7 신호선의 사이를 온 한다. 제10 트랜지스터는, 제8 신호선의 전압에 따라 제7 신호선과 제2 기준 전위의 사이를 온 한다. 제6 인버터는, 제7 신호선에 접속되어 있다. 제7 인버터는, 제6 인버터와 제9 신호선의 사이에 접속되어 있다. 제3 지연기는, 제9 신호선에 접속되어 있다. NOR 회로는, 제3 지연기의 출력 전압 및 제10 신호선의 전압의 NOR을 제8 신호선에 출력하도록 구성되어 있다. NAND 회로는, 제9 신호선의 전압 및 제8 신호선의 전압의 NAND를 제5 신호선에 출력하도록 구성되어 있다.
예를 들면, 제1 도전형의 트랜지스터로서, P-MOS 트랜지스터를 사용하고, 제2 도전형의 트랜지스터로서, N-MOS 트랜지스터를 사용할 수 있다. 이 경우, 제1 기준 전위로서, 전원 전위를 사용하고, 제2 기준 전위로서, 그라운드 전위를 사용할 수 있다. 또한, 제1 도전형의 트랜지스터로서, N-MOS 트랜지스터를 사용하고, 제2 도전형의 트랜지스터로서, P-MOS 트랜지스터를 사용하는 것도 가능하다. 이 경우, 제1 기준 전위로서, 그라운드 전위를 사용하고, 제2 기준 전위로서, 전원 전위를 사용할 수 있다.
도 22의 트랜지스터(12)는, 제7 트랜지스터의 일례이다. 도 22의 신호선(FB)은, 제5 신호선의 일례이다. 도 22의 신호선(Vi2)은, 제6 신호선의 일례이다. 트랜지스터(11)는, 제8 트랜지스터의 일례이다. 트랜지스터(13)는, 제9 트랜지스터의 일례이다. 도 22의 신호선(Vi3)은, 제7 신호선의 일례이다. 트랜지스터(14)는, 제10 트랜지스터의 일례이다. 도 22의 신호선(INI)은, 제8 신호선의 일례이다. 인버터(34)는, 제6 인버터의 일례이다. 인버터(35)는, 제7 인버터의 일례이다. 도 22의 신호선(Vout)은, 제9 신호선의 일례이다.
도 24의 회로도는, 변형예 7에 따른 센싱 디바이스의 예를 나타내고 있다. 도 24의 회로(107)에서는, 트랜지스터의 수가 삭감되어 있다. 회로(107)는, 포토다이오드(PD)와, 저항기(R1)와, 트랜지스터(10)와, 트랜지스터(15)와, 트랜지스터(21)와, 트랜지스터(23)와, 트랜지스터(24)와, 인버터(36)와, 펄스 생성기(8F)를 구비하고 있다. 펄스 생성기(D3)는, 내부의 구성 요소로서, 지연기(D3)와, NAND 회로(NP)를 구비하고 있다. 트랜지스터(10), 트랜지스터(15), 트랜지스터(21) 및 트랜지스터(23)는, P-MOS 트랜지스터이다. 한편, 트랜지스터(24)는, N-MOS 트랜지스터이다. 트랜지스터(10)는, 포토다이오드(PD)의 부하 소자에 상당한다. 부하 소자로서, 트랜지스터(10)를 대신하여, 저항기를 배치하여도 된다.
먼저, 회로(107)의 구성에 대해서 설명한다. 트랜지스터(10) 및 트랜지스터(21)의 소스는, 전원 전위(Vdd)에 접속되어 있다. 트랜지스터(10)의 드레인은, 신호선(Vi1)을 통해 트랜지스터(23)의 게이트에 접속되어 있다. 또한, 트랜지스터(10)의 드레인은, 트랜지스터(15)의 소스에도 접속되어 있다. 트랜지스터(15)의 드레인과, 포토다이오드(PD)의 캐소드의 사이에는, 저항기(R1)가 접속되어 있다. 포토다이오드(PD)의 애노드에는, 전압(Van)이 인가되어 있다. 포토다이오드(PD)의 캐소드/애노드간(단자간)에, 항복 전압 이상의 역전압이 인가되도록, 전압(Van)의 값을 결정할 수 있다.
트랜지스터(23)의 소스는, 트랜지스터(21)의 드레인에 접속되어 있다. 한편, 트랜지스터(23)의 드레인은, 신호선(Vi3)을 통해 인버터(36)에 접속되어 있다. 또한, 트랜지스터(23)의 드레인은, 트랜지스터(24)의 드레인에도 접속되어 있다. 트랜지스터(24)의 소스는, 그라운드 전위에 접속되어 있다. 트랜지스터(24)의 게이트는, NAND 회로(NP)의 출력 단자 및 트랜지스터(21)의 게이트에 접속되어 있다. 인버터(36)의 출력 단자는, 신호선(Vout)에 접속되어 있다. 지연기(D3)는, 신호선(Vout)과, NAND 회로(NP)의 일방의 입력 단자의 사이에 접속되어 있다. NAND 회로(NP)의 타방의 입력 단자는, 단자(xRST)에 접속되어 있다.
다음으로, 회로(107)의 동작에 대해서 설명한다. 포토다이오드(PD)가 광자와 반응하면, 캐소드/애노드간의 전류가 증가하고, 트랜지스터(10)의 소스/드레인간의 전압 강하에 의해, 신호선(Vi1)(포토다이오드(PD)와 트랜지스터(10)의 사이의 신호선)의 전압이 LOW가 된다. 이 때문에, 트랜지스터(23)의 게이트에 LOW의 전압이 인가되어, 트랜지스터(23)의 소스/드레인간은, 온이 된다. 이에 따라 트랜지스터(21)의 소스/드레인간에 흐르는 전류가 증가한다. 이 때문에, Id-Vgs특성에 의해 트랜지스터(21)의 게이트/소스간 전압이 커진다.
즉, 트랜지스터(23)의 소스/드레인간이 온이 됨과 거의 동시에, 트랜지스터(21)의 게이트/소스간도 온이 된다. 트랜지스터(21)와, 트랜지스터(23)의 양쪽이 온이 되기 때문에, 신호선(Vi3)의 전압이 전원 전위(Vdd)에 의해 HIGH로 상승된다. 인버터(36)는, HIGH의 전압이 입력되면, 신호선(Vout)에 LOW의 전압을 출력한다. 이와 같이, 회로(107)에서는, 광자의 검출 시에, 신호선(Vout)으로부터 후단의 계측 회로(7)에 LOW 레벨(부극성)의 펄스를 출력한다. 단, 본 개시에 따른 센싱 디바이스가 출력하는 펄스의 극성에 대해서는 불문한다.
신호선(Vout)의 전압이 LOW가 되면, 지연되어 NAND 회로(NP)의 일방의 입력 단자의 전압도 LOW가 된다. 이 때문에, NAND 회로(NP)는, 신호선(INI)에 HIGH의 전압을 출력한다. 트랜지스터(24)의 게이트에 HIGH의 전압이 인가되어, 트랜지스터(24)의 드레인/소스간이 온이 된다. 또한, 트랜지스터(21)도 드레인/소스간이 오프가 되어, 전원으로부터 그라운드로의 관통 전류가 억제된다. 따라서, 신호선(Vi3)(트랜지스터(23)와 트랜지스터(24)의 사이의 신호선)의 전압은, 그라운드 전위의 전위에 의해, 초기화되어, LOW가 된다. 신호선(Vi3)의 전압이 LOW가 되면, 인버터(36)는, 신호선(Vout)에 HIGH의 전압을 출력한다. 이 때문에, 회로(108)는, LOW 레벨의 펄스 출력을 종료한다.
한편, 도 24의 펄스 생성기(8F)의 구성은, 일례에 지나지 않는다. 따라서, 이와는 다른 구성의 펄스 생성기를 사용하여도 된다. 예를 들면, 펄스 생성기(8F) 대신에, 상술한 각 회로도(도 16, 도 18, 도 19, 도 21, 도 22)에 나타낸 펄스 생성기를 사용하여도 된다. 또한, 펄스 생성기(8F)를 생략하고, 신호선(INI)에, 외부의 제어 회로(150)를 접속하여도 된다. 이 경우, 외부의 제어 회로는, 한 개 또는 복수의 센싱 디바이스로부터의 출력 신호에 따라, HIGH 레벨의 펄스를 생성할 수 있다. 한편, 회로(107)에 있어서 트랜지스터(15) 또는 저항기(R1)의 적어도 어느 하나를 생략하는 것이 가능하다.
도 25의 회로도는, 변형예 8에 따른 센싱 디바이스의 예를 나타내고 있다. 도 25의 회로(108)는, 회로(107)의 트랜지스터(15), 저항기(R1) 및 펄스 생성기(8F)를 생략한 회로에 상당한다. 회로(108)의 신호선(INIT)은, 예를 들면, 외부의 제어 회로(150)에 접속되어 있다. 펄스 생성기(8)를 대신하여, 외부의 제어 회로(150)가 리셋용의 펄스를 생성한다. 회로(108)의 구성을 채용하는 경우, 화소(포토다이오드)마다 펄스 생성기를 준비할 필요가 없어지고, 복수의 화소에서 제어 회로(150)를 공유할 수 있다. 제어 회로(150)는, 반드시 접속된 모든 화소에 펄스를 공급하지 않아도 된다. 예를 들면, 계측 회로(7)에 접속된 적어도 어느 하나의 화소(센싱 디바이스)에서 광자가 검출된 경우, 제어 회로(150)는, 해당하는 화소의 신호선(INIT)에 펄스를 출력한다. 복수의 화소에서 제어 회로(150)를 공유하면 (즉, 복수의 검출부에서 초기화부를 공유하면), 전체의 회로 규모를 삭감할 수 있다. 회로(108)의 그 밖의 부분의 구성은, 회로(107)와 마찬가지이다. 리셋용의 펄스가 제어 회로(150)에 의해 생성되는 점을 제외하면, 회로(108)의 기본적인 동작은, 상술한 회로(107)와 마찬가지이다.
본 개시에 따른 센싱 디바이스는, 광 검출기와, 부하 소자와, 제1 도전형의 제1 트랜지스터와, 제1 도전형의 제2 트랜지스터와, 제2 도전형의 제3 트랜지스터와, 제1 인버터를 구비하고 있어도 된다. 부하 소자는, 광 검출기와 제1 기준 전위의 사이에 접속되어 있다. 제1 트랜지스터는, 광 검출기와 부하 소자의 사이의 제1 신호선의 전압에 따라 온 한다. 제2 트랜지스터는, 제1 트랜지스터의 전류 또는 제2 신호선의 전압에 따라 제1 기준 전위와 제1 트랜지스터의 사이를 온 한다. 제3 트랜지스터는, 제2 신호선의 전압에 따라 제1 트랜지스터와 제2 기준 전위의 사이를 온 한다. 제1 인버터는, 제1 트랜지스터와 제3 트랜지스터의 사이의 제3 신호선과 제4 신호선의 사이에 접속되어 있다.
예를 들면, 제1 도전형의 트랜지스터로서, P-MOS 트랜지스터를 사용하고, 제2 도전형의 트랜지스터로서, N-MOS 트랜지스터를 사용할 수 있다. 이 경우, 제1 기준 전위로서, 전원 전위를 사용하고, 제2 기준 전위로서, 그라운드 전위를 사용할 수 있다. 또한, 제1 도전형의 트랜지스터로서, N-MOS 트랜지스터를 사용하고, 제2 도전형의 트랜지스터로서, P-MOS 트랜지스터를 사용하는 것도 가능하다. 이 경우, 제1 기준 전위로서, 그라운드 전위를 사용하고, 제2 기준 전위로서, 전원 전위를 사용할 수 있다.
도 24 및 도 25의 트랜지스터(10)는, 부하 소자의 일례이다. 단, 부하 소자는, 저항기 등의 수동 소자이어도 된다. 트랜지스터(23)는, 제1 트랜지스터의 일례이다. 트랜지스터(21)는, 제2 트랜지스터의 일례이다. 트랜지스터(24)는, 제3 트랜지스터의 일례이다. 도 24 및 도 25의 신호선(INI)은, 제2 신호선의 일례이다. 또한, 신호선(Vi3)은, 제3 신호선의 일례이다. 신호선(Vout)은, 제4 신호선의 일례이다. 광 검출기로서, 예를 들면, 애벌런치 포토다이오드를 사용할 수 있다.
또한, 본 개시에 따른 센싱 디바이스는, 제4 신호선의 전압에 따라 제2 신호선에 펄스를 출력하도록 구성된 펄스 생성기를 더 구비하고 있어도 된다. 또한, 펄스 생성기는, 제4 신호선의 전압 레벨이 변화되면 시간 지연을 두고 제2 신호선에 펄스를 출력하도록 구성되어 있어도 된다. 센싱 디바이스는, 부하 소자와 광 검출기의 사이에 접속된 제1 저항기와, 제1 저항기에 직렬로 접속된 제1 도전형의 제4 트랜지스터를 더 구비하고 있어도 된다. 도 24의 트랜지스터(15)는, 제4 트랜지스터의 일례이다. 또한, 저항기(R1)는, 제1 저항기의 일례이다.
또한, 도 16의 예와 같이 펄스 생성기는, 제1 지연기와, 제1 지연기에 직렬로 접속된 제2 지연기와, 제2 지연기의 후단에 접속된 AND 회로와, 제1 지연기와 AND 회로의 사이에 접속된 제3 인버터를 포함할 수 있다. 도 16의 지연기(D1)는, 제1 지연기의 일례인, 지연기(D2)는, 제2 지연기의 일례이다. 인버터(31)는, 제3 인버터의 일례이다. 이 경우, 제1 지연기를 제4 신호선에 접속하고, AND 회로의 후단을 제2 신호선에 접속할 수 있다. 여기서, 도 24 및 도 25의 신호선(Vout)은, 제4 신호선의 일례이다. 또한, 신호선(INI)은, 제2 신호선의 일례이다. 나아가, 도 18의 예와 같이 펄스 생성기는, 인버터 체인을 포함하고 있어도 된다.
또한, 도 19의 예와 같이 펄스 생성기는, 플립플롭과, 플립플롭의 Q 단자에 접속된 제4 인버터를 포함하고 있어도 된다. 이 경우, 플립플롭의 D 단자를 제4 신호선에 접속하고, 제4 인버터의 출력측을 제2 신호선에 접속할 수 있다.
또한, 도 21의 예와 같이 펄스 생성기는, 소스 접지의 2단 증폭 회로와, 제1 전류원과, 제2 전류원과, 콘덴서와, 제5 인버터를 포함하고 있어도 된다. 여기서, 제1 전류원은, 2단 증폭 회로의 초단에 접속된다. 제2 전류원은, 2단 증폭 회로의 제2단에 접속된다. 콘덴서는, 2단 증폭 회로의 초단과 2단 증폭 회로의 제2단의 사이를 접속한다. 제5 인버터는, 2단 증폭 회로의 초단에 접속되어 있다. 도 21의 트랜지스터(42) 및 트랜지스터(43)는, 소스 접지의 2단 증폭 회로의 일례이다. 트랜지스터(40)은, 제1 전류원의 일례이다. 트랜지스터(41)는, 제2 전류원의 일례이다. 이 경우, 2단 증폭 회로의 입력 단자를 제4 신호선에 접속하고, 제5 인버터의 출력 단자를, 제2 신호선에 접속할 수 있다.
도 26의 회로도는, 변형예 9에 따른 센싱 디바이스의 예를 나타내고 있다. 도 26의 회로(109)는, 회로(107)의 트랜지스터(15) 및 저항기(R1)를 생략하고, 인버터(37)를 추가한 회로이다. 인버터(37)의 입력 단자는, 신호선(INI)를 통해 NAND 회로(NP)의 출력 단자에 접속되어 있다. 또한, 트랜지스터(10)의 게이트는, 단자(Vbq)를 대신하여, 인버터(37)의 출력 단자에 접속되어 있다. 회로(109)의 그 밖의 부분의 구성은, 회로(107)와 마찬가지이다.
회로(109)는, 회로(107)와 같이 포토다이오드(PD)가 광자와 반응하여, 신호선(Vi1)의 전압이 LOW, 신호선(Vi3)의 전압이 HIGH, 신호선(Vout)의 전압이 LOW로 되었을 때(신호선(Vout)에 LOW 레벨의 펄스가 출력되고 있을 때), NAND 회로(NP)는, 신호선(INI)에 HIGH의 전압을 출력한다. 이 경우, 인버터(37)는, LOW의 전압을 출력하기 때문에, 트랜지스터(10)의 게이트에 LOW의 전압이 인가된다. 이에 의해, 트랜지스터(10)의 소스/드레인간은, 온이 된다. 따라서, 신호선(Vi1) 및 포토다이오드(PD)의 캐소드의 전위는, 전원 전위(Vdd)에 의해 HIGH로 상승된다. 이에 의해, 포토다이오드(PD)의 단자간 전압을 항복 전압까지 낮추고, 애벌런치 현상을 정지시킨다 (포토다이오드(PD)의 ??칭이 행해진다).
또한, 신호선(INI)의 전압이 HIGH이면, 트랜지스터(21)와 트랜지스터(24)의 게이트에 HIGH의 전압이 인가된다. 따라서, 트랜지스터(21)의 드레인/소스간은, 오프가 되고, 트랜지스터(24)의 드레인/소스간은, 온이 된다. 이 때문에, 신호선(Vi3)의 전압은, 그라운드 전위에 의해 초기화되어, LOW가 된다. 신호선(Vi3)의 전압이 LOW가 되면, 인버터(36)는, 신호선(Vout)에 HIGH의 전압을 출력한다. 이에 의해, 지연기(D3)에 의한 지연을 두고 NAND 회로(NP)의 일방의 입력 단자의 전압은, HIGH가 된다. 또한, 단자(xRST)에 HIGH의 전압이 인가되고 있으면, NAND 회로(NP)는, 신호선(INI)에 LOW의 전압을 출력한다. 이 때, 트랜지스터(10)의 게이트에는, 인버터(37)에 의해 반전된 HIGH의 전압이 인가된다. 트랜지스터(10)의 소스/드레인간은, 오프가 되기 때문에, 신호선(Vi1)은, 전원 전위(Vdd)와 전기적으로 분리된다. 포토다이오드(PD)의 단자간 전압은, 항복 전압 이상이 되기 때문에, 회로(100)는, 다시 광자를 검출할 수 있게 된다.
회로(109)와 같이, 트랜지스터(10)를 사용하여, 펄스 구동의 액티브 ??칭을 행하여도 된다. 회로(109)에서는, 단기간에 고속의 ??칭을 행하는 것이 가능하다. 또한, 회로(109)에서는, 포토다이오드(PD)와 직렬로, 저항기나 전류원 트랜지스터가 접속되어 있지 않기 때문에, 포토다이오드(PD)는, 고속으로 응답하는 것이 가능하다. 한편, 상술한 회로(107)와 같이, 트랜지스터(10)를 전류원으로서 사용하여, 패시브 ??칭을 행하여도 된다. 또한, 출력 ??칭 회로, High-Z??칭 회로 등을 조합시켜 사용하여도 된다. 본 개시에 따른 센싱 디바이스에서는, 임의의 종류의 ??칭 방법을 채용하여도 된다. 한편, 인버터(37)가 출력하는 HIGH의 전압 레벨 및 LOW의 전압 레벨을 포토다이오드(PD)의 특성에 맞추어 조정할 수 있도록, 회로를 실장하여도 된다. 예를 들면, HIGH의 전압 레벨을 Vbq, LOW의 전압 레벨을 0V로 설정할 수 있다.
본 개시에 따른 센싱 디바이스는, 제2 신호선에 접속된 제2 인버터를 더 구비하고 있어도 된다. 이 경우, 부하 소자는, 제1 도전형의 제5 트랜지스터이며, 제5 트랜지스터는, 제2 인버터의 출력 전압에 따라 온 한다. 도 26의 신호선(INI)은, 제2 신호선의 일례이다. 인버터(37)는, 제2 인버터의 일례이다. 트랜지스터(10)는, 제5 트랜지스터의 일례이다.
도 27의 회로도는, 변형예 10에 따른 센싱 디바이스의 예를 나타내고 있다. 도 27의 회로(110)는, 회로(109)에 트랜지스터(25)를 추가한 회로이다. 한편, 도 27에서는, 설명의 간략화를 위해, 인버터(37)가 생략되어 있다. 트랜지스터(25)는, N-MOS 트랜지스터이다. 트랜지스터(10)의 게이트는, 신호선(INI)를 통해, NAND 회로(NP)의 출력 단자에 접속되어 있다. 트랜지스터(25)의 게이트도, 신호선(INI)를 통해, NAND 회로(NP)의 출력 단자에 접속되어 있다. 또한, 트랜지스터(25)의 드레인은, 신호선(Vi1)에 접속되어 있다. 트랜지스터(25)의 소스는, 그라운드 전위에 접속되어 있다. 회로(110)의 그 밖의 부분의 구성은, 회로(109)와 마찬가지이다.
회로(110)에서는, 회로(107) 및 회로(109)와 마찬가지로, 포토다이오드(PD)가 광자와 반응하여, 신호선(Vi1)의 전압이 LOW, 신호선(Vi3)의 전압이 HIGH, 신호선(Vout)의 전압이 LOW가 되었을 때(신호선(Vout)에 LOW 레벨의 펄스가 출력되고 있을 때), NAND 회로(NP)는, 신호선(INI)에 HIGH의 전압을 출력한다. 따라서, 트랜지스터(25)의 게이트에는, HIGH의 전압이 인가되어, 트랜지스터(25)의 드레인/소스간이 온이 된다. 따라서, 포토다이오드(PD)의 캐소드는, 그라운드 전위에 접속되어, 애벌런치 현상이 정지된다. 이와 같이, 회로(110)는, 액티브 ??칭을 행하는 회로이다.
또한, 회로(110)에서는, 트랜지스터(24)의 드레인/소스간이 도통하고, 신호선(Vi3)의 전압이 LOW, 신호선(Vout)의 전압이 HIGH가 된다. 단자(xRST)에 HIGH의 전압이 인가되는 경우, 지연기(D3)에 의한 지연을 두고 NAND 회로(NP)의 일방의 입력 단자의 전압이 HIGH로 변화되면, NAND 회로(NP)는, 신호선(INI)에 LOW의 전압을 출력한다. 트랜지스터(10)의 게이트에 LOW의 전압이 인가되기 때문에, 트랜지스터(10)의 소스/드레인간은, 온이 된다. 이에 의해, 포토다이오드(PD)의 캐소드의 전위가, 전원 전위(Vdd)에 의해 상승된다. 포토다이오드(PD)의 단자간 전압은, 항복 전압 이상이 되기 때문에, 회로(110)는, 다시 광자를 검출할 수 있다.
회로(110)에서는, 광자에 대응하는 신호가 Vout로부터 출력되면, 포토다이오드(PD)의 캐소드가 그라운드 전위에 접속되기 때문에, 고속의 ??칭을 행할 수 있다. 또한, 트랜지스터(10)도 펄스에 의해 구동되기 때문에, 포토다이오드(PD)의 캐소드 전압도, 전류원 트랜지스터가 사용되는 경우에 비해 단시간에 상승된다.
본 개시에 따른 센싱 디바이스는, 제2 신호선의 전압에 따라 제2 기준 전위와 제2 신호선의 사이를 온하는 제2 도전형의 제6 트랜지스터를 더 구비하고 있어도 된다. 이 경우, 부하 소자는, 제2 신호선의 전압에 따라 온하는 제1 도전형의 제5 트랜지스터이다. 도 27의 신호선(INI)은, 제2 신호선의 일례이다. 그라운드 전위는, 제2 기준 전위의 일례이다. 트랜지스터(25)는, 제6 트랜지스터의 일례이다. 또한, 트랜지스터(10)는, 제5 트랜지스터의 일례이다.
도 28의 사시도는, Cu-Cu접속에 의해 센싱 디바이스를 실장한 예를 나타내고 있다. 도 28에는, 기판(51)과, 기판(52)이 도시되어 있다. 기판(51) 및 기판(52)는, 예를 들면, 실리콘 기판이다. 단, 기판(51) 및 기판(52)의 재질에 대해서는 불문한다. 기판(51)에는, 복수의 화소(510)가 형성되어 있다. 각각의 화소(510) 내에는, 포토다이오드(PD)(예를 들면, SPAD)가 형성되어 있다. 화소(510) 내의 포토다이오드(PD)의 표면의 적어도 일부는, 개방되어 있기 때문에, 포토다이오드(PD)는, 입사하는 광자에 반응할 수 있다. 기판(52)에는, 각각의 화소(510)에 대응하는 회로 블록(520)이 형성되어 있다. 회로 블록(520)은, 예를 들면, 도 1의 검출부(9) 또는 검출부(9A)(예를 들면, 상술한 회로(100∼110)에 상당하는 회로를 포함하고 있다. 그리고, 기판(51)의 화소(510)와, 기판(52)의 회로 블록(520)은, Cu-Cu접속(구리-구리 접속)에 의해, 전기적으로 접합되어 있다. Cu-Cu접속을 채용함으로써, 센싱 디바이스의 소형화와, 생산 코드의 삭감을 실현할 수 있다.
화소(510)에는, 포토다이오드(PD)만이 형성되어 있어도 된다. 이에 의해, 포토다이오드(PD)의 면적을 최대화할 수 있다. 또한, 화소(510)에는, 포토다이오드(PD)에 더하여 그 밖의 소자가 형성되어 있어도 된다. 예를 들면, 화소(510)에 저항기(R1)를 형성하여도 되고, 트랜지스터(15)를 형성하여도 된다. 이 경우, 회로 블록(520)의 면적을 삭감하거나, 회로 블록(520)에 실장할 수 있는 기능을 늘리거나 할 수 있다. 또한, Cu-Cu배선에 있어서의 신호의 진폭이 억제되기 때문에, 소비 전력을 억제할 수 있다. 요구되는 사용에 따라, 화소(510)에 배치되는 소자와, 회로 블록(520)에 배치되는 소자에 할당을 조정하는 것이 가능하다. 한편, 도 28에서는, Cu-Cu접속을 사용하여 센싱 디바이스가 실장되고 있지만, 이 실장 방법은, 일례에 지나지 않는다. 예를 들면, Si관통 전극(TSV) 등에 의해 센싱 디바이스를 실장하여도 된다. 즉, 센싱 디바이스의 실장 방식에 대해서는 불문한다. 또한, 도 28의 예에서는, 기판이 2층 적층이었다. 단, 기판의 층수를 한정하는 것이 아니다.
본 개시에 따른 센싱 디바이스에서는, 광 검출기가 실장되어 있는 제1 기판은, 그 밖의 소자가 실장되어 있는 제2 기판과, Cu-Cu접속을 통해 전기적으로 접속되어 있어도 된다.
도 29의 회로도는, dToF에 의한 측거에 대응한 회로의 예를 나타내고 있다. 도 29에서는, 복수의 회로(109)가, 회로(TR1)를 통해 후단의 계측 회로(7)에 접속되어 있다. 회로(TR1)는, 복수의 회로(109)의 출력 신호(신호선(Vout)의 전압 신호)에 대해 OR 연산을 행한다. 이에 의해, 계측 회로(7)는, 출력된 펄스 수를 카운트할 수 있다. 계측 회로(7)는, 펄스의 시간 상관에 기초하여 광원(91)이 조사한 광(em)의 반사광(rl)이 검출되었는지 여부를 판정할 수 있다. 반사광(rl)이 검출되고 있다고 판정된 경우, 상술한 바와 같이, 비행 시간에 기초하여 센싱 디바이스로부터 물체(80)까지의 거리를 계산하는 것이 가능하다.
도 30은, 카운터 및 TDC를 포함하는 회로의 예를 개략적으로 나타내고 있다. 도 30은, 상술한 계측 회로(7)의 일례를 나타내고 있다. 도 30의 회로(200)는, 회로 블록(54)과, 복수의 버퍼(55)와, 회로(TR2)와, AND 회로(P2)와, 트리거 회로(56)와, 논리 회로(P3)와, 플립플롭(F2)과, 복수의 플립플롭(57)을 포함하고 있다. 회로 블록(54)은, 복수의 센싱 디바이스(예를 들면, 상술한 회로(100∼110))에 상당한다. 복수의 버퍼(55)는, 각각의 센싱 디바이스로부터 출력된 신호를 디지탈화한다. 회로(TR2)는, OR 회로를 트리 형상으로 접속한 회로이며, 복수의 버퍼(55)로부터 출력된 신호의 OR 연산을 행한다. AND 회로(P2)는, 신호선(CTR1)로부터 입력되는 신호와, 회로(TR2)의 출력 신호의 AND를 트리거 회로(56)에 입력한다. 한편, 회로(TR2)는, OR 연산이 아니라, EXOR 연산을 행하는 회로이어도 된다. 이에 의해, 동시 검출의 광자를 신호 파형의 하강 및 신호 파형의 상승의 양쪽 타이밍에서 카운트할 수 있다.
트리거 회로(56)는, 소정의 기간 내에 임계값 이상의 수의 시간 상관을 갖는 펄스를 검출하면, TDC(58)에 트리거 신호를 출력하도록 구성되어 있다. 한편, 신호선(CTR1), 신호선(CTR2) 및 신호선(CTR3)에는, 디지털 제어 신호가 공급된다. TDC(58)는, 계측한 시간차(TDC_cnt)의 정보를 후단의 회로에 공급한다. 복수의 플립플롭(57)은, 서로 접속되어 있다. 복수의 플립플롭(57)은, 소정의 기간 내에 검출된 광자의 수(count)를 후단의 회로에 공급한다. 한편, 회로(200)는, 계측 회로의 일례에 지나지 않는다. 따라서, 이와는 다른 구성의 계측 회로를 센싱 디바이스에 접속하여도 된다.
도 1, 도 2, 도 13, 도 25, 도 29 및 도 30에 예시한 바와 같이, 본 개시에 따른 측거 장치는, 광원과, 복수의 센싱 디바이스와, 논리 회로와, 계측 회로를 구비하고 있어도 된다. 논리 회로는, 복수의 센싱 디바이스의 출력 전압의 논리합을 출력하도록 구성되어 있다. 계측 회로는, 광원으로부터 광이 조사된 타이밍과 논리 회로로부터 출력되는 신호에 기초하여, 물체와의 거리를 계측하도록 구성되어 있다. 여기서, 도 29의 회로(TR1) 및 도 30의 회로(TR2)는, 논리 회로의 일례이다. 계측 회로(7) 및 도 20의 회로(200) 중 회로(TR2)로부터 후단의 부분은, 계측 회로의 일례이다.
또한, 도 25에 도시된 바와 같이, 본 개시에 따른 측거 장치는, 복수의 센싱 디바이스의 제2 신호선에 접속되어 있는 제어 회로를 구비하고 있어도 된다. 제어 회로는, 적어도 어느 하나의 센싱 디바이스의 제4 신호선으로부터 계측 회로에 입력되는 신호에 기초하여, 제2 신호선에 펄스를 출력하도록 구성되어 있다.
본 개시에 따른 센싱 디바이스 및 측거 장치로는, 포토다이오드(PD)의 광자와의 반응 후에 펄스가 생성되는 때마다, 회로 내의 전압이 리셋된다. 이 때문에, 단기간에 다음 광자를 검출하는 것이 가능하게 된다. 이 때문에, 본 개시에 따른 센싱 디바이스 및 측거 장치를 사용하면, 고조도의 환경에서도, 광자를 단조 증가 특성으로 검출할 수 있다. 본 개시에 따른 센싱 디바이스 및 측거 장치는, 폭넓은 밝기 다이나믹 레인지에 대응하고 있다. 이 때문에, 조도의 환경에 관계없이, 높은 정밀도로 물체와의 거리의 측정을 행하는 것이 가능하다. 또한, 본 개시에 따른 센싱 디바이스 및 측거 장치는, 리차지 시간의 길이에 관계없이, 후단의 회로에 일정 폭의 펄스를 출력하는 것이 가능하다. 또한, 리셋용의 펄스가 생성되는 시간 지연과, 후단의 회로에 출력되는 펄스의 펄스 폭을 조정 가능한 구성을 채용하는 것도 가능하다. 이 경우, 사용하는 계측 회로에 따라, 펄스의 출력 타이밍과, 펄스 폭을 조정할 수 있다.
본 개시와 관련되는 기술(본 기술)은 다양한 제품에 응용할 수 있다. 예를 들면, 본 개시와 관련되는 기술은 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동이륜차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇 등 어느 종류의 이동체에 탑재되는 장치로서 실현되어도 된다.
도 31는, 본 개시와 관련되는 기술이 적용될 수 있는 이동체 제어 시스템의 일례인 차량 제어 시스템의 개략적인 구성예를 나타내는 블록도이다.
차량 제어 시스템(12000)은 통신 네트워크(12001)를 거쳐 접속된 복수의 전자 제어 유닛을 구비한다. 도 31에 나타낸 예에서는, 차량 제어 시스템(12000)은 구동계 제어 유닛(12010), 보디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040), 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로 컴퓨터(12051), 음성 화상 출력부(12052), 및 차재 네트워크 I/F(Interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은 각종 프로그램에 따라 차량의 구동계에 관련하는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구, 및 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
보디계 제어 유닛(12020)은 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 보디계 제어 유닛(12020)은 키리스 엔트리(keyless entry) 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는 헤드 램프, 백 램프, 브레이크 램프, 깜빡이 또는 안개등 등의 각종 램프의 제어장치로서 기능한다. 이 경우, 보디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 보디계 제어 유닛(12020)은 이들 전파 또는 신호의 입력을 수신하여, 차량의 도어록 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은 촬상부(12031)에 차 밖의 화상을 촬상시키고, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 기초하여, 사람, 차, 장애물, 표지 또는 노면 상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행해도 된다.
촬상부(12031)는 광을 수광하고, 그 광의 수광량에 따른 전기 신호를 출력하는 광 센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있고, 측거의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은 가시광이어도 되고, 적외선 등의 비가시광이어도 된다.
차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들면, 운전자를 촬상하는 카메라를 포함한다. 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력되는 검출 정보에 기초하여 운전자의 피로 정도 또는 집중 정도를 산출해도 되고, 운전자가 졸고 있지 않은지를 판별해도 된다.
마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차내외의 정보에 기초하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표값을 연산하여, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량의 충돌 회피 또는 충격 완화, 차간거리에 기초하는 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 차선 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량 주위의 정보에 기초하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함으로써, 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득되는 차외의 정보에 기초하여, 보디계 제어 유닛(12020)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)으로 검지한 선행차 또는 대향차의 위치에 따라 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 눈부심 방지를 도모하는 것을 목적으로 한 협조 제어를 행할 수 있다.
음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력장치로 음성 및 화상 중 적어도 일방의 출력 신호를 송신한다. 도 31의 예에서는, 출력장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되고 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이 중 적어도 하나를 포함하고 있어도 된다.
도 32은 촬상부(12031)의 설치 위치의 예를 나타내는 도면이다.
도 32에서는, 차량(12100)은, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104 및 12105)를 갖는다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프런트 노즈, 사이드 미러, 리어범퍼, 백 도어 및 차실내의 프런트 글래스의 상부 등의 위치에 설치된다. 프런트 노즈에 구비되는 촬상부(12101) 및 차실내의 프런트 글래스의 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방의 화상을 취득한다. 촬상부(12105)는, 주로 선행 차량 또는 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 이용된다.
또한, 도 32에는 촬상부(12101 내지 12104)의 촬영 범위의 일례가 도시되어 있다. 촬상 범위(12111)는, 프런트 노즈에 설치된 촬상부(12101)의 촬상 범위를 나타낸다. 촬상 범위(12112, 12113)는, 각각 사이드 미러에 설치된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는, 리어범퍼 또는 백 도어에 설치된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)로 촬상된 화상 데이터가 중첩됨으로써, 차량(12100)을 상방으로부터 본 부감 화상을 얻을 수 있다.
촬상부(12101 내지 12104) 중 적어도 하나는 거리 정보를 취득하는 기능을 가지고 있어도 된다. 예를 들면, 촬상부(12101 내지 12104) 중 적어도 하나는 복수의 촬상 소자로 이루어지는 스테레오 카메라여도 되고, 위상차 검출용의 화소를 가지는 촬상 소자여도 된다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어지는 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에 있어서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대속도)를 구함으로써, 특히 차량(12100)의 진행로 상에 있는 가장 가까운 입체물로, 차량(12100)과 대략 같은 방향으로 소정의 속도(예를 들면, 0km/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로 컴퓨터(12051)는, 선행차와의 사이에서 미리 확보해야 하는 차간거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함함)나 자동 가속 제어(추종 발진 제어도 포함함) 등을 행할 수 있다. 이와 같이 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 바탕으로, 입체물에 관한 입체물 데이터를, 이륜차, 보통 차량, 대형차량, 보행자, 전신주 등 그 외의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량(12100) 주변의 장애물을, 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로 컴퓨터(12051)는, 각 장애물과의 충돌 위험도를 나타내는 충돌 리스크를 판단하여, 충돌 리스크가 설정값 이상으로 충돌 가능성이 있는 상황일 때에는, 오디오 스피커(12061)나 표시부(12062)를 통해 드라이버에 경보를 출력하거나, 구동계 제어 유닛(12010)을 통해 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수 있다.
촬상부(12101 내지 12104) 중 적어도 하나는, 적외선을 검출하는 적외선 카메라여도 된다. 예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지 아닌지를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들면, 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에 있어서의 특징점을 추출하는 절차와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지 아닌지를 판별하는 절차에 의해 행해진다. 마이크로 컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하여, 보행자를 인식하면, 음성 화상 출력부(12052)는, 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 원하는 위치에 표시하도록 표시부(12062)를 제어하여도 된다.
이상, 본 개시에 따른 기술이 적용될 수 있는 차량 제어 시스템의 일례에 대해서 설명하였다. 본 개시에 따른 기술은, 이상 설명한 구성 중, 예를 들면, 촬상부(12031)에 적용될 수 있다. 구체적으로는, 촬상부(12031)에, 상술한 센싱 디바이스(예를 들면, 상술한 회로(100∼109))를 포함하는 측거 장치(90)와, 광원(91)을 실장할 수 있다. 촬상부(12031)에, 본 개시에 따른 기술을 적용함으로써, 폭넓은 밝기 다이나믹 레인지의 환경에 있어서, 정확한 거리정보를 얻을 수 있고, 차량(12100)의 기능성 및 안전성을 높일 수 있다.
한편, 본 기술은, 이하와 같은 구성을 취할 수 있다.
(1)
광 검출기와,
상기 광 검출기와 제1 기준 전위의 사이에 접속된 부하 소자와,
상기 광 검출기와 상기 부하 소자의 사이의 제1 신호선의 전압에 따라 온(on)하는 제1 도전형의 제1 트랜지스터와,
상기 제1 트랜지스터의 전류 또는 제2 신호선의 전압에 따라 상기 제1 기준 전위와 상기 제1 트랜지스터의 사이를 온하는 제1 도전형의 제2 트랜지스터와,
상기 제2 신호선의 전압에 따라 상기 제1 트랜지스터와 제2 기준 전위의 사이를 온하는 제2 도전형의 제3 트랜지스터와,
상기 제1 트랜지스터와 상기 제3 트랜지스터 간의 제3 신호선과 제4 신호선의 사이에 접속된 제1 인버터를 구비하는 센싱 디바이스.
(2)
상기 제4 신호선의 전압에 따라 상기 제2 신호선에 펄스를 출력하도록 구성된 펄스 생성기를 더 구비하는 (1)에 기재된 센싱 디바이스.
(3)
상기 펄스 생성기는, 상기 제4 신호선의 전압 레벨이 변화하면 시간 지연을 두고 상기 제2 신호선에 펄스를 출력하도록 구성되어 있는 (2)에 기재된 센싱 디바이스.
(4)
상기 부하 소자와 상기 광 검출기의 사이에 접속된 제1 저항기와,
상기 제1 저항기에 직렬로 접속된 제1 도전형의 제4 트랜지스터를 더 구비하는 (1) 내지 (3) 중 어느 한 항에 기재된 센싱 디바이스.
(5)
상기 제2 신호선에 접속된 제2 인버터를 더 구비하고,
상기 부하 소자는, 제1 도전형의 제5 트랜지스터이며,
상기 제5 트랜지스터는, 상기 제2 인버터의 출력 전압에 따라 온하는,
(1) 내지 (4) 중 어느 한 항에 기재된 센싱 디바이스.
(6)
상기 제2 신호선의 전압에 따라 상기 제2 기준 전위와 상기 제2 신호선의 사이를 온하는 제2 도전형의 제6 트랜지스터를 더 구비하고,
상기 부하 소자는, 상기 제2 신호선의 전압에 따라 온하는 제1 도전형의 제5 트랜지스터인 (1) 내지 (4) 중 어느 한 항에 기재된 센싱 디바이스.
(7)
상기 펄스 생성기는, 제1 지연기와, 상기 제1 지연기에 직렬로 접속된 제2 지연기와, 상기 제2 지연기의 후단에 접속된 AND 회로와, 상기 제1 지연기와 상기 AND 회로의 사이에 접속된 제3 인버터를 포함하고, 상기 제1 지연기는 상기 제4 신호선에 접속되고, 상기 AND 회로의 후단은 상기 제2 신호선에 접속되어 있는 (2) 또는 (3)에 기재된 센싱 디바이스.
(8)
상기 펄스 생성기는, 인버터 체인을 포함하는 (2) 또는 (3)에 기재된 센싱 디바이스.
(9)
상기 펄스 생성기는, 플립플롭과, 상기 플립플롭의 Q 단자에 접속된 제4 인버터를 포함하고, 상기 플립플롭의 D 단자는 상기 제4 신호선에 접속되고, 상기 제4 인버터의 출력측은 상기 제2 신호선에 접속되어 있는 (2) 또는 (3)에 기재된 센싱 디바이스.
(10)
상기 펄스 생성기는, 소스 접지의 2단 증폭 회로와, 상기 2단 증폭 회로의 초단에 접속된 제1 전류원과, 상기 2단 증폭 회로의 제2단에 접속된 제2 전류원과, 상기 2단 증폭 회로의 초단과 상기 2단 증폭 회로의 제2단의 사이를 접속하는 콘덴서와, 상기 2단 증폭 회로의 초단에 접속된 제5 인버터를 포함하고, 상기 2단 증폭 회로의 입력 단자는, 상기 제4 신호선에 접속되고, 상기 제5 인버터의 출력 단자는, 상기 제2 신호선에 접속되는, (2) 또는 (3)에 기재된 센싱 디바이스.
(11)
상기 광 검출기가 실장되어 있는 제1 기판은, 그 밖의 소자가 실장되어 있는 제2 기판과, Cu-Cu접속을 통해 전기적으로 접속되어 있는 (1) 내지 (10) 중 어느 한 항에 기재된 센싱 디바이스.
(12)
상기 광 검출기는, 애벌런치 포토다이오드인 (1) 내지 (10) 중 어느 한 항에 기재된 센싱 디바이스.
(13)
(1) 내지 (12) 중 어느 한 항에 기재된 센싱 디바이스를 복수 구비하는 측거 장치로서,
광원과,
복수의 상기 센싱 디바이스의 출력 전압의 논리합을 출력하도록 구성된 논리 회로와,
상기 광원으로부터 광이 조사된 타이밍과 상기 논리 회로로부터 출력되는 신호에 기초하여, 물체와의 거리를 계측하도록 구성된 계측 회로를 구비하는 측거 장치.
(14)
복수의 상기 센싱 디바이스의 상기 제2 신호선에 접속되어 있고,
적어도 어느 하나의 상기 센싱 디바이스의 상기 제4 신호선으로부터 상기 계측 회로에 입력되는 신호에 기초하여, 상기 제2 신호선에 펄스를 출력하도록 구성된 제어 회로를 더 구비하는 (13)에 기재된 측거 장치.
(15)
광 검출기와,
상기 광 검출기와 제1 기준 전위의 사이에 접속된 부하 소자와,
제5 신호선의 전압에 따라 상기 광 검출기와 제6 신호선의 사이를 온하는 제2 도전형의 제7 트랜지스터와,
상기 제5 신호선의 전압에 따라 상기 제1 기준 전위와 상기 제7 트랜지스터의 사이를 온하는 제1 도전형의 제8 트랜지스터와,
상기 제6 신호선의 전압에 따라 상기 제1 기준 전위와 제7 신호선의 사이를 온하는 제1 도전형의 제9 트랜지스터와,
제8 신호선의 전압에 따라 상기 제7 신호선과 제2 기준 전위의 사이를 온하는 제2 도전형의 제10 트랜지스터와,
상기 제7 신호선과 제9 신호선의 사이에 접속된 제6 인버터를 구비하고,
상기 제5 신호선은, 상기 제9 신호선에 접속되어 있는 센싱 디바이스.
(16)
상기 제9 신호선의 전압에 따라 상기 제8 신호선에 펄스를 출력하도록 구성된 펄스 생성기를 더 구비하는 (15)에 기재된 센싱 디바이스.
(17)
상기 부하 소자와 상기 광 검출기의 사이에 접속된 제1 저항기와,
상기 제1 저항기에 직렬로 접속된 제1 도전형의 제4 트랜지스터를 더 구비하는 (15) 또는 (16)에 기재된 센싱 디바이스.
(18)
제1 제어 전극에 인가되는 전압에 따라 상기 제1 기준 전위와 상기 제9 트랜지스터의 사이를 온하는 제11 트랜지스터를 더 구비하는 (15) 내지 (17) 중 어느 한 항에 기재된 센싱 디바이스.
(19)
제2 제어 전극에 인가되는 전압에 따라 상기 제7 신호선과 상기 제10 트랜지스터의 사이를 온하는 제12 트랜지스터를 더 구비하는 (15) 내지 (18) 중 어느 한 항에 기재된 센싱 디바이스.
(20)
광 검출기와,
상기 광 검출기와 제1 기준 전위의 사이에 접속된 부하 소자와,
제5 신호선의 전압에 따라 상기 광 검출기와 제6 신호선의 사이를 온하는 제2 도전형의 제7 트랜지스터와,
상기 제5 신호선의 전압에 따라 상기 제1 기준 전위와 상기 제7 트랜지스터의 사이를 온하는 제1 도전형의 제8 트랜지스터와,
상기 제6 신호선의 전압에 따라 상기 제1 기준 전위와 제7 신호선의 사이를 온하는 제1 도전형의 제9 트랜지스터와,
제8 신호선의 전압에 따라 상기 제7 신호선과 제2 기준 전위의 사이를 온하는 제2 도전형의 제10 트랜지스터와,
상기 제7 신호선에 접속된 제6 인버터와,
상기 제6 인버터와 제9 신호선의 사이에 접속된 제7 인버터와,
상기 제9 신호선에 접속된 제3 지연기와,
상기 제3 지연기의 출력 전압 및 제10 신호선의 전압의 NOR을 상기 제8 신호선에 출력하도록 구성된 NOR 회로와,
상기 제9 신호선의 전압 및 상기 제8 신호선의 전압의 NAND를 상기 제5 신호선에 출력하도록 구성된 NAND 회로를 구비하는 센싱 디바이스.
본 개시의 양태는, 상술한 각각의 실시 형태에 한정되는 것이 아니고, 당업자가 생각해낼 수 있는 다양한 변형도 포함하는 것이며, 본 개시의 효과도 상술한 내용에 한정되지 않는다. 즉, 특허청구의 범위에 규정된 내용 및 그 균등물로부터 도출되는 본 개시의 개념적인 사상과 취지를 일탈하지 않는 범위에서 다양한 추가, 변경 및 부분적 삭제가 가능하다.
C1: 콘덴서
D1, D2, D3: 지연기
F1, F2: 플립플롭
NP: NAND 회로
NS: NOR 회로
P1, P2, P3: AND 회로
PD: 포토다이오드
R1: 저항기
1, 1A, 1B: 센싱 디바이스
2, 2A: 스위칭부
3, 3A: 초기화부
4, 4A: 증폭부
5, 5A: 검출기
6: ??칭부
7: 계측 회로
8, 8A, 8B, 8C, 8D, 8E, 8F: 펄스 생성기
9, 9A, 9B: 검출부
10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 21, 23, 24, 25, 40, 41, 42, 43: 트랜지스터
30, 31, 32, 33, 34, 35, 36, 37: 인버터
51, 52: 기판
53: Cu-Cu접속
54, 520: 회로 블록
55: 버퍼
56: 트리거 회로
57: 복수의 플립플롭
58: TDC
61, 62, 63, 64, 65, 66, 67, 68, 69, 70, 71: 그래프
80: 물체
90: 측거 장치
91: 광원
TR1, TR2, 50, 100, 101, 102, 103, 104, 105, 106, 107, 108, 109, 200: 회로
150: 제어 회로
300: 인버터 체인
510: 화소

Claims (20)

  1. 광 검출기와,
    상기 광 검출기와 제1 기준 전위의 사이에 접속된 부하 소자와,
    상기 광 검출기와 상기 부하 소자의 사이의 제1 신호선의 전압에 따라 온(on)하는 제1 도전형의 제1 트랜지스터와,
    상기 제1 트랜지스터의 전류 또는 제2 신호선의 전압에 따라 상기 제1 기준 전위와 상기 제1 트랜지스터의 사이를 온하는 제1 도전형의 제2 트랜지스터와,
    상기 제2 신호선의 전압에 따라 상기 제1 트랜지스터와 제2 기준 전위의 사이를 온하는 제2 도전형의 제3 트랜지스터와,
    상기 제1 트랜지스터와 상기 제3 트랜지스터 간의 제3 신호선과 제4 신호선의 사이에 접속된 제1 인버터를 구비하는 센싱 디바이스.
  2. 제1항에 있어서,
    상기 제4 신호선의 전압에 따라 상기 제2 신호선에 펄스를 출력하도록 구성된 펄스 생성기를 더 구비하는 센싱 디바이스.
  3. 제2항에 있어서,
    상기 펄스 생성기는, 상기 제4 신호선의 전압 레벨이 변화하면 시간 지연을 두고 상기 제2 신호선에 펄스를 출력하도록 구성되어 있는 센싱 디바이스.
  4. 제1항에 있어서,
    상기 부하 소자와 상기 광 검출기의 사이에 접속된 제1 저항기와,
    상기 제1 저항기에 직렬로 접속된 제1 도전형의 제4 트랜지스터를 더 구비하는 센싱 디바이스.
  5. 제1항에 있어서,
    상기 제2 신호선에 접속된 제2 인버터를 더 구비하고,
    상기 부하 소자는, 제1 도전형의 제5 트랜지스터이며,
    상기 제5 트랜지스터는, 상기 제2 인버터의 출력 전압에 따라 온하는 센싱 디바이스.
  6. 제1항에 있어서,
    상기 제2 신호선의 전압에 따라 상기 제2 기준 전위와 상기 제2 신호선의 사이를 온하는 제2 도전형의 제6 트랜지스터를 더 구비하고,
    상기 부하 소자는, 상기 제2 신호선의 전압에 따라 온하는 제1 도전형의 제5 트랜지스터인 센싱 디바이스.
  7. 제2항에 있어서,
    상기 펄스 생성기는, 제1 지연기와, 상기 제1 지연기에 직렬로 접속된 제2 지연기와, 상기 제2 지연기의 후단에 접속된 AND 회로와, 상기 제1 지연기와 상기 AND 회로의 사이에 접속된 제3 인버터를 포함하고, 상기 제1 지연기는 상기 제4 신호선에 접속되고, 상기 AND 회로의 후단은 상기 제2 신호선에 접속되어 있는 센싱 디바이스.
  8. 제2항에 있어서,
    상기 펄스 생성기는, 인버터 체인을 포함하는 센싱 디바이스.
  9. 제2항에 있어서,
    상기 펄스 생성기는, 플립플롭과, 상기 플립플롭의 Q 단자에 접속된 제4 인버터를 포함하고, 상기 플립플롭의 D 단자는 상기 제4 신호선에 접속되고, 상기 제4 인버터의 출력측은 상기 제2 신호선에 접속되어 있는 센싱 디바이스.
  10. 제2항에 있어서,
    상기 펄스 생성기는, 소스 접지의 2단 증폭 회로와, 상기 2단 증폭 회로의 초단에 접속된 제1 전류원과, 상기 2단 증폭 회로의 제2단에 접속된 제2 전류원과, 상기 2단 증폭 회로의 초단과 상기 2단 증폭 회로의 제2단의 사이를 접속하는 콘덴서와, 상기 2단 증폭 회로의 초단에 접속된 제5 인버터를 포함하고, 상기 2단 증폭 회로의 입력 단자는, 상기 제4 신호선에 접속되고, 상기 제5 인버터의 출력 단자는, 상기 제2 신호선에 접속되는 센싱 디바이스.
  11. 제1항에 있어서,
    상기 광 검출기가 실장되어 있는 제1 기판은, 그 밖의 소자가 실장되어 있는 제2 기판과, Cu-Cu접속을 통해 전기적으로 접속되어 있는 센싱 디바이스.
  12. 제1항에 있어서,
    상기 광 검출기는, 애벌런치 포토다이오드인 센싱 디바이스.
  13. 제1항에 기재된 센싱 디바이스를 복수 구비하는 측거 장치로서,
    광원과,
    복수의 상기 센싱 디바이스의 출력 전압의 논리합을 출력하도록 구성된 논리 회로와,
    상기 광원으로부터 광이 조사된 타이밍과 상기 논리 회로로부터 출력되는 신호에 기초하여, 물체와의 거리를 계측하도록 구성된 계측 회로를 구비하는 측거 장치.
  14. 제13항에 있어서,
    복수의 상기 센싱 디바이스의 상기 제2 신호선에 접속되어 있고,
    적어도 어느 하나의 상기 센싱 디바이스의 상기 제4 신호선으로부터 상기 계측 회로에 입력되는 신호에 기초하여, 상기 제2 신호선에 펄스를 출력하도록 구성된 제어 회로를 더 구비하는 측거 장치.
  15. 광 검출기와,
    상기 광 검출기와 제1 기준 전위의 사이에 접속된 부하 소자와,
    제5 신호선의 전압에 따라 상기 광 검출기와 제6 신호선의 사이를 온하는 제2 도전형의 제7 트랜지스터와,
    상기 제5 신호선의 전압에 따라 상기 제1 기준 전위와 상기 제7 트랜지스터의 사이를 온하는 제1 도전형의 제8 트랜지스터와,
    상기 제6 신호선의 전압에 따라 상기 제1 기준 전위와 제7 신호선의 사이를 온하는 제1 도전형의 제9 트랜지스터와,
    제8 신호선의 전압에 따라 상기 제7 신호선과 제2 기준 전위의 사이를 온하는 제2 도전형의 제10 트랜지스터와,
    상기 제7 신호선과 제9 신호선의 사이에 접속된 제6 인버터를 구비하고,
    상기 제5 신호선은, 상기 제9 신호선에 접속되어 있는 센싱 디바이스.
  16. 제15항에 있어서,
    상기 제9 신호선의 전압에 따라 상기 제8 신호선에 펄스를 출력하도록 구성된 펄스 생성기를 더 구비하는 센싱 디바이스.
  17. 제15항에 있어서,
    상기 부하 소자와 상기 광 검출기의 사이에 접속된 제1 저항기와,
    상기 제1 저항기에 직렬로 접속된 제1 도전형의 제4 트랜지스터를 더 구비하는 센싱 디바이스.
  18. 제15항에 있어서,
    제1 제어 전극에 인가되는 전압에 따라 상기 제1 기준 전위와 상기 제9 트랜지스터의 사이를 온하는 제11 트랜지스터를 더 구비하는 센싱 디바이스.
  19. 제15항에 있어서,
    제2 제어 전극에 인가되는 전압에 따라 상기 제7 신호선과 상기 제10 트랜지스터의 사이를 온하는 제12 트랜지스터를 더 구비하는 센싱 디바이스.
  20. 광 검출기와,
    상기 광 검출기와 제1 기준 전위의 사이에 접속된 부하 소자와,
    제5 신호선의 전압에 따라 상기 광 검출기와 제6 신호선의 사이를 온하는 제2 도전형의 제7 트랜지스터와,
    상기 제5 신호선의 전압에 따라 상기 제1 기준 전위와 상기 제7 트랜지스터의 사이를 온하는 제1 도전형의 제8 트랜지스터와,
    상기 제6 신호선의 전압에 따라 상기 제1 기준 전위와 제7 신호선의 사이를 온하는 제1 도전형의 제9 트랜지스터와,
    제8 신호선의 전압에 따라 상기 제7 신호선과 제2 기준 전위의 사이를 온하는 제2 도전형의 제10 트랜지스터와,
    상기 제7 신호선에 접속된 제6 인버터와,
    상기 제6 인버터와 제9 신호선의 사이에 접속된 제7 인버터와,
    상기 제9 신호선에 접속된 제3 지연기와,
    상기 제3 지연기의 출력 전압 및 제10 신호선의 전압의 NOR을 상기 제8 신호선에 출력하도록 구성된 NOR 회로와,
    상기 제9 신호선의 전압 및 상기 제8 신호선의 전압의 NAND를 상기 제5 신호선에 출력하도록 구성된 NAND 회로를 구비하는 센싱 디바이스.
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