JP6695364B2

JP6695364B2 - シングルフォトンアバランシェダイオード制御回路

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Inventors: 義久藤本
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Description

本発明は、シングルフォトンアバランシェダイオード制御回路に関する。

光を検知するＣＭＯＳセンサは多種多様である。その中でも単一光子レベルの光を検知できるシングルフォトンアバランシェダイオード（ＳｉｎｇｌｅＰｈｏｔｏｎＡｖａｌａｎｃｈｅＤｉｏｄｅ）（以下、「ＳＰＡＤ」ともいう）は、微弱な光のフォトン数計測や、単一光子の到着時刻の計測が可能である。ＳＰＡＤは、光の走行距離を画像として検知する距離画像センサや、バイオイメージングとしての蛍光強度検知・蛍光寿命検知等の応用展開が期待されるデバイスである。

通常のフォトダイオードはアノード・カソード間に逆バイアス印加状態で使われるが、ＳＰＡＤではダイオードの逆バイアスブレークダウン電圧を超えて印加し、入力光−出力電流のゲインを高くすることで単一光子レベルの光を検出する。このとき、単一光子を検出すると、ＳＰＡＤにおいてアバランシェ降伏が発生する。ＳＰＡＤを用いる場合、アバランシェ降伏のクエンチング、及び次の光子を検出するためのリチャージを行う必要があり、ＳＰＡＤの制御が複雑になる。一方、ＳＰＡＤはＣＭＯＳプロセスに好適であるため、トランジスタ等を用いたＳＰＡＤの複雑な制御が可能である。

ＳＰＡＤ制御回路の一例が、非特許文献１のＦｉｇ．６（ａ）に記載されている。Ｆｉｇ．６（ａ）のように、数個のトランジスタと、数個のロジック回路を用いたＳＰＡＤ制御回路が一般的な従来技術として知られている。

一方、光を用いたタンパク質の分析装置として、レンズレスＥＬＩＳＡ（Ｅｎｚｙｍｅ−ＬｉｎｋｅｄＩｍｍｕｎｏＳｏｒｂｅｎｔＡｓｓａｙ）がある。例えば、非特許文献２の図１に記載のように、光センサを搭載したＩＣ上に、分析したいサンプル（蛍光試料等）を塗布し、該サンプルにレーザを照射し、サンプルから励起された微弱光を検知し、解析を行う。

非特許文献２に記載の技術では、システムの低コスト化とコンパクト化が可能であるが、レーザ光がサンプルと光センサに照射されるため、強いレーザ光が光センサを飽和させてしまう。このため、非特許文献２に記載の技術では、光センサが解析したい微弱光を検知できないという問題がある。この課題を解決するため、通常、強いレーザ光が光センサに照射されないように、光センサとサンプル間に光学フィルタが設けられる。

〔従来のＳＰＡＤ制御回路の構成〕
図６に一般的なＳＰＡＤ制御回路の一例を示す。図６（ａ）はＳＰＡＤ１１０のアノードに−２０Ｖ程度の負のバイアス電圧が印加され、光子の検出をＳＰＡＤ１１０のカソードから読み出す場合の構成例である。図６（ａ）のＳＰＡＤ制御回路は、ＳＰＡＤ１１０と、ＳＰＡＤ１１０のカソードをＶＤＤ電圧にバイアスするｐｃｈトランジスタ６９５（高抵抗として機能する）と、アバランシェ降伏によるカソードの電圧変化を読み出し、出力端子６６０にデジタル信号ｄｏｕｔとして出力するためのインバータ６３５と、ＳＰＡＤ１１０のカソードをＳＰＡＤ１１０の状態に応じて０ＶまたはＶＤＤ電圧にバイアスするためのトランジスタ６７０（６７１、６７２Ａ、６７２Ｂ）とＮＡＮＤゲート６４５から構成される。

図６（ｂ）は、ＳＰＡＤ１１０のカソードに＋２０Ｖ程度のバイアス電圧が印加され、光子の検出をＳＰＡＤ１１０のアノードから読み出す場合の構成例である。図６（ｂ）のＳＰＡＤ制御回路は、ＳＰＡＤ１１０と、ＳＰＡＤ１１０のアノードを０Ｖにバイアスするｎｃｈトランジスタ６９０（高抵抗として機能する）と、アバランシェ降伏によるアノードの電圧変化を読み出し、出力端子６６０にデジタル信号ｄｏｕｔとして出力するためのバッファ６３０と、ＳＰＡＤ１１０のアノードをＳＰＡＤ１１０の状態に応じて０ＶまたはＶＤＤ電圧にバイアスするためのトランジスタ６７０（６７１、６７２Ａ、６７２Ｂ）と、ＡＮＤゲート６４０と、インバータ６８０とから構成される。

〔従来のＳＰＡＤ制御回路の動作〕
図６（ａ）と（ｂ）は互いに相補的であり基本動作は同一であるため、図６（ｂ）を用い動作を説明し、図６（ａ）の動作説明を省略する。

以下に、図６（ｂ）および図７（ａ）を用いて動作説明する。図７（ａ）は、図６（ｂ）に示した構成の回路の動作を示すタイミングチャートである。

ＳＰＡＤ１１０が光子を検知した直後、または、初期状態では、ＳＰＡＤ１１０はスタンバイ状態にあり、光子を検出できない。このとき、出力端子６６０のデジタル出力信号ｄｏｕｔはロジックレベル‘１’となり、トランジスタ６７２Ｂはオン状態である。ここで、ＡＮＤゲート６４０に入力する入力信号ｓｅｔ＿ｓｐａｄが‘０’のとき(時刻ｔ０以前)、トランジスタ６７２Ａはオン、トランジスタ６７１はオフとなる。これにより、トランジスタ６７２Ａおよび６７２Ｂを通してＳＰＡＤ１１０のアノードにＶＤＤ電圧が印加され、ＳＰＡＤ１１０のカソード電圧とアノード電圧差は逆バイアス時のブレークダウン電圧未満に設定される（スタンバイ状態）。

このスタンバイ状態から、ＳＰＡＤ１１０が光子を検出できるアクティブ状態に移行するために、図７（ａ）のように、入力信号ｓｅｔ＿ｓｐａｄを一定期間（ここでは基本クロックｍｃｌｋ１周期の期間）‘１’に設定する（セット期間）。すると、入力信号ｓｅｔ＿ｓｐａｄが‘１’となった直後にＡＮＤゲート６４０の出力が‘１’となるため、トランジスタ６７２Ａがオンからオフとなり、トランジスタ６７１がオフからオンとなる。これにより、トランジスタ６７１を通してＳＰＡＤ１１０のアノードに０Ｖが印加される（リチャージ動作）。

その後、ＳＰＡＤ１１０のアノード電圧が０Ｖ付近に遷移するとき（時刻ｔ２）、ＳＰＡＤ１１０の状態変化をバッファ６３０が検知し、ＡＮＤゲート６４０およびインバータ６８０の出力が変化する。これにより、トランジスタ６７２Ａ／トランジスタ６７２Ｂ／トランジスタ６７１がそれぞれ、オン／オフ／オフとなり、ＳＰＡＤ１１０のリチャージ動作が完了する。このとき、ＳＰＡＤ１１０のカソード電圧とアノード電圧差は逆バイアス時のブレークダウン電圧よりも大きい電圧に設定される（アクティブ状態）。

その後、入力信号ｓｅｔ＿ｓｐａｄを‘０’に戻した後、ある時刻ｔ３においてＳＰＡＤ１１０が光子を検出するとアバランシェ降伏が発生し、アノード端子の電圧が０ＶからＶＤＤ電圧へと変化すると同時に、出力信号ｄｏｕｔも‘０’から‘１’に変化する。出力信号ｄｏｕｔの変化する時刻を時間計測、またはカウントすることで光子到着時刻や光強度を検出することができる。

ＳＰＡＤ１１０がアバランシェ降伏した直後には、後述する寄生効果を低減するため、ＳＰＡＤ１１０をできるだけ長く、スタンバイ状態に保持することが好ましい。

セット期間（ｓｅｔ＿ｓｐａｄ=‘１’の期間）に光子がＳＰＡＤ１１０に飛来する場合の動作を図７（ｂ）に示す。入力信号ｓｅｔ＿ｓｐａｄが‘０’から‘１’へと設定され、リチャージ動作が完了しＳＰＡＤ１１０がアクティブ状態になった直後（時刻ｔ２）、時刻ｔ３にＳＰＡＤ１１０が光子を検出するとアバランシェ降伏が発生する。これにより、アノード電圧は０ＶからＶＤＤ電圧に変化する。このとき、入力信号ｓｅｔ＿ｓｐａｄ＝‘１’であるため、上述のリチャージ動作が行われ、ＳＰＡＤ１１０はスタンバイ状態に保たれず、すぐにアクティブ状態となる。

しかしながら、ＳＰＡＤによる光検知を行う場合、ＳＰＡＤのよく知られた寄生効果であるアフターパルス効果やメモリ効果を低減するため、光子検知によるアバランシェ降伏が発生した時点からしばらくの間、ＳＰＡＤをスタンバイ状態に保持する必要がある。この理由から、セット期間（ｓｅｔ＿ｓｐａｄ=‘１’の期間）にＳＰＡＤ１１０は光子検出をするべきではない。セット期間にＳＰＡＤ１１０に光を照射させない（シャッター機能搭載）、セット期間を短くする、または、このような場合の出力信号ｄｏｕｔを使わない（セット期間でのＳＰＡＤ１１０のアバランシェ降伏発生検出機能搭載）等の工夫が必要である。

David Eric Schwartz et. al.， "A Single-Photon Avalanche Diode Array for Fluorescence Lifetime Imaging Microscopy", IEEE JSSC vol. 43, No. 11, Nov. 2008. 竹原浩成他、レンズレスデジタルＥＬＩＳＡシステム向け積層フォトダイオードＣＭＯＳイメージセンサの開発、映像情報メディア学会年次大会、１５−７、２０１３年８月３０日

従来技術では、微弱な光子を効率的に検出できないといった問題がある。

本発明の一態様は、上記の課題に鑑みてなされたものであり、寄生効果を低減させ、効率的に微弱な光子を検出することのできるＳＰＡＤ制御回路を実現することを目的とする。

上記の課題を解決するために、本発明の一態様に係るＳＰＡＤ制御回路は、光子を検出するＳＰＡＤ制御回路であって、シングルフォトンアバランシェダイオード（ＳＰＡＤ）と、前記ＳＰＡＤの２端子のうちの一方の端子に電圧を印加するスイッチと、前記ＳＰＡＤがアクティブ状態かスタンバイ状態かを検出する組み合わせ回路と、前記ＳＰＡＤをアクティブ状態に設定するためのパルス信号を入力する端子とリセットに関する信号を入力する端子と出力端子とを有する順序回路と、を備え、前記順序回路の出力端子から出力される出力信号によって前記スイッチが制御されるとともに、前記組み合わせ回路の出力信号（Ｓ３（ｒｅｓｅｔｂ＿ａｓｙｎ））が、前記順序回路の前記リセットに関する信号を入力する端子に入力されることを特徴とする。

本発明の一態様によれば、ＳＰＡＤのセット期間を短縮でき、ＳＰＡＤの光子検出期間を拡大することで、時間軸上でのＳＰＡＤの光子検出効率を改善できるＳＰＡＤ制御回路を実現することができる。

本発明の実施形態１に係るＳＰＡＤ制御回路図である。（ａ）は、本発明の実施形態１に係るタイミングチャートであり、（ｂ）は、本発明の実施形態３に係るタイミングチャートである。本発明の実施形態２に係るＳＰＡＤ制御回路図である。本発明の実施形態３に係るＳＰＡＤ制御回路図である。（ａ）及び（ｂ）は、本発明に係るＳＰＡＤ制御回路を搭載した検出システムの概略図である。（ａ）及び（ｂ）は、従来技術のＳＰＡＤ制御回路図である。（ａ）及び（ｂ）は、従来技術のタイミングチャートである。

〔実施形態１〕
以下、本発明の一実施形態について、詳細に説明する。

図１は、本実施形態に係るＳＰＡＤ制御回路１００の回路構成例を示す図である。図１には、ＳＰＡＤ１１０のカソードに＋２０Ｖ程度のバイアス電圧が印加され、光子の検出をＳＰＡＤ１１０のアノードから読み出す構成のＳＰＡＤ制御回路１００が例示されている。

〔ＳＰＡＤ制御回路１００の構成〕
ＳＰＡＤ制御回路１００は、図１に示すように、アバランシェ降伏によるアノードの電圧変化を読み出し、出力端子１６０にデジタル出力信号ｄｏｕｔとして出力するための組み合わせ回路（バッファ１５０）と、アノードの電圧変化を読み出し、後述する順序回路に出力する組み合わせ回路（バッファ１３０）と、ＳＰＡＤ１１０のアノードをＳＰＡＤ１１０の状態に応じて０Ｖにバイアスするためのスイッチ（トランジスタ１２０）と、順序回路（フリップフロップ１４０）とから構成される。

好ましい実施形態では、順序回路（フリップフロップ１４０）は少なくとも３つのフリップフロップ入力端子（フリップフロップデータ入力端子１４１、フリップフロップクロック入力端子１４２、フリップフロップ非同期リセット入力端子１４３）と１つのフリップフロップデータ出力端子１４４を備える。フリップフロップデータ入力端子１４１には、外部パルス信号Ｓ１（ｓｅｔ＿ｐｕｌｓｅ）が入力される。フリップフロップクロック入力端子１４２には、基本クロック信号Ｓ２（ｍｃｌｋ）が入力される。フリップフロップ非同期リセット入力端子１４３には、バッファ１３０からの出力信号Ｓ３（ｒｅｓｅｔｂ＿ａｓｙｎ）が入力される。したがって、フリップフロップ非同期リセット入力端子１４３に入力されるバッファ１３０からの出力信号Ｓ３をリセットに関する信号ともいう。フリップフロップデータ出力端子１４４は、出力信号Ｓ４（ｓｅｔ＿ｓｐａｄ）を出力する。また、フリップフロップ出力端子からの出力信号Ｓ４は、トランジスタ１２０のゲートに入力される。

ここで、順序回路（フリップフロップ１４０）は、次の動作を行う。ｒｅｓｅｔｂ＿ａｓｙｎが‘1’のとき、ｍｃｌｋの立ち上がりエッジ（サンプリングエッジ）でｓｅｔ＿ｐｕｌｓｅがサンプリングされ、ｓｅｔ＿ｓｐａｄに出力される。一方、ｒｅｓｅｔｂ＿ａｓｙｎが‘０’に変化したとき、ｓｅｔ＿ｐｕｌｓｅ、ｍｃｌｋの入力状態にかかわらず、ｓｅｔ＿ｓｐａｄは‘０’に設定される（非同期リセット）。

〔ＳＰＡＤ制御回路１００の動作〕
続いて、タイミング図である図２（ａ）を用いて図１のＳＰＡＤ制御回路１００の動作を説明する。図２（ａ）に示すように、ＳＰＡＤ１１０が光子を検知した直後、出力端子１６０に出力されるデジタル出力信号ｄｏｕｔはロジックレベル‘０’から‘１’となり、順序回路（フリップフロップ１４０）の出力（ｓｅｔ＿ｓｐａｄ）では‘０’が保持され、スイッチ（トランジスタ１２０）はオフ状態が保持される（時刻ｔ０以前）。この状況においてＳＰＡＤ１１０はスタンバイ状態にあり、光子を検出できない。また、この状態において、ＳＰＡＤ１１０のアノード電圧は供給電圧ＶＤＤ付近になり、ＳＰＡＤ１１０のカソード電圧とアノード電圧差は逆バイアス時のブレークダウン電圧未満に設定される（スタンバイ状態）。

このスタンバイ状態から、ＳＰＡＤ１１０が光子を検出できるアクティブ状態に移行するため、図２のように、フリップフロップデータ入力端子１４１への入力は、外部パルス信号Ｓ１（ｓｅｔ＿ｐｕｌｓｅ）により一定期間‘１’に設定される（セット準備期間）。好ましい実施形態では、セット準備期間を基本クロック信号Ｓ２（ｍｃｌｋ）の１周期の期間とする。

好ましい実施形態では、外部パルス信号Ｓ１（ｓｅｔ＿ｐｕｌｓｅ）は、フリップフロップクロック入力端子１４２に入力する基本クロック信号Ｓ２（ｍｃｌｋ）のクロック立ち上がりエッジを１回のみ含むように入力される外部信号である。このセット準備期間内の時刻ｔ１に、順序回路（フリップフロップ１４０）が、基本クロック信号Ｓ２（ｍｃｌｋ）のクロック立ち上がりエッジ（サンプリングエッジ）で、外部パルス信号Ｓ１（ｓｅｔ＿ｐｕｌｓｅ）を入力信号としてサンプリングして出力信号Ｓ４を出力する。これにより、順序回路のフリップフロップデータ出力端子１４４から出力される出力信号Ｓ４（ｓｅｔ＿ｓｐａｄ）は‘１’となる（ｓｅｔ＿ｓｐａｄが‘1’となる期間＝セット期間）。順序回路の出力信号Ｓ４（ｓｅｔ＿ｓｐａｄ）が‘１’となった直後、スイッチ（トランジスタ１２０）がオフからオンとなり、スイッチ（トランジスタ１２０）を通してＳＰＡＤ１１０のアノードに０Ｖが印加される。言い換えれば、包含された１つのサンプリングエッジ直後にスイッチが導通し、スイッチ（トランジスタ１２０）を通してＳＰＡＤ１１０のアノードに０Ｖが印加される。この動作をリチャージ動作という。他の好ましい実施形態では、順序回路（フリップフロップ１４０）はｍｃｌｋの立下りエッジ（サンプリングエッジ）でｓｅｔ＿ｐｕｌｓｅがサンプリングされてｓｅｔ＿ｓｐａｄに出力され、外部パルス信号Ｓ１（ｓｅｔ＿ｐｕｌｓｅ）は、フリップフロップクロック入力端子１４２に入力する基本クロック信号Ｓ２（ｍｃｌｋ）のクロック立ち下がりエッジ（サンプリングエッジ）を１回のみ含むように入力することもできる。

ＳＰＡＤ１１０のリチャージ動作が完了しアノード電圧が０Ｖ付近になると、組み合わせ回路（バッファ１３０）からの出力信号Ｓ３（ｒｅｓｅｔｂ＿ａｓｙｎ）も‘０’となる。これにより、順序回路（フリップフロップ１４０）が非同期リセットされ、時刻ｔ２において順序回路の出力信号Ｓ４（ｓｅｔ＿ｓｐａｄ）が‘０’となる。このとき、ＳＰＡＤ１１０のアノードにつながるスイッチ（トランジスタ１２０）がオフとなり、フローティング状態となる。これにより、ＳＰＡＤ１１０のカソード電圧とアノード電圧差は逆バイアス時のブレークダウン電圧よりも大きい電圧で保持される。この状態をアクティブ状態という。

この動作により、セット期間を最短にすることができ、ＳＰＡＤ１１０が光子検出できる期間を拡大することができる。ＳＰＡＤ１１０のアノード電圧に依存した出力信号Ｓ３（ｒｅｓｅｔｂ＿ａｓｙｎ）が順序回路（フリップフロップ１４０）のフリップフロップ非同期リセット入力端子１４３に入力される。これにより、ＳＰＡＤ１１０のリチャージ動作が完了した直後、つまり、ＳＰＡＤ１１０がアクティブ状態になった直後に、時刻ｔ２で順序回路（フリップフロップ１４０）がＳＰＡＤ１１０の状態変化を検知する。これにより、順序回路の出力信号Ｓ４（ｓｅｔ＿ｓｐａｄ）がリセットされ、ｔ２以降、ＳＰＡＤ１１０は光子検出できる。

ｔ２以降、次のｔ１’までの間の任意の時刻ｔ３にＳＰＡＤ１１０に光子が飛来するとする。飛来した光子により時刻ｔ３でＳＰＡＤ１１０がアバランシェ降伏することで、アノード電圧が０ＶからＶＤＤ電圧付近に変化し、デジタル出力信号ｄｏｕｔが‘０’から‘１’となる。このデジタル出力信号ｄｏｕｔの立ち上がりエッジの時刻または発生頻度を検出することで、光子の到着時刻や、ＳＰＡＤ１１０へ照射される光の強さを検出することができる。時刻ｔ３以降、次のｔ２’まで、ＳＰＡＤ１１０はスタンバイ状態で保持されるため、上述の寄生効果を低減することができる。

〔実施形態２〕
本発明の他の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。

〔ＳＰＡＤ制御回路３００の構成〕
図３は図１のＳＰＡＤ制御回路１００に、更に、ＳＰＡＤ１１０のアノードを０Ｖにバイアスするｎｃｈトランジスタ３９０（高抵抗として機能する）と、ＳＰＡＤ１１０のアノードをＳＰＡＤ１１０の状態に応じてＶＤＤ電圧にバイアスするためのスイッチ３７０（ｐｃｈトランジスタ３７０Ａ、３７０Ｂ）と、組み合わせ回路（インバータ３８０）とを備えるＳＰＡＤ制御回路３００を示す。

インバータ３８０には、バッファ１３０からの出力信号Ｓ３（ｒｅｓｅｔｂ＿ａｓｙｎ）が入力される。トランジスタ３７０Ｂのゲートには、インバータ３８０からの出力信号が入力される。トランジスタ３７０Ａのゲート、及びトランジスタ１２０のゲートには、フリップフロップデータ出力端子１４４からの出力信号Ｓ４（ｓｅｔ＿ｓｐａｄ）が入力される。

〔ＳＰＡＤ制御回路３００の動作〕
図３のＳＰＡＤ制御回路の動作は、基本的に図１と同じであるが、異なる点について以下に説明する。スイッチ３７０（ｐｃｈトランジスタ３７０Ａ、３７０Ｂ）は順序回路の出力信号Ｓ４（ｓｅｔ＿ｓｐａｄ）およびＳＰＡＤ１１０の状態に応じて、ＳＰＡＤ１１０をスタンバイ状態で保持するための構成である。順序回路の出力信号Ｓ４（ｓｅｔ＿ｓｐａｄ）＝‘０’かつＳＰＡＤ１１０のアノード電圧がＶＤＤ付近になったときのみ、ＳＰＡＤ１１０のアノードをＶＤＤ電圧にバイアスし、ＳＰＡＤ１１０をスタンバイ状態に保持する。つまり、順序回路の出力信号Ｓ４が０であり、出力信号Ｓ３（ｒｅｓｅｔｂ＿ａｓｙｎ）が‘１’である場合、スイッチ３７０（トランジスタ３７０Ａと３７０Ｂ）はともに導通し、ＳＰＡＤ１１０のアノード電圧をＶＤＤ電圧にバイアスする。言い換えると、組み合わせ回路（バッファ１３０）からの出力信号Ｓ３および順序回路の出力信号Ｓ４によりスイッチ３７０（ｐｃｈトランジスタ３７０Ａ、３７０Ｂ）を制御する。これにより、ＳＰＡＤ１１０をスタンバイ状態に保持する。例えば、図３のＳＰＡＤ制御回路においてスイッチ３７０（ｐｃｈトランジスタ３７０Ａ、３７０Ｂ）が除去された場合を想定する。この場合、ＳＰＡＤ１１０がアバランシェ降伏によりスタンバイ状態に移行したときスイッチ（トランジスタ１２０）はオフ状態のままであるため、アノード端子が高インピーダンス状態となる。そのため、ＳＰＡＤ１１０のアノードに存在する寄生電流リークやｎｃｈトランジスタ３９０により、アノード電圧は０Ｖに向けて降圧する可能性がある。スイッチ３７０（ｐｃｈトランジスタ３７０Ａ、３７０Ｂ）は、ＳＰＡＤ１１０をＶＤＤ電圧に安定的に保持し、安定したスタンバイ状態を保つための構成である。すなわち、組み合わせ回路（バッファ１３０）がＳＰＡＤ１１０のアバランシェ降伏を検出するとともに、スイッチ３７０（ｐｃｈトランジスタ３７０Ａおよび３７０Ｂ）を導通することで、ＳＰＡＤ１１０をアバランシェ降伏直後に安定したスタンバイ状態に保持することができる。

ｎｃｈトランジスタ３９０は、リチャージ動作によりアクティブ状態となるＳＰＡＤ１１０のアノードに寄生リークがあったとしても、アノード電圧を０Ｖに保持し、光子検出可能状態を保持するために設けられる。つまり、安定したアクティブ状態を保つための構成である。数１００ｋΩから１ＭΩの抵抗でも代用できる。

〔実施形態３〕
本発明の更に別の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。

〔ＳＰＡＤ制御回路４００の構成〕
図４は、実施形態３に係るＳＰＡＤ制御回路４００の構成を示す図である。図４は、図３に記載のＳＰＡＤ制御回路における組み合わせ回路の実施形態のひとつであるインバータ３８０をＮＯＲゲート４８０に置き換え、デジタル出力信号ｄｏｕｔにつながる組み合わせ回路の実施形態のひとつであるバッファ１５０をＮＯＲゲート４５０ＡとＡＮＤゲート４５０Ｂからなる組み合わせ回路４５０に置き換えることによって得られる構成である。

ＮＯＲゲート４８０の第１の入力端子には、バッファ１３０からの出力信号Ｓ３（ｒｅｓｅｔｂ＿ａｓｙｎ）が入力される。ＮＯＲゲート４８０の第２の入力端子には、外部パルス信号Ｓ１（ｓｅｔ＿ｐｕｌｓｅ）が入力される。トランジスタ３７０Ｂのゲートは、ＮＯＲゲート４８０からの出力が入力される。

ＮＯＲゲート４５０Ａの第１の入力端子には、フリップフロップデータ出力端子１４４からの出力信号Ｓ４（ｓｅｔ＿ｓｐａｄ）が入力される。ＮＯＲゲート４５０Ａの第２の入力端子には、外部パルス信号Ｓ１（ｓｅｔ＿ｐｕｌｓｅ）が入力される。ＡＮＤゲート４５０Ｂの第１の入力端子には、ＳＰＡＤ１１０のアノードからの信号が入力される。ＡＮＤゲート４５０Ｂの第２の入力端子には、ＮＯＲゲート４５０Ａからの出力信号が入力される。ＡＮＤゲート４５０Ｂの出力は、出力端子１６０に入力される。

本実施形態に係るＳＰＡＤ制御回路４００において、トランジスタ３７０Ｂのゲートは、ＳＰＡＤ１１０の状態および外部パルス信号Ｓ１（ｓｅｔ＿ｐｕｌｓｅ）に依存してＮＯＲゲート４８０を介して制御される。デジタル出力信号ｄｏｕｔは、ＳＰＡＤ１１０の状態に加えて外部パルス信号Ｓ１（ｓｅｔ＿ｐｕｌｓｅ）および順序回路の出力信号Ｓ４（ｓｅｔ＿ｓｐａｄ）に依存する。

〔ＳＰＡＤ制御回路４００の動作〕
光子がＳＰＡＤ１１０に飛来し、ＳＰＡＤ１１０にアバランシェ降伏が発生する場合のＳＰＡＤ制御回路４００の動作は、基本的には図１のＳＰＡＤ制御回路１００または図３のＳＰＡＤ制御回路３００と同様である。

外部パルス信号Ｓ１（ｓｅｔ＿ｐｕｌｓｅ）＝‘１’の期間（セット準備期間）に、トランジスタ３７０Ａだけではなくトランジスタ３７０Ｂも導通することにより、強制的にアノードをＶＤＤ電圧にバイアスし、ＳＰＡＤ１１０をスタンバイ状態に保持する。このようにして周期的にＳＰＡＤ１１０に光を検知させない期間(セット準備期間とセット期間に相当)を設けたＳＰＡＤ制御回路４００である。

タイミング図２（ｂ）を用いて図４のＳＰＡＤ制御回路４００の動作を説明する。時刻ｔ０において外部パルス信号Ｓ１（ｓｅｔ＿ｐｕｌｓｅ）＝‘１’（セット準備期間）に設定されＮＯＲゲート４８０を通してトランジスタ３７０Ｂのゲート電圧が０となるため、トランジスタ３７０Ｂが導通する。順序回路の出力信号Ｓ４（ｓｅｔ＿ｓｐａｄ）＝‘０’で保持されているので、トランジスタ３７０Ａも導通状態にあるため、ＳＰＡＤ１１０のアノードはＶＤＤ電圧にバイアスされる。これにより、ＳＰＡＤ１１０はスタンバイ状態に保持される。また、デジタル出力信号ｄｏｕｔにつながる組み合わせ回路４５０（ＮＯＲゲート４５０Ａ, ＡＮＤゲート４５０Ｂ）を通してデジタル出力信号ｄｏｕｔが‘０’に設定される。セット準備期間の時刻ｔ３ａでＳＰＡＤ１１０にレーザ光が照射されても、ＳＰＡＤ１１０は、スタンバイ状態に保持されているため、光を検知しない。デジタル出力信号ｄｏｕｔは‘０’に保持されたままとなる。セット準備期間終了後の動作は図３のＳＰＡＤ制御回路３００と同様であるため、説明を省略する。

時刻ｔ２以降、ＳＰＡＤ１１０はアクティブ状態にあり、時刻ｔ３ｂにＳＰＡＤ１１０に照射された光子をＳＰＡＤ１１０が検知し、アバランシェ降伏が発生し、トランジスタ３７０Ｂが導通し、アノード電圧がＶＤＤ電圧に保持される。時刻ｔ３ｂにデジタル出力信号ｄｏｕｔは‘１’となり、この変化時刻を測定またはカウントすることで、光子の到着時刻や、ＳＰＡＤ１１０へ照射される光の強さを検出することができる。一方、ｔ３ａ、ｔ３ａ’に飛来するレーザ光はデジタル出力信号ｄｏｕｔに現れない。

［実施形態４］
図５（ａ）及び（ｂ）は、実施形態４に係る検出システムの概略図である。

〔検出システムの構成〕
図５（ａ）は、図４に記載のＳＰＡＤ制御回路４００の応用例を示す。システム５００は、ＳＰＡＤ制御回路４００が搭載されたＩＣ（ＳＰＡＤ制御回路４００を搭載したＩＣ５０１）と、パルス発光する光源（パルス発光レーザ５０２）と、パルス発光レーザ５０２とＳＰＡＤ制御回路４００を同期して動作させるためのタイミング制御回路５０３と、クロック発生回路５０４とから構成される。

図５（ｂ）に、ＳＰＡＤ１１０が搭載されたＩＣ５０１の模式的な断面図を示す。ＳＰＡＤ１１０上部に検査対象サンプルを配置し、そのサンプルにレーザパルス光を照射する。

〔検出システムの動作〕
サンプルにレーザパルス光を照射することで、レーザ照射終了直後に微弱な蛍光がサンプルから放射される。その微弱蛍光をＳＰＡＤ１１０で検知することで、サンプルの光解析が可能である。しかしながら、この構成では、ＳＰＡＤ１１０に向けて、強いレーザパルス光も照射される。ＳＰＡＤ１１０が強いレーザパルス光を検出すると、サンプルからの微弱光を検知できない。レーザパルス光の照射を図２（ｂ）に示すセット準備期間、つまり、ＳＰＡＤ１１０がスタンバイ状態に保持されている期間に照射することで、ＳＰＡＤ制御回路４００はレーザパルス光を検知せず、サンプルからの微弱光のみを検知できる。図５（ａ）に示すように、クロック発生回路５０４、タイミング制御回路５０３により、セット準備期間を設定する外部パルス信号Ｓ１（ｓｅｔ＿ｐｕｌｓｅ）と同期させてパルス発光レーザ５０２を動作させる。したがって、光源（パルス発光レーザ５０２）は、ＳＰＡＤ制御回路に同期してパルス発光する。これにより、レーザパルスの発光タイミングがセット準備期間内となるように調整し、図２（ｂ）に示す動作が可能となる。

〔まとめ〕
本発明の態様１に係るＳＰＡＤ制御回路は、光子を検出するＳＰＡＤ制御回路であって、シングルフォトンアバランシェダイオード（ＳＰＡＤ）と、前記ＳＰＡＤの２端子のうちの一方の端子に電圧を印加するスイッチ（トランジスタ１２０）と、前記ＳＰＡＤがアクティブ状態かスタンバイ状態かを検出する組み合わせ回路（バッファ１３０）と、前記ＳＰＡＤをアクティブ状態に設定するためのパルス信号（外部パルス信号Ｓ１）を入力する端子（フリップフロップデータ入力端子１４１）と、リセットに関する信号を入力する端子（フリップフロップ非同期リセット入力端子１４３）と、出力端子（フリップフロップデータ出力端子１４４）とを有する順序回路（フリップフロップ１４０）と、を備え、前記順序回路（フリップフロップ１４０）の出力端子（フリップフロップデータ出力端子１４４）から出力される出力信号（Ｓ４（ｓｅｔ＿ｓｐａｄ））によって前記スイッチ（トランジスタ１２０）が制御されるとともに、前記組み合わせ回路（バッファ１３０）の出力信号（Ｓ３（ｒｅｓｅｔｂ＿ａｓｙｎ））が、前記順序回路（フリップフロップ１４０）の前記リセットに関する信号を入力する端子（フリップフロップ非同期リセット入力端子１４３）に入力されることを特徴とする。

上記の構成によれば、ＳＰＡＤの寄生効果であるアフターパルス効果やメモリ効果を悪化させることなく、ＳＰＡＤのセット期間を短縮でき、ＳＰＡＤの光子検出期間を拡大することで、時間軸上でのＳＰＡＤの光子検出効率を改善できる。

本発明の態様２に係るＳＰＡＤ制御回路は、上記態様１において更に、基本クロック信号（Ｓ２（ｍｃｌｋ））を入力する端子（フリップフロップクロック入力端子１４２）を有し、前記ＳＰＡＤをアクティブ状態に設定するためのパルス信号（外部パルス信号Ｓ１）が前記基本クロック信号（Ｓ２（ｍｃｌｋ））のサンプリングエッジを１つだけ包含するように入力され、前記包含された１つのサンプリングエッジ直後に上記スイッチが導通することを特徴とする。

上記の構成によれば、基本クロック信号のサンプリングエッジに同期して前記ＳＰＡＤをアクティブ状態に設定できるため、他のシステムの同期したシステムを構築しやすい。

本発明の態様３に係るＳＰＡＤ制御回路は、上記態様１または２において、前記一方の端子に電圧を印加するためのスイッチ（スイッチ３７０（ｐｃｈトランジスタ３７０Ａ、３７０Ｂ））を更に備え、前記組み合わせ回路が前記ＳＰＡＤのアバランシェ降伏を検出するとともに前記スイッチを導通することで、前記ＳＰＡＤをアバランシェ降伏直後に安定したスタンバイ状態に保持することを特徴とする。

上記の構成によれば、ＳＰＡＤ１１０を安定的にスタンバイ状態またはアクティブ状態に保持することができる。

本発明の態様４に係る検出システムは、上記態様１から３のいずれか１つに記載のＳＰＡＤ制御回路と、前記ＳＰＡＤ制御回路に同期して動作するパルス発光する光源（パルス発光レーザ４０２）と、を備え、前記ＳＰＡＤ制御回路は、前記ＳＰＡＤをアクティブ状態に設定するためのパルス信号に依存して前記ＳＰＡＤを周期的にスタンバイ状態に保持するとともに、前記スタンバイ状態の期間に、前記光源がパルス発光することを特徴とする。

上記の構成によれば、前記ＳＰＡＤは前記光源からのパルス発光を検出することなく、パルス発光後の微弱蛍光を検出することができる。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。

１００、３００、４００ＳＰＡＤ制御回路
１１０シングルフォトンアバランシェダイオード（ＳＰＡＤ）
１２０トランジスタ
１３０、１５０バッファ
１４０フリップフロップ
１４１フリップフロップデータ入力端子
１４２フリップフロップクロック入力端子
１４３フリップフロップ非同期リセット入力端子
１４４フリップフロップデータ出力端子
１６０出力端子
３７０スイッチ
３７０Ａ、３７０Ｂｐｃｈトランジスタ
３８０インバータ
３９０ｎｃｈトランジスタ
５０１ＩＣ
５０２パルス発光レーザ
５０３タイミング制御回路
５０４クロック発生回路
４５０組み合わせ回路
４５０ＡＮＯＲゲート
４５０ＢＡＮＤゲート
４８０ＮＯＲゲート

Claims

光子を検出するＳＰＡＤ制御回路であって、
シングルフォトンアバランシェダイオード（ＳＰＡＤ）と、
前記ＳＰＡＤの２端子のうちの一方の端子に電圧を印加するスイッチと、
前記ＳＰＡＤがアクティブ状態かスタンバイ状態かを検出する組み合わせ回路と、
前記ＳＰＡＤをアクティブ状態に設定するためのパルス信号を入力する第１入力端子と、リセットに関する信号を入力する第２入力端子と、出力端子とを有する順序回路と、
を備え、
前記順序回路の出力端子から出力される出力信号によって前記スイッチが制御され、
前記組み合わせ回路の出力信号が、前記順序回路の前記第２入力端子に入力されるとともに、
前記組み合わせ回路によるアクティブ状態の検出に同期して前記順序回路がリセットされること
を特徴とするＳＰＡＤ制御回路。
前記順序回路が更に、基本クロック信号を入力する第３入力端子を有し、
前記パルス信号が前記基本クロック信号のサンプリングエッジを１つだけ包含するように入力され、
前記包含された１つのサンプリングエッジ直後に上記スイッチが導通することを特徴とする請求項１に記載のＳＰＡＤ制御回路。
前記一方の端子に電圧を印加するための別のスイッチを更に備え、
前記組み合わせ回路が前記ＳＰＡＤのアバランシェ降伏を検出するとともに前記別のスイッチを導通することで、前記ＳＰＡＤをアバランシェ降伏直後に安定したスタンバイ状態に保持することを特徴とする請求項１または２に記載のＳＰＡＤ制御回路。
請求項３に記載のＳＰＡＤ制御回路と、
パルス発光する光源と、
を備え、
前記ＳＰＡＤ制御回路は、
前記パルス信号に依存したセット準備期間を有し、
前記セット準備期間に同期して前記別のスイッチが導通し、前記ＳＰＡＤがスタンバイ状態に保持されるとともに、
前記スタンバイ状態の期間に、前記光源がパルス発光すること、
を特徴とする検出システム。