JP2803499B2 - アナログ・デジタルｃｍｏｓ集積回路 - Google Patents
アナログ・デジタルｃｍｏｓ集積回路Info
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- JP2803499B2 JP2803499B2 JP4317017A JP31701792A JP2803499B2 JP 2803499 B2 JP2803499 B2 JP 2803499B2 JP 4317017 A JP4317017 A JP 4317017A JP 31701792 A JP31701792 A JP 31701792A JP 2803499 B2 JP2803499 B2 JP 2803499B2
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- Japan
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- circuit
- analog
- signal
- integrated circuit
- cmos integrated
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3004—Current or voltage test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/3167—Testing of combined analog and digital circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2273—Test methods
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はアナログ・デジタルＣＭ
ＯＳ集積回路に関し、特にテストモード回路を有する。
ＯＳ集積回路に関し、特にテストモード回路を有する。
【０００２】
【従来の技術】一般にコンパレータなどのアナログ回路
は定電流源を含んで構成されているため、これらを含ん
だアナログ・デジタル混載のＣＭＯＳ集積回路の消費電
流は、デジタル・ロジックのみの通常のＣＭＯＳ集積回
路に比較して数十〜数百倍と非常に大きい。
は定電流源を含んで構成されているため、これらを含ん
だアナログ・デジタル混載のＣＭＯＳ集積回路の消費電
流は、デジタル・ロジックのみの通常のＣＭＯＳ集積回
路に比較して数十〜数百倍と非常に大きい。
【０００３】アナログ・デジタル混載のＣＭＯＳ集積回
路では、内部ロジックに異常が生じてリーク電流が発生
しても、もともとの消費電流が大きいためにとらえ難
い。従来のＣＭＯＳ集積回路のテスト回路は図３（ａ）
のブロック図に示すように、コンパレータ１の回路電流
をなくすテストモード信号Ｓｔを入力するテストモード
端子Ｔｔを設けている。
路では、内部ロジックに異常が生じてリーク電流が発生
しても、もともとの消費電流が大きいためにとらえ難
い。従来のＣＭＯＳ集積回路のテスト回路は図３（ａ）
のブロック図に示すように、コンパレータ１の回路電流
をなくすテストモード信号Ｓｔを入力するテストモード
端子Ｔｔを設けている。
【０００４】図３（ｂ）はコンパレータの回路図であ
る。コンパレータ１は差動回路１ａと駆動回路１ｂから
なる通常のコンパレータで、この回路電流をカットする
ためにゲートにテストモード端子Ｔｔに入力する信号Ｓ
ｔの反転信号ＳｔＲが入力されるトランジスタＱｐ３の
ゲート端ＴＥＲを、駆動回路のトランジスタＱｐ２と並
列に接続し、ゲートにテストモード信号Ｓｔが入力され
るトランジスタＱｎ１，Ｑｎ４のゲート端ＴＥを各々ト
ランジスタＱｎ２，Ｑｎ３と並列に接続している。
る。コンパレータ１は差動回路１ａと駆動回路１ｂから
なる通常のコンパレータで、この回路電流をカットする
ためにゲートにテストモード端子Ｔｔに入力する信号Ｓ
ｔの反転信号ＳｔＲが入力されるトランジスタＱｐ３の
ゲート端ＴＥＲを、駆動回路のトランジスタＱｐ２と並
列に接続し、ゲートにテストモード信号Ｓｔが入力され
るトランジスタＱｎ１，Ｑｎ４のゲート端ＴＥを各々ト
ランジスタＱｎ２，Ｑｎ３と並列に接続している。
【０００５】テストモード信号Ｓｔがロウレベルの時、
この３つのトランジスタＱｐ３，Ｑｎ１，Ｑｎ４はオフ
してあり、コンパレータ１は動作するが、ハイレベルの
時はトランジスタＱｐ３がオンして、出力端ＴＯの出力
信号ＳＯはハイレベルに固定され、トランジスタＱｐ２
のソース・ドレイン共に同電位となってドレイン電源か
らトランジスタＱｐ２を流れる回路電流ｉＤ１がカット
される。
この３つのトランジスタＱｐ３，Ｑｎ１，Ｑｎ４はオフ
してあり、コンパレータ１は動作するが、ハイレベルの
時はトランジスタＱｐ３がオンして、出力端ＴＯの出力
信号ＳＯはハイレベルに固定され、トランジスタＱｐ２
のソース・ドレイン共に同電位となってドレイン電源か
らトランジスタＱｐ２を流れる回路電流ｉＤ１がカット
される。
【０００６】同様にトランジスタＱｎ１，Ｑｎ４がオン
して節点Ｔ１，Ｔ２もロウレベルに固定される。バイア
ス回路から供給されるゲート基準電圧ＶＧ２も、バイア
ス回路をコンパレータ１と同じように論理ゲートを追加
して、ハイレベルに固定すれば、トランジスタＱｐ１も
オフし、回路電流ｉＤ１がカットされる。
して節点Ｔ１，Ｔ２もロウレベルに固定される。バイア
ス回路から供給されるゲート基準電圧ＶＧ２も、バイア
ス回路をコンパレータ１と同じように論理ゲートを追加
して、ハイレベルに固定すれば、トランジスタＱｐ１も
オフし、回路電流ｉＤ１がカットされる。
【０００７】
【発明が解決しようとする課題】従来のアナログ・デジ
タルＣＭＯＳ集積回路は、そのテストモードにおいて、
テスト端子をハイレベルにしてテストモードにしたとき
にコンパレータの動作が停止しその出力が固定されてし
まうため、入力端子にどのような信号を入力しようとも
内部回路には伝わらず、内部回路はある一定の状態のま
ま固定されてしまう。
タルＣＭＯＳ集積回路は、そのテストモードにおいて、
テスト端子をハイレベルにしてテストモードにしたとき
にコンパレータの動作が停止しその出力が固定されてし
まうため、入力端子にどのような信号を入力しようとも
内部回路には伝わらず、内部回路はある一定の状態のま
ま固定されてしまう。
【０００８】したがって上記の固定された状態以外の内
部状態でリーク電流が発生するような場合にはそのリー
ク電流は全く検出できないし、その原因となる故障箇所
モードの解析が不可能であるという問題があった。
部状態でリーク電流が発生するような場合にはそのリー
ク電流は全く検出できないし、その原因となる故障箇所
モードの解析が不可能であるという問題があった。
【０００９】
【課題を解決するための手段】本発明のアナログ・デジ
タルＣＭＯＳ集積回路は、アナログ回路とデジタル回路
を混載したＣＭＯＳ回路を有し、テストモード信号によ
り制御され、前記アナログ回路の動作を停止させる論理
ゲートを有するアナログ・デジタルＣＭＯＳ集積回路に
おいて、前記アナログ回路と論理的に等価な論理ゲート
と、内部回路への信号として前記アナログ回路の出力信
号と前記論理ゲートの出力とのいずれか一方を前記テス
トモード信号によって選択するセレクタ回路を有して構
成されている。
タルＣＭＯＳ集積回路は、アナログ回路とデジタル回路
を混載したＣＭＯＳ回路を有し、テストモード信号によ
り制御され、前記アナログ回路の動作を停止させる論理
ゲートを有するアナログ・デジタルＣＭＯＳ集積回路に
おいて、前記アナログ回路と論理的に等価な論理ゲート
と、内部回路への信号として前記アナログ回路の出力信
号と前記論理ゲートの出力とのいずれか一方を前記テス
トモード信号によって選択するセレクタ回路を有して構
成されている。
【００１０】
【実施例】図１は本発明の第１の実施例を示す回路図で
ある。図３に示した従来例の回路に対して、コンパレー
タ１と論理的に等価とみなせるバッファ２と、テストモ
ード信号Ｓｔがコンパレータ１の出力する比較出力信号
Ｓ１かバッファ２の出力信号Ｓ２のいずれかを選択する
データセレクタ３ａが追加されている。
ある。図３に示した従来例の回路に対して、コンパレー
タ１と論理的に等価とみなせるバッファ２と、テストモ
ード信号Ｓｔがコンパレータ１の出力する比較出力信号
Ｓ１かバッファ２の出力信号Ｓ２のいずれかを選択する
データセレクタ３ａが追加されている。
【００１１】データセレクタ３ａはテストモード端子Ｔ
ｔのインバータ４を介した反転信号ＳｔＲとバッファ出
力信号Ｓ２を２つの入力とするＯＲゲート５と、そのＯ
Ｒ出力信号Ｓ５と比較出力信号Ｓ１を入力とするＡＮＤ
ゲート６で構成されている。
ｔのインバータ４を介した反転信号ＳｔＲとバッファ出
力信号Ｓ２を２つの入力とするＯＲゲート５と、そのＯ
Ｒ出力信号Ｓ５と比較出力信号Ｓ１を入力とするＡＮＤ
ゲート６で構成されている。
【００１２】次に回路の動作を説明するとテストモード
信号Ｓｔがロウレベルのとき、コンパレータ１は通常の
動作状態であり、インバータ４の反転出力信号ＳｔＲが
ハイレベルであるから、ＯＲ出力信号Ｓ５出力もハイレ
ベルに固定され、内部回路７への出力信号Ｓ６として、
比較出力信号Ｓ５が伝えられる。
信号Ｓｔがロウレベルのとき、コンパレータ１は通常の
動作状態であり、インバータ４の反転出力信号ＳｔＲが
ハイレベルであるから、ＯＲ出力信号Ｓ５出力もハイレ
ベルに固定され、内部回路７への出力信号Ｓ６として、
比較出力信号Ｓ５が伝えられる。
【００１３】逆にテストモード信号Ｓｔがハイレベルの
とき、コンパレータ１は動作を停止しその出力信号Ｓ１
はハイレベルに固定される。一方インバータ４の出力信
号ＳｔＲはロウレベルであるから、入力信号Ｓｉがバッ
ファ２を通して出力信号Ｓ６となる。
とき、コンパレータ１は動作を停止しその出力信号Ｓ１
はハイレベルに固定される。一方インバータ４の出力信
号ＳｔＲはロウレベルであるから、入力信号Ｓｉがバッ
ファ２を通して出力信号Ｓ６となる。
【００１４】すなわちテストモード信号Ｓｔがハイレベ
ルにテストモード時にアナログ部であるコンパレータ１
の消費電流をカットし、内部ロジックのリーク電流の検
出感度を上げると同時に、停止したコンパレータ１のか
わりにバッファ２を経由して内部ロジックを動作させ
て、どのような状態でどの部分にリーク電流が発生する
かなどの解析が容易にできる。
ルにテストモード時にアナログ部であるコンパレータ１
の消費電流をカットし、内部ロジックのリーク電流の検
出感度を上げると同時に、停止したコンパレータ１のか
わりにバッファ２を経由して内部ロジックを動作させ
て、どのような状態でどの部分にリーク電流が発生する
かなどの解析が容易にできる。
【００１５】図２は本発明の第２の実施例を示す回路図
である。２つのコンパレータとインバータ９，ＮＡＮＤ
ゲート１１，１２でシュミット・トリガ回路７のインバ
ータを構成している。
である。２つのコンパレータとインバータ９，ＮＡＮＤ
ゲート１１，１２でシュミット・トリガ回路７のインバ
ータを構成している。
【００１６】このシュミット・トリガ回路７と直流特性
的は異なるが論理的には等価なインバータ８を入力端子
Ｔｉに接続し、データセレクタ３ｂにより入力信号経路
を通常はシュミット・トリガ回路７に、テストモード時
にはインバータ８に切換えられて出力信号Ｓ１３とな
り、第１の実施例と同様な効果が得られる。
的は異なるが論理的には等価なインバータ８を入力端子
Ｔｉに接続し、データセレクタ３ｂにより入力信号経路
を通常はシュミット・トリガ回路７に、テストモード時
にはインバータ８に切換えられて出力信号Ｓ１３とな
り、第１の実施例と同様な効果が得られる。
【００１７】
【発明の効果】以上説明したように本発明は、コンパレ
ータなどアナログ回路を含むＣＭＯＳ集積回路につい
て、アナログ回路を停止させてその電流をカットし消費
電流を数ｍＡから数十ｍＡに減らして内部回路での微小
なリーク電流の検出感度を上げることに加えて停止した
アナログ回路の機能を論理ゲートで代行させることによ
り、内部回路を通常と同じに動作させることができ、不
良モード，不良箇所の解析を容易にできるという効果が
ある。
ータなどアナログ回路を含むＣＭＯＳ集積回路につい
て、アナログ回路を停止させてその電流をカットし消費
電流を数ｍＡから数十ｍＡに減らして内部回路での微小
なリーク電流の検出感度を上げることに加えて停止した
アナログ回路の機能を論理ゲートで代行させることによ
り、内部回路を通常と同じに動作させることができ、不
良モード，不良箇所の解析を容易にできるという効果が
ある。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】（ａ），（ｂ）はそれぞれ従来例のＣＭＯＳ集
積回路の一例のアナログ・デジタル回路のブロック図お
よびコンパレータの回路図である。
積回路の一例のアナログ・デジタル回路のブロック図お
よびコンパレータの回路図である。
【符号の説明】 １ コンパレータ ２ バッファ ３ａ，３ｂ データセレクタ ４，８，９ インバータ ５，１３ ＯＲゲート ６ ＡＮＤゲート ７ シュミット・トリガ回路 １０，１１，１２ ＮＡＮＤゲート Ｓｔ テストモード信号 Ｓｉ 入力データ Ｔｉ 入力端子 Ｔｔ テストモード端子
Claims (1)
- 【請求項１】 アナログ回路とデジタル回路を混載した
ＣＭＯＳ回路を有し、テストモード信号により制御さ
れ、前記アナログ回路の動作を停止させる論理ゲートを
有するアナログ・デジタルＣＭＯＳ集積回路において、
前記アナログ回路と論理的に等価な論理ゲートと、内部
回路への信号として前記アナログ回路の出力信号と前記
論理ゲートの出力とのいずれか一方を前記テストモード
信号によって選択するセレクタ回路を有することを特徴
とするアナログ・デジタルＣＭＯＳ集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317017A JP2803499B2 (ja) | 1992-11-26 | 1992-11-26 | アナログ・デジタルｃｍｏｓ集積回路 |
| US08/157,223 US5412315A (en) | 1992-11-26 | 1993-11-23 | Semiconductor integrated circuit adapted for a current-leak test |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317017A JP2803499B2 (ja) | 1992-11-26 | 1992-11-26 | アナログ・デジタルｃｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06160466A JPH06160466A (ja) | 1994-06-07 |
| JP2803499B2 true JP2803499B2 (ja) | 1998-09-24 |
Family
ID=18083492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4317017A Expired - Lifetime JP2803499B2 (ja) | 1992-11-26 | 1992-11-26 | アナログ・デジタルｃｍｏｓ集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5412315A (ja) |
| JP (1) | JP2803499B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970011651B1 (ko) * | 1994-02-02 | 1997-07-12 | 삼성전자 주식회사 | 반도체 소자의 버스라인 블록화에 의한 단선 검사장치 및 검사방법 |
| US5721495A (en) * | 1995-10-24 | 1998-02-24 | Unisys Corporation | Circuit for measuring quiescent current |
| US5652524A (en) * | 1995-10-24 | 1997-07-29 | Unisys Corporation | Built-in load board design for performing high resolution quiescent current measurements of a device under test |
| US5696773A (en) * | 1996-04-25 | 1997-12-09 | Credence Systems Corporation | Apparatus for performing logic and leakage current tests on a digital logic circuit |
| KR100412589B1 (ko) * | 1996-07-05 | 2004-04-06 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체 회로 시스템, 반도체 집적회로의 검사방법 및 그 검사계열의 생성방법 |
| KR100369123B1 (ko) | 1998-12-22 | 2003-03-17 | 주식회사 하이닉스반도체 | 데이터출력버퍼 |
| JP2008306504A (ja) * | 2007-06-08 | 2008-12-18 | Renesas Technology Corp | 差動増幅回路及びａ／ｄ変換器 |
| JP5215040B2 (ja) * | 2008-05-27 | 2013-06-19 | 株式会社ケーヒン | 漏電検出回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191973A (ja) * | 1985-02-20 | 1986-08-26 | Fujitsu Ltd | 試験回路をそなえた半導体集積回路 |
| US5294883A (en) * | 1992-08-04 | 1994-03-15 | International Business Machines Corporation | Test detector/shutoff and method for BiCMOS integrated circuit |
-
1992
- 1992-11-26 JP JP4317017A patent/JP2803499B2/ja not_active Expired - Lifetime
-
1993
- 1993-11-23 US US08/157,223 patent/US5412315A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06160466A (ja) | 1994-06-07 |
| US5412315A (en) | 1995-05-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980616 |