JP3573503B2 - 電流操向論理回路のための静電流テスト装置および方法 - Google Patents
電流操向論理回路のための静電流テスト装置および方法 Download PDFInfo
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Description
【０００１】
【産業上の利用分野】
本発明は、一般に、半導体論理回路に関し、特に、電流操向論理回路の静電流パラメータ・テストに関する。
【０００２】
【従来の技術】
ＣＭＯＳ論理回路の静電流テストは、集積回路における信頼性の問題を判定するための効果的なパラメータ・テストとして長く受け入れられてきた。既知の静的状態に回路を設定し、この静的状態におけるデバイスにより引き出される静電流を測定することによりこのテスト方法は始まる。測定された漏れ電流が所定の閾値レベルを越えるならば、信頼性に潜在的な問題があるため、そのデバイスは選別される。一般的なＣＭＯＳプロセスにおいて、この閾値レベルは約１０〜２０μＡである。
【０００３】
閾値レベルが小さな値であるために、デバイスが漏れ電流以外のいかなる付加静電流も消費しないことが、静電流テストには必要となる。一般的なＣＭＯＳ回路にとって、このことは、ゲートのスイッチングにより生じるいかなる動電流をも削除するために、テストの間クロック信号を単に禁止にすることにより実現することができる。
【０００４】
しかしながら、デバイスが通常動作状態でバイアス電流を消費する場合には、バイアス電流を禁止する必要があるため、通常動作状態でデバイスをテストすることはできない。このことは、回路の全ファミリの静電流をテストする際に事実上妨げとなる。例えば、図３に示す定電流論理ゲート３０あるいは図４に示す折り返しソース結合論理ゲート３５を含む論理回路は、通常動作の間消費されるバイアス電流のために静電流テストの使用の妨げとなる。しかし、定電流論理回路は通常のＣＭＯＳに比べて幾つかの重要な利点を持っており、このことは通常のＣＭＯＳよりもある用途においてより望まれることになる。
【０００５】
定電流論理回路は、通常のＣＭＯＳ論理回路の基本的な問題の一つである電磁干渉（ＥＭＩ）を最小限に抑える。例えば、図１を参照して、ＣＭＯＳインバータ１０は、Ｐチャンネル電界効果トランジスタ（ＦＥＴ）１４とＮチャンネルＦＥＴ１２の導通領域が重なると、電流スパイクを示す。この電流スパイクは、ＦＥＴ１２及びＦＥＴ１４のゲートに見られる入力電圧ＶＩＮが、閾値電圧ＶＴにほぼ等しい場合に生じる。図２（Ａ）には、入力電圧ＶＩＮ及び対応する出力電圧ＶＯＵＴが示されている。図２（Ｂ）には、対応する電流スパイクが示されている。
【０００６】
論理回路を通じてのこの電流スパイク、及びそのようなものの結果として、２つの望ましくない影響が生じる。最初の影響は、スイッチングによって引き起こされるノイズが、直接基板に結合されて、同じチップの下位のアナログ・ブロックに結合し、それによりアナログ・ブロックの性能が大幅に劣化するということである。第２の、さらに有害である可能性のある影響は、電流スパイクによって発生する電磁干渉（“ＥＭＩ”）である。
【０００７】
多くの適用例では、かなり長い距離にわたってチップまたはプリント回路基板全体に、論理ゲートに電流を供給する電源導体が道付けされている。この導体（不図示）は、導体の長さに正比例する有限のインダクタンスを有している。インダクタに電流が通ると、下記に示す、一般に知られた式に従って、電圧の変化ｄＶが生じる：
ｄＶ＝Ｌ×（ｄＩ／ｄＴ）
ここで、Ｌは、インダクタのインダクタンスを表し、ｄＩは、図２（Ｂ）に示すように、対応する時間の変化ｄＴに対する電流の変化を表している。その時、対応する電圧の変化ｄＶが電源導体から放射され、電源導体はアンテナとしてふるまう。このことが、望ましくないレベルのＥＭＩを生み出すことになる。
【０００８】
低電力回路を必要としない用途に対しては、図３に示す定電流論理ゲート３０が、電流スパイクをほとんど除去するために使用され得る。定電流論理ゲート３０は、電源電圧ＶＤＤを受ける電源端子２２に接続されたソース、所定のバイアス電圧ＶＢＩＡＳを受けるためのゲート２４、及びドレインを備えた第１のＰチャンネル電流源トランジスタＭＰ１を含んでいる。Ｐチャンネル・トランジスタＭＰ１は、所定量の定電流を導通させるためにトランジスタをバイアスするバイアス電圧を有する定電流源としてふるまう。定電流論理ゲート３０は、Ｐチャンネル・トランジスタＭＰ１のドレインに接続されたドレイン、共通電圧ＧＮＤを受けるための共通端子２０に結合されたソース、及び入力電圧ＶＩＮを受けるためのゲート１６を備えた、第１のＮチャンネル・トランジスタＭＮ１も含んでいる。
【０００９】
第２のダイオード接続トランジスタＭＮ２が、Ｎチャンネル・トランジスタＭＮ１と並列をなしている。ダイオード接続トランジスタＭＮ２は、互いに結合し、Ｐチャンネル・トランジスタＭＰ１のドレインに接続された、ゲート及びドレインを備えている。ダイオード接続トランジスタＭＮ２は、共通端子２０に結合されたソースも備えている。トランジスタＭＮ２のゲート・ドレイン接続は、出力電圧信号ＶＯＵＴを供給するための出力端子１８に接続されている。
【００１０】
こうして得られる定電流論理ゲート３０がそう呼ばれるのは、ＶＩＮの状態に関係なく一定の静電流を導通するためである。このことは、入力電圧ＶＩＮにおける許容電圧レベルを考察することによって明らかになる。通常の動作条件下では、所定量の定電流を導通させるため、Ｐチャンネル・トランジスタＭＰ１をバイアスするための所定の電圧レベルに、バイアス電圧ＶＢＩＡＳが設定される。一方、入力電圧ＶＩＮは、第１と第２の電圧レベルまたは状態の間でトグル動作する。
【００１１】
第１の状態の場合、入力電圧レベルは、ＮチャンネルＦＥＴ ＭＮ１をオンにするには不十分である。第１の状態は、入力電圧ＶＩＮがＭＮ１の閾値電圧ＶＴ未満の場合に生じる。Ｎチャンネル・トランジスタＭＮ１がオフになると、全電流が、ダイオード接続トランジスタＭＮ２に流れることになる。出力電圧ＶＯＵＴは、高レベルであり、下記の式で表される振幅を備えている：
ＶＯＵＴ＝（２×Ｉ／［Ｋ×Ｗ／Ｌ］）×０．５＋ＶＴ
ここで、
Ｉ＝ＭＮ２を介して供給される電流
Ｋ＝誘電率
Ｗ＝ゲート幅
Ｌ＝ゲート長
第２の状態の場合、Ｎチャンネル・トランジスタＭＮ１がオンになり、従って、出力電圧ＶＯＵＴは、ＭＮ１のドレイン・ソース電圧と等しくなる。しかし、ドレイン・ソース電圧は、入力電圧が閾値電圧ＶＴをどれほど上回るかによって、ほぼゼロになる。ドレイン・ソース電圧は、ダイオード接続トランジスタＭＮ２が電流を導通できるようにするには不十分である。結果として、全電流が、Ｎチャンネル・トランジスタＭＮ１に導通することになる。
【００１２】
定電流論理ゲート３０は、図１のインバータ１０と論理的に同等である。さらに、論理ゲート３０は、対応するＣＭＯＳに比べると電磁放射が少ない。しかし、インバータ１０とは異なり、定電流論理ゲート３０は、入力電圧ＶＩＮの状態に関係なくＤＣ電流経路を備えている。従って、ゲート３０の静電流テストを実施することはできない。
【００１３】
２つの状態のどちらかの間で入力電圧信号の遷移が生じるので、一方のトランジスタからもう一方のトランジスタに転じる際、電流にわずかな揺動が発生する。しかし、揺動の大きさは、図１のインバータによって生じるノイズ・スパイクよりはるかに小さい。従って、電源導体の誘導成分によって生じる対応する電圧降下は、比例して減少する。ノイズ特性の改善によって、定電流論理回路は、低ノイズ用途に関して、一般的なＣＭＯＳよりも優れたものになる。しかし、定バイアス電流のため、バイアス電流を禁止しなければ、定電流論理回路において静電流テストを実施することはできない。
【００１４】
図４に示すように、差動入力信号に関して、同様の定電流論理ゲートを構成することが可能である。図４に示す論理ゲートは、一般に、折り返しソース結合論理回路（ＦＳＣＬ）と呼ばれる。ＦＳＣＬゲート３５は、対称で差動構成をとるように配置された、２つの定電流論理ゲートを含んでいる。最初の片方には、電流源トランジスタＭＰ２、入力トランジスタＭＮ３、及びダイオード接続トランジスタＭＮ４が含まれている。もう片方は、電流源ＭＰ３、入力トランジスタＭＮ５、及びダイオード接続トランジスタＭＮ６から構成される。定電流論理ゲート３０とは異なり、ＦＳＣＬゲート３５の入力トランジスタＭＮ３及びＭＮ５は、第２のＮチャンネル電流源ＭＮ７に結合されている。電流源ＭＰ２及びＭＰ３は、第１のバイアス電圧ＶＢ１によってバイアスされる。第２の電流源ＭＮ７は、独立したバイアス電圧ＶＢ２によってバイアスされる。
【００１５】
ＦＳＣＬゲート３５の片方ずつが、定電流論理ゲート３０とほぼ同様に作動する。ダイオード接続トランジスタが電流を導通するか、あるいは対応する入力トランジスタが、対応するＰチャンネル電流源、すなわちＭＰ２またはＭＰ３によって生じる電流を導通する。しかし、シングル・エンド定電流論理ゲート３０とは異なり、入力トランジスタＭＮ３及びＭＮ５は、逆極性の信号ＩＮ及び／ＩＮによって差動方式で駆動される。従って、当業者には明らかなように、ＭＮ３とＭＮ５のいずれかが導通するが、両方ではない。従って、差動出力端子４０及び４２は、反転差動出力ＯＵＴ及び／ＯＵＴを作り出すために、互いに逆極性になる。
【００１６】
ＦＳＣＬゲート３０は、また、定電流論理ゲート３０と同じ低ノイズ特性を示す。ＦＳＣＬゲート３０は、電流の量はほとんど変化させずに、１つの経路からもう１つの経路に電流の“操向”を行うことによって、定電流論理ゲート３０と同様にこれを実現している。定電流論理ゲートと同様、ＦＳＣＬゲート３５では全ての入力状態においてＤＣ経路が存在するため、静電流テストを実施することができない。従って、定電流論理回路ファミリの静電流テストに対する要求が依然として存在する。
【００１７】
【発明が解決しようとする課題】
従って、本発明の目的は、通常の動作条件においてバイアス電流を消費するＣＳＬ論理デバイスをテストすることである。
【００１８】
本発明のもう１つの目的は、集積回路において静電流テスト方法を実現するための回路を提供することである。
【００１９】
【課題を解決するための手段】
本発明には、入力、出力、及び、バイアス・ノードをそれぞれ備え、所定の論理機能を実現するため、ゲートの入力及び出力が所定の方式で接続された、複数の定電流論理ゲートが含まれる。第１の通常動作モードにおけるバイアス電圧源と静電流テスト・モードにおける遮断電圧源の間において、各ゲートのバイアス・ノードをスイッチングするためにバイアス・スイッチング手段が用いられる。好ましい実施例の場合、スイッチング手段には、マルチプレクサが含まれる。
【００２０】
さらに、論理ゲートに、出力に結合されたダイオード接続トランジスタが含まれている場合、強制的に出力を論理的低レベルにし、静電流テスト・モード時にダイオード接続トランジスタを出力から分離するため、セル・スイッチング手段が、ダイオード接続トランジスタのゲートとドレインの間に挿入される。
【００２１】
本発明はまた、折り返しソース結合論理ゲートのような、差動静電流論理ゲートにも拡張される。差動論理ゲートの場合、それぞれのバイアス・ノードをスイッチするため、第１と第２のバイアス・スイッチング手段が含まれている。さらに、差動論理ゲートに、各差動出力に結合されたダイオード接続トランジスタが含まれている場合、各ダイオード接続トランジスタのゲートとドレーンの間に、セル・スイッチング手段が挿入される。セル・スイッチング手段は、それぞれの差動出力を強制的に論理的低レベルにし、静電流テスト・モードにおいてダイオード接続トランジスタを出力から分離する。
【００２２】
本発明の利点は、実施に大幅なシリコン領域の追加を必要としないということである。
【００２３】
本発明の以上の、及びその他の目的、特徴、及び、利点については、添付の図面を参照しながら進められる、本発明の好ましい実施例に関する下記の詳細な説明からさらに明白になるであろう。
【００２４】
【実施例】
図５には、本発明による、静電流テスト能力を備えた定電流論理ゲート４５が示されている。簡略化して例示するため、図５には、単一の論理ゲートだけしか示されていない。しかし、本発明の原理は、複数のそのような論理ゲートを備える全集積回路に拡張することが可能である。
【００２５】
論理ゲート４５には、トランジスタＭＰ１、ＭＮ１、及びＭＮ２を含む図３の定電流論理ゲート３０だけでなく、マルチプレクサ４６と、２つの追加ＮチャンネルトランジスタＭＮ１２及びＭＮ１３も含まれている。マルチプレクサ４６には、並列に接続された２つのＮチャンネルトランジスタＭＮ１０及びＭＮ１１が含まれている。ＭＮ１０のドレインは、バイアス電圧ＶＢＩＡＳを受けるための端子４８に結合され、ソースはＭＰ１のゲートに結合され、ＭＮ１０のゲートは、第１の選択信号Ａを受信するための端子５０に結合される。第２のトランジスタＭＮ１１のドレインは、好ましい実施例においてはＶＤＤである遮断電圧を受けるための端子５２に結合されている。ＭＮ１１のソースは、並列接続を形成するためにＭＮ１０のソースに結合されている。ＭＮ１１のゲートは、選択信号Ａとは逆極性の選択信号／Ａを受信するための端子５４に結合されている。
【００２６】
マルチプレクサ４６は、通常モードにおけるバイアス電圧ＶＢＩＡＳと第１の静的テスト・モードにおける遮断電圧ＶＤＤの間で、ＭＰ１のゲートにおける電圧をスイッチする。選択信号Ａ及びその相補信号／Ａによって、ドレインで受ける電圧をそれぞれのソースに結合するため、ＭＮ１０とＭＮ１１のいずれかが使用許可になるが、両方共許可されることはない。ＭＰ１のゲートにおける電圧が、ＶＢＩＡＳに等しい、すなわち、Ａが許可される場合、ＭＰ１は通常、電流源としての働きをする。対照的に、ＭＰ１のゲートにおける電圧がＶＤＤに等しい、すなわち、／Ａが許可される場合、ゲート・ソース電圧はほぼゼロになり、ＭＰ１が遮断する。従って、マルチプレクサ４６が、信号Ａ及び／Ａの状態に基づいて、ＭＰ１をオンまたはオフにする。
【００２７】
当業者には明らかなように、他のマルチプレクサ構成によって、この同じ機能を実現することが可能である。例えば、好ましい実施例におけるように、ＮチャネルＦＥＴよりはむしろトランジスタＭＮ１０及びＭＮ１１を伝送ゲートにすることが可能である。さらに、マルチプレクサは、独立した各ゲートの一部、例えば、図５に示すように、標準的なセルとすることもできるし、あるいは、バイアス電圧発生回路（不図示）に含めることも可能である。後者の場合、単一のマルチプレクサと、定電流論理ゲートの一部または全てを結合して、テスト回路が消費する追加シリコン領域を最小限に抑えることが可能である。
【００２８】
図２の定電流論理ゲート３０に対するもう１つの変更は、ダイオード接続トランジスタＭＮ２のドレインとゲートの間に挿入される、Ｎチャンネル・トランジスタＭＮ１２の追加である。ＭＮ１２のドレインは、ＭＮ２のドレインに接続され、ＭＮ１２のソースは、ＭＮ２のゲート並びに出力端子１８に接続される。ＭＮ１２のゲートは、第２の選択信号Ｂを受信するための端子５６に結合される。定電流論理ゲート３０には、トランジスタＭＮ１３も追加される。トランジスタＭＮ１３のドレインはＭＮ２のゲートに結合され、ＭＮ１３のソースはＧＮＤ端子２０に結合される。ＭＮ１３のゲートは、選択信号Ｂと相補的な選択信号／Ｂを受信するための端子５８に結合される。従って、ＭＮ１２及びＭＮ１３は、選択信号Ｂ及び／Ｂの状態に基づいて、相互に排他的に、動作する。
【００２９】
通常モードの場合、選択信号Ｂが許可されてＭＮ１２がオンになる。ＭＮ１２がオンになると、ＭＮ２のドレイン及びゲートが、実質上結合される。これに対し、相補性選択信号／Ｂが禁止されてトランジスタＭＮ１３がオフになる。従って、通常モードの場合、トランジスタＭＮ２は、図２の場合と同様、ダイオード接続トランジスタとして有効に動作する。
【００３０】
第２の静電流テスト・モードの場合、選択信号Ｂが禁止され、信号／Ｂが許可される。信号Ｂが禁止されると、トランジスタＭＮ１２がオフになり、ＭＮ２のトランジスタが出力端子１８から有効に分離される。さらに、ＭＮ１３によって、出力信号ＶＯＵＴが強制的に論理低レベルにされる。さらに後述するように、論理ゲートが直列である場合に、第２のテスト・モードにおいて、後続の論理ゲート（不図示）がオンになるのを回避するためには、ＶＯＵＴを論理低レベルにする必要がある。
【００３１】
第２の静電流テスト・モード４５は、２段階で実施される。第１段階のテストは、ＭＰ１によるいずれの静電流に対してであり、第２段階のテストは、ＭＮ１またはＭＮ２によるいずれの静電流に対するものである。第１段階の場合、ＭＰ１のゲートに供給される電圧は、バイアス電圧ＶＢＩＡＳから遮断電圧ＶＤＤにスイッチされる。これは、選択信号Ａを禁止して、相補性信号／Ａを許可し、選択信号Ｂを許可して、相補性信号／Ｂを禁止することによって実現される。次に、論理回路に供給される静電流が測定される。静電流が所定の限界を超えると、そのデバイスは、信頼性の問題に可能性有りとして選別される。
【００３２】
テスト段階では、トランジスタＭＰ１をオフにしようとして、ＭＰ１を分離する。ＭＮ１及びＭＮ２を使用許可しても、ＭＰ１が何の静電流をも引き出さない場合には、何の静電流をも検出すべきではない。しかし、ＭＰ１が、例えば、ＭＰ１のソースとドレインの短絡によって静電流を引き出す場合、ＭＮ１またはＭＮ２のいずれかが、ＶＩＮの状態に基づいてこの電流を供給するであろう。従って、第１のテスト・モードは、ＭＰ１によるいずれの静電流問題をも分離する。
【００３３】
第２段階において、信号Ａを許可し、信号／Ａを禁止することによって、ＭＰ１はオンになり、トランジスタＭＮ１及びＭＮ２は、オフになる。トランジスタＭＮ１及びＭＮ２は、入力電圧ＶＩＮを禁止して、選択信号Ｂを禁止し、選択信号／Ｂを許可することによってオフになる。入力電圧ＶＩＮを禁止すると、ＭＮ１がオフになる。信号Ｂを禁止すると、トランジスタＭＮ２が出力端子１８から分離される。信号／Ｂを許可すると、出力電圧ＶＯＵＴを論理的低レベルに引くことによってＭＮ２をオフにし、出力端子１８に接続されたいずれの入力トランジスタをもオフする二重の効果がある。ＭＮ１とＭＮ２の両方をオフにすると、ＭＰ１によって供給可能な電流が、これらのトランジスタを通ってＧＮＤに流れることができなくなる。従って、測定されるべき静電流は何もない。しかし、静電流が測定される場合には、ＭＮ１とＭＮ２のいずれかに、例えば、ドレイン・ソース間の短絡とか、低インピーダンスといった、静電流を流させる欠陥があることを意味している。従って、測定静電流が所定のレベルを超えると、そのデバイスは、ＭＮ１とＭＮ２のいずれかのために、信頼性の問題に可能性有りとして選別される。下記の表１には、対応する注記と共に、選択信号Ａ、／Ａ、Ｂ、及び／Ｂの状態を表した表が示されている。
【００３４】
【表１】
【００３５】
図６には、静電流テスト能力を備えた差動定電流論理ゲート６０が示されている。論理ゲート６０は、図４のＦＳＣＬゲート３５に対応するものであり、ゲートの静電流テストを可能にするための回路が追加されている。共通部分の参照番号は、説明を容易にするため、図４と図６の間で同じになっている。ＦＳＣＬゲートに加えて、論理ゲート６０には、第１のマルチプレクサ６２及び第２のマルチプレクサ６４と、２つのダイオード接続トランジスタＭＮ４及びＭＮ６に接続されたＦＥＴ ＭＮ２４〜ＭＮ２７が含まれている。第１のマルチプレクサ６２は、トランジスタＭＰ２及びＭＰ３のゲートに結合されたＦＥＴ ＭＮ２０及びＭＮ２１から構成される。ＭＮ２０のドレインは、図４において必要とされるのとほぼ同じバイアス電圧である、第１のバイアス電圧ＶＢ１を受けるための端子６６に結合される。一方、ＭＮ２１のドレインは、この場合、電源電圧ＶＤＤに対応する第１の遮断電圧を受けるための端子６８に結合される。ＭＮ２０及びＭＮ２１のソースは、互いに並列に接続されている。そのソースはさらにトランジスタＭＰ２とＭＰ３のゲートに結合される。ＭＮ２０のゲートは、選択信号Ｘを受信するための端子７０に結合されている。ＭＮ２１のゲートは、信号Ｘと逆極性の選択信号／Ｘを受信するための端子７２に結合されている。
【００３６】
マルチプレクサ６２は、バイアス電圧ＶＢ１と遮断電圧ＶＤＤの間で、トランジスタＭＰ２及びＭＰ３のゲートにおける電圧をスイッチする。ＭＰ２及びＭＰ３のゲートにおける電圧は、信号Ｘ及び／Ｘの状態によって決まる。Ｘが論理的に高く、従って／Ｘが論理的に低い場合、トランジスタＭＮ２０がオンになり、ＭＮ２１がオフになる。従って、ＭＰ２及びＭＰ３のゲートにおける電圧は、ほぼＶＢ１に等しい。トランジスタＭＰ２及びＭＰ３はその通常の動作点にバイアスされ、論理ゲートのそれぞれの脚に電流を供給するので、この状態は、通常の動作モードに対応する。しかし、信号Ｘが論理的に低く、従って／Ｘが論理的に高い場合、トランジスタＭＮ２０がオフになり、ＭＮ２１がオンになる。従って、ＭＰ２及びＭＰ３のゲートにおける電圧は、ほぼＶＤＤに等しくなる。トランジスタＭＰ２及びＭＰ３がオフになり、欠陥がなければ、何の電流をも導通しないので、この状態は、さらに後述するように、トランジスタＭＰ２及びＭＰ３をテストするための静電流テスト・モードに対応する。
【００３７】
同様に、第２のマルチプレクサ６４は、トランジスタＭＮ７のゲートに結合されたＦＥＴ ＭＮ２２及びＭＮ２３から構成される。ＭＮ２２のドレインは、第２のバイアス電圧ＶＢ２を受けるための端子７４に結合されている。一方、ＭＮ２３のドレインは、この場合、共通電圧ＧＮＤに対応する第２の遮断電圧を受けるための端子７６に結合されている。マルチプレクサ６２の場合と同様、ＭＮ２２及びＭＮ２３は、並列接続をなすように互いに結合されている。ソースはさらに、トランジスタＭＮ７のゲートに結合されている。ＭＮ２２のゲートは、選択信号Ｙを受信するための端子７８に結合されている。一方、ＭＮ２３のゲートは、信号Ｙとは逆極性の選択信号／Ｙを受信するための端子８０に結合されている。
【００３８】
マルチプレクサ６４は、バイアス電圧ＶＢ２と遮断電圧ＧＮＤの間で、トランジスタＭＮ７のゲートにおける電圧をスイッチする。ＭＮ７のゲートにおける電圧は、信号Ｙ及び／Ｙの状態によって決まる。Ｙが論理的に高く、従って／Ｙが論理的に低い場合、トランジスタＭＮ２２がオンになり、ＭＮ２３がオフになる。従って、ＭＮ７のゲートにおける電圧は、ＶＢ２にほぼ等しくなる。トランジスタＭＮ７が通常の動作点にバイアスされ、入力電圧ＶＩＮの状態に基づいて、トランジスタＭＮ３またはＭＮ５のいずれかから電流を吸い込むので、この状態は通常の動作モードに対応する。
【００３９】
しかし、信号Ｙが論理的に低く、従って／Ｙが論理的に高い場合、トランジスタＭＮ２２がオフになり、ＭＮ２３がオンになる。従って、ＭＮ７のゲートにおける電圧がＧＮＤとほぼ等しくなる。トランジスタＭＮ７がオフになり、欠陥がなければ、何の電流をも導通しないので、この状態はＭＮ７をテストする静電流テスト・モードに対応する。好ましい実施例の場合、マルチプレクサ６２及び６４は論理ゲートから分離され、多重論理ゲート（図６には示されていない）に接続するために、代わりに、バイアス電圧発生源に配置されている。マルチプレクサは、各ゲート毎に、標準的なセルに直接組み込むことも可能であるが、これには、シリコン領域の追加が必要になる。
【００４０】
定電流論理ゲート４５と同様に、論理ゲート６０の通常のダイオード接続トランジスタＭＮ４及びＭＮ６は、ダイオード接続トランジスタの出力を強制的に論理的低レベルにし、静電流テスト・モードにおいてトランジスタを論理ゲート出力から分離するため、それらに追加トランジスタが結合されている。ダイオード接続トランジスタＭＮ４のドレインとゲート間には、トランジスタＭ２４が挿入されている。ＭＮ２４のソースはＭＮ４のドレインに結合され、ＭＮ２４のドレインはＭＮ４のゲートに結合される。ＭＮ２４のゲートは、選択信号Ｚを受信するための端子８２に結合される。
【００４１】
トランジスタＭＮ２５は、トランジスタＭＮ４をオフにすることによって、端子４０における出力電圧／ＯＵＴを強制的に低くするため、ＭＮ４のゲートに結合される。ＭＮ２５のドレーンは、ＭＮ４のゲートに結合され、ＭＮ２５のソースは、端子２０に結合される。ＭＮ２５のゲートは、選択信号Ｚと相補性の選択信号／Ｚを受信するための端子８４に結合されている。トランジスタＭＮ２４及びＭＮ２５は、上述のダイオード接続トランジスタＭＮ２に対するトランジスタＭＮ１２及びＭＮ１３の動作と正確に同じやり方で、ダイオード接続トランジスタＭＮ４に対して動作する。
【００４２】
ダイオード接続トランジスタＭＮ６は、ＭＮ４と同じ構成になっている。ダイオード接続トランジスタＭＮ６のドレインとゲート間には、トランジスタＭＮ２６が挿入されている。ＭＮ２６のソースはＭＮ６のドレインに結合され、ＭＮ２６のドレインは、ＭＮ６のゲートに結合される。ＭＮ２６のゲートは、選択信号／Ｚを受信するための端子８６に結合される。
【００４３】
トランジスタＭＮ２７は、トランジスタＭＮ６をオフにすることによって、端子４２における出力電圧ＯＵＴを強制的に低くするため、ＭＮ６のゲートに結合される。ＭＮ２７のドレインはＭＮ６のゲートに結合され、ＭＮ２７のソースは端子２０に結合される。ＭＮ２７のゲートは、選択信号／Ｚを受信するための端子８８に結合されている。
【００４４】
通常の動作モードの場合、選択信号Ｘ、Ｙ、及びＺは全て許可され、従って、／Ｘ、／Ｙ、及び／Ｚは禁止される。Ｘが許可されると、マルチプレクサ６２は、トランジスタＭＰ２及びＭＰ３のゲートにバイアス電圧ＶＢ１を印加する。ゲート６０のそれぞれの脚に電流を供給するために、バイアス電圧ＶＢ１はトランジスタＭＰ２及びＭＰ３をそれらの導通領域へとバイアスする。Ｙが許可されると、マルチプレクサ６４は、トランジスタＭＮ７のゲートにバイアス電圧ＶＢ２を印加する。ＭＮ３とＭＮ５のいずれかからのいかなる電流をも供給することをＭＮ７に可能にするように、バイアス電圧ＶＢ２はＭＮ７をその導通領域へとバイアスする。Ｚが許可されると、トランジスタＭＮ２４及びＭＮ２６がオンになり、ＭＮ２５及びＭＮ２７がオフになる。従って、ダイオード接続トランジスタＭＮ４及びＭＮ６が、両方ともダイオードとしての働きをする。従って、ＭＰ２及びＭＰ３によって生じた電流が、対応する入力トランジスタまたはダイオード接続トランジスタを通して流れることで、論理ゲート６０は、図４の論理ゲート３５と同等の働きをする。
【００４５】
静電流テスト・モードの第１段階では、選択信号Ｘが禁止され、従って／Ｘが許可されるが、選択信号Ｙ及びＺは許可されたままである。選択信号Ｘを禁止すると、マルチプレクサ６２は、ＭＰ２及びＭＰ３のゲートに見られる電圧をバイアス電圧ＶＢ１から遮断電圧ＶＤＤにスイッチする。この結果、ＭＰ２とＭＰ３の両方とも遮断され、ＭＰ２またはＭＰ３によるいかなる電流の発生も禁止される。ＭＰ２及びＭＰ３が遮断されると、端子２２から流れ出る、別様に考えると端子２０に流れ込むべき電流は何もない。端子２０または２２において、何らかの電流が検出される場合は、ＭＰ２またはＭＰ３に欠陥があるに違いない。従って、第１の静電流モードは、トランジスタＭＰ２またはＭＰ３のいかなる欠陥をも検出する。
【００４６】
静電流テスト・モードの第２段階では、選択信号Ｙ及びＺ、並びに入力ＩＮ及び／ＩＮが禁止されるが、選択信号Ｘは許可される。信号Ｘが許可されると、トランジスタＭＰ２及びＭＰ３のゲートにバイアス電圧ＶＢ１が印加される。従って、これらのトランジスタは、電流が流れるＤＣ経路が存在する場合、電流を供給することが可能である。しかしながらＹ及びＺが禁止され、回路に欠陥が存在しない場合には、その回路に何のＤＣ経路もあるべきではない。従って、静電流が検出される場合、その時は残りの回路に欠陥が存在する。こうして、回路全体について、静電流テストを実施することが可能である。下記表２には、論理ゲート６０に関する利用可能なモードの要約が示されている。
【００４７】
【表２】
【００４８】
その好ましい実施例において本発明の原理を図示し、記述してきたが、こうした原理を逸脱することなく、本発明の配置や細部の変形が可能であることは、当業者には容易に明白である。例えば、図示の定電流論理ゲートは、全てインバータであるが、同じ本発明の技法を利用して、例えば、ＯＲゲート、ＡＮＤゲート、ＮＯＲゲート等の任意の定電流論理ゲートに静電流能力を付加することが可能である。また、混合数とゲート数との間の正確な対応は、設計制約に基づいて変形することも可能である。添付する特許請求項の精神及び範囲内に含まれる全ての変形を特許請求する。
【００４９】
以下に本発明の実施態様を列挙する。
【００５０】
１． 入力、出力、及びバイアス・ノードをそれぞれ有する複数の静的定電流論理ゲートで、該ゲートの入力及び出力が、所定の論理機能を実現するために所定方式で接続されている、複数の静的定電流論理ゲートと、
第１の通常動作モードにおけるバイアス電圧源と第２の静電流テストモードにおける遮断電圧源の間で、各ゲートのバイアス・ノードをスイッチするためのバイアス・スイッチング手段とから構成される論理回路。
【００５１】
２． バイアス・スイッチング手段が、バイアス電圧を受ける第１の入力、遮断電圧を受ける第２の入力、バイアス・ノードに結合された出力と、動作モードとテスト・モードの間で選択を行うための選択信号を受信する制御入力とを有するマルチプレクサから成ることを特徴とする前項１記載の論理回路。
【００５２】
３． 各静的定電流論理ゲートは、出力に結合されたダイオード接続トランジスタを含むことを特徴とする前項１記載の論理回路。
【００５３】
４． 各静的定電流論理ゲートは、さらに、出力を強制的に論理的低レベルにし、第２の静電流テスト・モードにおいて、ダイオード接続トランジスタを出力から分離するために、ダイオード接続トランジスタのアノードを形成するゲートとドレインの間に挿入されるセル・スイッチング手段から構成されることを特徴とする前項３記載の論理回路。
【００５４】
５． スイッチング手段が、
ダイオード接続トランジスタのドレインに結合される第１の電流ノード、出力に結合される第２の電流ノード、及び第１の選択信号を受信するためのゲートを有する第１のトランジスタと、
出力に結合される第１の電流ノード、ＧＮＤに結合される第２の電流ノード、及び第２の選択信号を受信するためのゲートを有する第２のトランジスタとから構成されることを特徴とする前項４記載の論理回路。
【００５５】
６． 第１と第２の差動入力、第１と第２の差動出力、及び第１と第２のバイアス・ノードをそれぞれ有する複数の静的定電流論理ゲートであり、該ゲートの入力及び出力が、所定の論理機能を実現するために所定方式で接続されている複数の静的定電流論理ゲートと、
第１の通常動作モードにおける第１のバイアス電圧源と第１の静電流テスト段階における第１の遮断電圧源の間で、各ゲートの第１のバイアス・ノードをスイッチするための第１のバイアス・スイッチング手段と、
第１の通常動作モードにおける第２のバイアス電圧源と第２の静電流テスト段階における第２の遮断電圧源の間で、各ゲートの第２のバイアス・ノードをスイッチするための第２のバイアス・スイッチング手段とから構成される差動論理回路。
【００５６】
７． 第１のバイアス・スイッチング手段が、第１のバイアス電圧を受けるための第１の入力、第１の遮断電圧を受けるための第２の入力、第１のバイアス・ノードに結合される出力と、動作モードとテスト・モードの間で選択を行う第１の選択信号を受信するための第１の制御入力を有する第１のマルチプレクサから成ることを特徴とする前項６記載の論理回路。
【００５７】
８． 第２のバイアス・スイッチング手段が、第２のバイアス電圧を受けるための第１の入力、第２の遮断電圧を受けるための第２の入力、第２のバイアス・ノードに結合される出力と、動作モードとテスト・モードの間で選択を行う第２の選択信号を受信するための第２の制御入力を有する第２のマルチプレクサから成ることを特徴とする前項６記載の論理回路。
【００５８】
９． 各静的定電流論理ゲートは、
出力に結合される第１のダイオード接続トランジスタと、
出力に結合される第２のダイオード接続トランジスタとを含むことを特徴とする前項６記載の論理ゲート。
【００５９】
１０． 各定静電流論理ゲートは、さらに、
出力を強制的に論理的低レベルにし、第２の静電流テスト段階において、ダイオード接続トランジスタを出力から分離するために、第１のダイオード接続トランジスタのアノードを形成するゲートとドレインの間に挿入される第１のセル・スイッチング手段と、
出力を強制的に論理的低レベルにし、第２の静電流テスト段階において、ダイオード接続トランジスタを出力から分離するために、第２のダイオード接続トランジスタのアノードを形成するゲートとドレインの間に挿入される第２のセル・スイッチング手段とから構成されることを特徴とする前項９記載の論理ゲート。
【００６０】
１１． 第１のスイッチング手段が、
第１のダイオード接続トランジスタのドレインに結合される第１の電流ノード、出力に結合される第２の電流ノード、及び第１の選択信号を受信するためのゲートを有する第１のトランジスタと、
出力に結合される第１の電流ノード、ＧＮＤに結合される第２の電流ノード、及び第２の選択信号を受信するためのゲートを有する第２のトランジスタとから構成されることを特徴とする前項１０記載の論理回路。
【００６１】
１２． 第２のスイッチング手段が、
第２のダイオード接続トランジスタのドレインに結合される第１の電流ノード、出力に結合される第２の電流ノード、及び第１の選択信号を受信するためのゲートを有する第１のトランジスタと、
出力に結合される第１の電流ノード、ＧＮＤに結合される第２の電流ノード、及び第２の選択信号を受信するためのゲートを有する第２のトランジスタとから構成されることを特徴とする前項１０記載の論理回路。
【００６２】
１３． 入力、バイアス電圧を受けるためのバイアス・ノード、及び出力を各論理ゲートは有する複数の論理ゲートを備える静電流論理回路を設けるステップと、
第１の通常動作モードにおけるバイアス電圧源と静電流テスト・モードにおける遮断電圧源との間でバイアス・ノードをスイッチングするステップと、
論理回路に供給される電流を測定するステップとから構成される論理回路の静電流テスト方法。
【００６３】
１４． さらに、測定電流と所定の故障限界の比較を行うステップからなることを特徴とする前項１３記載の静電流テスト方法。
【００６４】
１５． さらに、測定電流が所定の故障限界より小さい場合には回路を機能グループに選別し、測定電流が故障限界より大きい場合には回路を故障グループに選別するステップからなることを特徴とする前項１３記載の静電流テスト方法。
【００６５】
１６． さらに、
遮断電圧源からバイアス電圧源にバイアス・ノードをスイッチングするステップと、
各論理ゲートの入力及び出力を強制的に論理的低レベルにするステップと、
論理回路に供給される電流を測定するステップとからなることを特徴とする前項１３記載の静電流テスト方法。
【００６６】
１７． さらに、測定電流と所定の故障限界を比較するステップからなることを特徴とする前項１６記載の静電流テスト方法。
【００６７】
１８． １対の差動入力、第１のバイアス電圧を受けるための第１のバイアス・ノード、第２のバイアス電圧を受けるための第２のバイアス・ノード、及び１対の差動出力を各論理ゲートは有する複数の論理ゲートを備えた静電流論理回路を設けるステップと、
通常動作モードにおける第１のバイアス電圧と第１の静電流テスト段階における第１の遮断電圧の間で、第１のバイアス・ノードをスイッチングするステップと、
テスト段階において、論理回路に供給される電流を測定するステップとから構成される論理回路の静電流テスト方法。
【００６８】
１９． さらに、通常動作モードにおける第２のバイアス電圧と第２の静電流テスト段階における第２の遮断電圧の間で、第２のバイアス・ノードをスイッチングするステップからなることを特徴とする前項１８記載の静電流テスト方法。
【００６９】
２０． さらに、各テスト・モードにおける測定電流が所定の故障限界より小さい場合には回路を機能グループに選別し、測定電流が故障限界より大きい場合には故障グループに選別するステップからなることを特徴とする前項１９記載の静電流テスト方法。
【００７０】
【発明の効果】
本発明は上述のように構成したので、定電流論理ゲートの通常駆動時にはバイアス電流を流し、静電流測定時にはバイアス電流を遮断するマルチプレクサを設けることにより、ノイズ特性に優れた定電流論理ゲート（特にＦＳＣＬゲート）の静電流を測定することにより、デバイスの良否判断が可能となる。また、各論理ゲートの出力電圧を強制的に論理低レベルにするセル・スイッチング回路を設けることにより、集積回路内に多数存在する各種論理ゲートを分離して各論理ゲートについての静電流測定を行うことが可能となる。さらに、前記マルチプレクサは集積回路内の各論理ゲートに共通のバイアス発生源にのみ設ければよいので、大幅なシリコン領域の追加は必要としないという効果がある。
【図面の簡単な説明】
【図１】ＣＭＯＳインバータの概略図である。
【図２】（Ａ）は図１のインバータの入出力電圧の波形を示す図である。
（Ｂ）は（Ａ）の電圧波形に対応する、図１のインバータを通る電流の波形を示す図である。
【図３】定電流論理ゲートの概略図である。
【図４】折り返しソース結合論理ゲートの概略図である。
【図５】静電流テスト能力を備えた、図３の定電流論理ゲートの概略図である。
【図６】静電流テスト能力を備えた、図４の折り返しソース結合論理ゲートの概略図である。
【符号の説明】
４５ 定電流論理ゲート
４６ マルチプレクサ
６０ 差動定電流論理ゲート
６２ マルチプレクサ
６４ マルチプレクサ
ＭＮ１ Ｎチャンネル・トランジスタ
ＭＮ２ ダイオード接続トランジスタ
ＭＮ１２ 第１のトランジスタ
ＭＮ１３ 第２のトランジスタ
ＭＮ２４ 第１のセル・スイッチング手段
ＭＮ２５ ダイオード接続トランジスタ
ＭＮ２６ 第２のセル・スイッチング手段
ＭＮ２７ ダイオード接続トランジスタ
【産業上の利用分野】
本発明は、一般に、半導体論理回路に関し、特に、電流操向論理回路の静電流パラメータ・テストに関する。
【０００２】
【従来の技術】
ＣＭＯＳ論理回路の静電流テストは、集積回路における信頼性の問題を判定するための効果的なパラメータ・テストとして長く受け入れられてきた。既知の静的状態に回路を設定し、この静的状態におけるデバイスにより引き出される静電流を測定することによりこのテスト方法は始まる。測定された漏れ電流が所定の閾値レベルを越えるならば、信頼性に潜在的な問題があるため、そのデバイスは選別される。一般的なＣＭＯＳプロセスにおいて、この閾値レベルは約１０〜２０μＡである。
【０００３】
閾値レベルが小さな値であるために、デバイスが漏れ電流以外のいかなる付加静電流も消費しないことが、静電流テストには必要となる。一般的なＣＭＯＳ回路にとって、このことは、ゲートのスイッチングにより生じるいかなる動電流をも削除するために、テストの間クロック信号を単に禁止にすることにより実現することができる。
【０００４】
しかしながら、デバイスが通常動作状態でバイアス電流を消費する場合には、バイアス電流を禁止する必要があるため、通常動作状態でデバイスをテストすることはできない。このことは、回路の全ファミリの静電流をテストする際に事実上妨げとなる。例えば、図３に示す定電流論理ゲート３０あるいは図４に示す折り返しソース結合論理ゲート３５を含む論理回路は、通常動作の間消費されるバイアス電流のために静電流テストの使用の妨げとなる。しかし、定電流論理回路は通常のＣＭＯＳに比べて幾つかの重要な利点を持っており、このことは通常のＣＭＯＳよりもある用途においてより望まれることになる。
【０００５】
定電流論理回路は、通常のＣＭＯＳ論理回路の基本的な問題の一つである電磁干渉（ＥＭＩ）を最小限に抑える。例えば、図１を参照して、ＣＭＯＳインバータ１０は、Ｐチャンネル電界効果トランジスタ（ＦＥＴ）１４とＮチャンネルＦＥＴ１２の導通領域が重なると、電流スパイクを示す。この電流スパイクは、ＦＥＴ１２及びＦＥＴ１４のゲートに見られる入力電圧ＶＩＮが、閾値電圧ＶＴにほぼ等しい場合に生じる。図２（Ａ）には、入力電圧ＶＩＮ及び対応する出力電圧ＶＯＵＴが示されている。図２（Ｂ）には、対応する電流スパイクが示されている。
【０００６】
論理回路を通じてのこの電流スパイク、及びそのようなものの結果として、２つの望ましくない影響が生じる。最初の影響は、スイッチングによって引き起こされるノイズが、直接基板に結合されて、同じチップの下位のアナログ・ブロックに結合し、それによりアナログ・ブロックの性能が大幅に劣化するということである。第２の、さらに有害である可能性のある影響は、電流スパイクによって発生する電磁干渉（“ＥＭＩ”）である。
【０００７】
多くの適用例では、かなり長い距離にわたってチップまたはプリント回路基板全体に、論理ゲートに電流を供給する電源導体が道付けされている。この導体（不図示）は、導体の長さに正比例する有限のインダクタンスを有している。インダクタに電流が通ると、下記に示す、一般に知られた式に従って、電圧の変化ｄＶが生じる：
ｄＶ＝Ｌ×（ｄＩ／ｄＴ）
ここで、Ｌは、インダクタのインダクタンスを表し、ｄＩは、図２（Ｂ）に示すように、対応する時間の変化ｄＴに対する電流の変化を表している。その時、対応する電圧の変化ｄＶが電源導体から放射され、電源導体はアンテナとしてふるまう。このことが、望ましくないレベルのＥＭＩを生み出すことになる。
【０００８】
低電力回路を必要としない用途に対しては、図３に示す定電流論理ゲート３０が、電流スパイクをほとんど除去するために使用され得る。定電流論理ゲート３０は、電源電圧ＶＤＤを受ける電源端子２２に接続されたソース、所定のバイアス電圧ＶＢＩＡＳを受けるためのゲート２４、及びドレインを備えた第１のＰチャンネル電流源トランジスタＭＰ１を含んでいる。Ｐチャンネル・トランジスタＭＰ１は、所定量の定電流を導通させるためにトランジスタをバイアスするバイアス電圧を有する定電流源としてふるまう。定電流論理ゲート３０は、Ｐチャンネル・トランジスタＭＰ１のドレインに接続されたドレイン、共通電圧ＧＮＤを受けるための共通端子２０に結合されたソース、及び入力電圧ＶＩＮを受けるためのゲート１６を備えた、第１のＮチャンネル・トランジスタＭＮ１も含んでいる。
【０００９】
第２のダイオード接続トランジスタＭＮ２が、Ｎチャンネル・トランジスタＭＮ１と並列をなしている。ダイオード接続トランジスタＭＮ２は、互いに結合し、Ｐチャンネル・トランジスタＭＰ１のドレインに接続された、ゲート及びドレインを備えている。ダイオード接続トランジスタＭＮ２は、共通端子２０に結合されたソースも備えている。トランジスタＭＮ２のゲート・ドレイン接続は、出力電圧信号ＶＯＵＴを供給するための出力端子１８に接続されている。
【００１０】
こうして得られる定電流論理ゲート３０がそう呼ばれるのは、ＶＩＮの状態に関係なく一定の静電流を導通するためである。このことは、入力電圧ＶＩＮにおける許容電圧レベルを考察することによって明らかになる。通常の動作条件下では、所定量の定電流を導通させるため、Ｐチャンネル・トランジスタＭＰ１をバイアスするための所定の電圧レベルに、バイアス電圧ＶＢＩＡＳが設定される。一方、入力電圧ＶＩＮは、第１と第２の電圧レベルまたは状態の間でトグル動作する。
【００１１】
第１の状態の場合、入力電圧レベルは、ＮチャンネルＦＥＴ ＭＮ１をオンにするには不十分である。第１の状態は、入力電圧ＶＩＮがＭＮ１の閾値電圧ＶＴ未満の場合に生じる。Ｎチャンネル・トランジスタＭＮ１がオフになると、全電流が、ダイオード接続トランジスタＭＮ２に流れることになる。出力電圧ＶＯＵＴは、高レベルであり、下記の式で表される振幅を備えている：
ＶＯＵＴ＝（２×Ｉ／［Ｋ×Ｗ／Ｌ］）×０．５＋ＶＴ
ここで、
Ｉ＝ＭＮ２を介して供給される電流
Ｋ＝誘電率
Ｗ＝ゲート幅
Ｌ＝ゲート長
第２の状態の場合、Ｎチャンネル・トランジスタＭＮ１がオンになり、従って、出力電圧ＶＯＵＴは、ＭＮ１のドレイン・ソース電圧と等しくなる。しかし、ドレイン・ソース電圧は、入力電圧が閾値電圧ＶＴをどれほど上回るかによって、ほぼゼロになる。ドレイン・ソース電圧は、ダイオード接続トランジスタＭＮ２が電流を導通できるようにするには不十分である。結果として、全電流が、Ｎチャンネル・トランジスタＭＮ１に導通することになる。
【００１２】
定電流論理ゲート３０は、図１のインバータ１０と論理的に同等である。さらに、論理ゲート３０は、対応するＣＭＯＳに比べると電磁放射が少ない。しかし、インバータ１０とは異なり、定電流論理ゲート３０は、入力電圧ＶＩＮの状態に関係なくＤＣ電流経路を備えている。従って、ゲート３０の静電流テストを実施することはできない。
【００１３】
２つの状態のどちらかの間で入力電圧信号の遷移が生じるので、一方のトランジスタからもう一方のトランジスタに転じる際、電流にわずかな揺動が発生する。しかし、揺動の大きさは、図１のインバータによって生じるノイズ・スパイクよりはるかに小さい。従って、電源導体の誘導成分によって生じる対応する電圧降下は、比例して減少する。ノイズ特性の改善によって、定電流論理回路は、低ノイズ用途に関して、一般的なＣＭＯＳよりも優れたものになる。しかし、定バイアス電流のため、バイアス電流を禁止しなければ、定電流論理回路において静電流テストを実施することはできない。
【００１４】
図４に示すように、差動入力信号に関して、同様の定電流論理ゲートを構成することが可能である。図４に示す論理ゲートは、一般に、折り返しソース結合論理回路（ＦＳＣＬ）と呼ばれる。ＦＳＣＬゲート３５は、対称で差動構成をとるように配置された、２つの定電流論理ゲートを含んでいる。最初の片方には、電流源トランジスタＭＰ２、入力トランジスタＭＮ３、及びダイオード接続トランジスタＭＮ４が含まれている。もう片方は、電流源ＭＰ３、入力トランジスタＭＮ５、及びダイオード接続トランジスタＭＮ６から構成される。定電流論理ゲート３０とは異なり、ＦＳＣＬゲート３５の入力トランジスタＭＮ３及びＭＮ５は、第２のＮチャンネル電流源ＭＮ７に結合されている。電流源ＭＰ２及びＭＰ３は、第１のバイアス電圧ＶＢ１によってバイアスされる。第２の電流源ＭＮ７は、独立したバイアス電圧ＶＢ２によってバイアスされる。
【００１５】
ＦＳＣＬゲート３５の片方ずつが、定電流論理ゲート３０とほぼ同様に作動する。ダイオード接続トランジスタが電流を導通するか、あるいは対応する入力トランジスタが、対応するＰチャンネル電流源、すなわちＭＰ２またはＭＰ３によって生じる電流を導通する。しかし、シングル・エンド定電流論理ゲート３０とは異なり、入力トランジスタＭＮ３及びＭＮ５は、逆極性の信号ＩＮ及び／ＩＮによって差動方式で駆動される。従って、当業者には明らかなように、ＭＮ３とＭＮ５のいずれかが導通するが、両方ではない。従って、差動出力端子４０及び４２は、反転差動出力ＯＵＴ及び／ＯＵＴを作り出すために、互いに逆極性になる。
【００１６】
ＦＳＣＬゲート３０は、また、定電流論理ゲート３０と同じ低ノイズ特性を示す。ＦＳＣＬゲート３０は、電流の量はほとんど変化させずに、１つの経路からもう１つの経路に電流の“操向”を行うことによって、定電流論理ゲート３０と同様にこれを実現している。定電流論理ゲートと同様、ＦＳＣＬゲート３５では全ての入力状態においてＤＣ経路が存在するため、静電流テストを実施することができない。従って、定電流論理回路ファミリの静電流テストに対する要求が依然として存在する。
【００１７】
【発明が解決しようとする課題】
従って、本発明の目的は、通常の動作条件においてバイアス電流を消費するＣＳＬ論理デバイスをテストすることである。
【００１８】
本発明のもう１つの目的は、集積回路において静電流テスト方法を実現するための回路を提供することである。
【００１９】
【課題を解決するための手段】
本発明には、入力、出力、及び、バイアス・ノードをそれぞれ備え、所定の論理機能を実現するため、ゲートの入力及び出力が所定の方式で接続された、複数の定電流論理ゲートが含まれる。第１の通常動作モードにおけるバイアス電圧源と静電流テスト・モードにおける遮断電圧源の間において、各ゲートのバイアス・ノードをスイッチングするためにバイアス・スイッチング手段が用いられる。好ましい実施例の場合、スイッチング手段には、マルチプレクサが含まれる。
【００２０】
さらに、論理ゲートに、出力に結合されたダイオード接続トランジスタが含まれている場合、強制的に出力を論理的低レベルにし、静電流テスト・モード時にダイオード接続トランジスタを出力から分離するため、セル・スイッチング手段が、ダイオード接続トランジスタのゲートとドレインの間に挿入される。
【００２１】
本発明はまた、折り返しソース結合論理ゲートのような、差動静電流論理ゲートにも拡張される。差動論理ゲートの場合、それぞれのバイアス・ノードをスイッチするため、第１と第２のバイアス・スイッチング手段が含まれている。さらに、差動論理ゲートに、各差動出力に結合されたダイオード接続トランジスタが含まれている場合、各ダイオード接続トランジスタのゲートとドレーンの間に、セル・スイッチング手段が挿入される。セル・スイッチング手段は、それぞれの差動出力を強制的に論理的低レベルにし、静電流テスト・モードにおいてダイオード接続トランジスタを出力から分離する。
【００２２】
本発明の利点は、実施に大幅なシリコン領域の追加を必要としないということである。
【００２３】
本発明の以上の、及びその他の目的、特徴、及び、利点については、添付の図面を参照しながら進められる、本発明の好ましい実施例に関する下記の詳細な説明からさらに明白になるであろう。
【００２４】
【実施例】
図５には、本発明による、静電流テスト能力を備えた定電流論理ゲート４５が示されている。簡略化して例示するため、図５には、単一の論理ゲートだけしか示されていない。しかし、本発明の原理は、複数のそのような論理ゲートを備える全集積回路に拡張することが可能である。
【００２５】
論理ゲート４５には、トランジスタＭＰ１、ＭＮ１、及びＭＮ２を含む図３の定電流論理ゲート３０だけでなく、マルチプレクサ４６と、２つの追加ＮチャンネルトランジスタＭＮ１２及びＭＮ１３も含まれている。マルチプレクサ４６には、並列に接続された２つのＮチャンネルトランジスタＭＮ１０及びＭＮ１１が含まれている。ＭＮ１０のドレインは、バイアス電圧ＶＢＩＡＳを受けるための端子４８に結合され、ソースはＭＰ１のゲートに結合され、ＭＮ１０のゲートは、第１の選択信号Ａを受信するための端子５０に結合される。第２のトランジスタＭＮ１１のドレインは、好ましい実施例においてはＶＤＤである遮断電圧を受けるための端子５２に結合されている。ＭＮ１１のソースは、並列接続を形成するためにＭＮ１０のソースに結合されている。ＭＮ１１のゲートは、選択信号Ａとは逆極性の選択信号／Ａを受信するための端子５４に結合されている。
【００２６】
マルチプレクサ４６は、通常モードにおけるバイアス電圧ＶＢＩＡＳと第１の静的テスト・モードにおける遮断電圧ＶＤＤの間で、ＭＰ１のゲートにおける電圧をスイッチする。選択信号Ａ及びその相補信号／Ａによって、ドレインで受ける電圧をそれぞれのソースに結合するため、ＭＮ１０とＭＮ１１のいずれかが使用許可になるが、両方共許可されることはない。ＭＰ１のゲートにおける電圧が、ＶＢＩＡＳに等しい、すなわち、Ａが許可される場合、ＭＰ１は通常、電流源としての働きをする。対照的に、ＭＰ１のゲートにおける電圧がＶＤＤに等しい、すなわち、／Ａが許可される場合、ゲート・ソース電圧はほぼゼロになり、ＭＰ１が遮断する。従って、マルチプレクサ４６が、信号Ａ及び／Ａの状態に基づいて、ＭＰ１をオンまたはオフにする。
【００２７】
当業者には明らかなように、他のマルチプレクサ構成によって、この同じ機能を実現することが可能である。例えば、好ましい実施例におけるように、ＮチャネルＦＥＴよりはむしろトランジスタＭＮ１０及びＭＮ１１を伝送ゲートにすることが可能である。さらに、マルチプレクサは、独立した各ゲートの一部、例えば、図５に示すように、標準的なセルとすることもできるし、あるいは、バイアス電圧発生回路（不図示）に含めることも可能である。後者の場合、単一のマルチプレクサと、定電流論理ゲートの一部または全てを結合して、テスト回路が消費する追加シリコン領域を最小限に抑えることが可能である。
【００２８】
図２の定電流論理ゲート３０に対するもう１つの変更は、ダイオード接続トランジスタＭＮ２のドレインとゲートの間に挿入される、Ｎチャンネル・トランジスタＭＮ１２の追加である。ＭＮ１２のドレインは、ＭＮ２のドレインに接続され、ＭＮ１２のソースは、ＭＮ２のゲート並びに出力端子１８に接続される。ＭＮ１２のゲートは、第２の選択信号Ｂを受信するための端子５６に結合される。定電流論理ゲート３０には、トランジスタＭＮ１３も追加される。トランジスタＭＮ１３のドレインはＭＮ２のゲートに結合され、ＭＮ１３のソースはＧＮＤ端子２０に結合される。ＭＮ１３のゲートは、選択信号Ｂと相補的な選択信号／Ｂを受信するための端子５８に結合される。従って、ＭＮ１２及びＭＮ１３は、選択信号Ｂ及び／Ｂの状態に基づいて、相互に排他的に、動作する。
【００２９】
通常モードの場合、選択信号Ｂが許可されてＭＮ１２がオンになる。ＭＮ１２がオンになると、ＭＮ２のドレイン及びゲートが、実質上結合される。これに対し、相補性選択信号／Ｂが禁止されてトランジスタＭＮ１３がオフになる。従って、通常モードの場合、トランジスタＭＮ２は、図２の場合と同様、ダイオード接続トランジスタとして有効に動作する。
【００３０】
第２の静電流テスト・モードの場合、選択信号Ｂが禁止され、信号／Ｂが許可される。信号Ｂが禁止されると、トランジスタＭＮ１２がオフになり、ＭＮ２のトランジスタが出力端子１８から有効に分離される。さらに、ＭＮ１３によって、出力信号ＶＯＵＴが強制的に論理低レベルにされる。さらに後述するように、論理ゲートが直列である場合に、第２のテスト・モードにおいて、後続の論理ゲート（不図示）がオンになるのを回避するためには、ＶＯＵＴを論理低レベルにする必要がある。
【００３１】
第２の静電流テスト・モード４５は、２段階で実施される。第１段階のテストは、ＭＰ１によるいずれの静電流に対してであり、第２段階のテストは、ＭＮ１またはＭＮ２によるいずれの静電流に対するものである。第１段階の場合、ＭＰ１のゲートに供給される電圧は、バイアス電圧ＶＢＩＡＳから遮断電圧ＶＤＤにスイッチされる。これは、選択信号Ａを禁止して、相補性信号／Ａを許可し、選択信号Ｂを許可して、相補性信号／Ｂを禁止することによって実現される。次に、論理回路に供給される静電流が測定される。静電流が所定の限界を超えると、そのデバイスは、信頼性の問題に可能性有りとして選別される。
【００３２】
テスト段階では、トランジスタＭＰ１をオフにしようとして、ＭＰ１を分離する。ＭＮ１及びＭＮ２を使用許可しても、ＭＰ１が何の静電流をも引き出さない場合には、何の静電流をも検出すべきではない。しかし、ＭＰ１が、例えば、ＭＰ１のソースとドレインの短絡によって静電流を引き出す場合、ＭＮ１またはＭＮ２のいずれかが、ＶＩＮの状態に基づいてこの電流を供給するであろう。従って、第１のテスト・モードは、ＭＰ１によるいずれの静電流問題をも分離する。
【００３３】
第２段階において、信号Ａを許可し、信号／Ａを禁止することによって、ＭＰ１はオンになり、トランジスタＭＮ１及びＭＮ２は、オフになる。トランジスタＭＮ１及びＭＮ２は、入力電圧ＶＩＮを禁止して、選択信号Ｂを禁止し、選択信号／Ｂを許可することによってオフになる。入力電圧ＶＩＮを禁止すると、ＭＮ１がオフになる。信号Ｂを禁止すると、トランジスタＭＮ２が出力端子１８から分離される。信号／Ｂを許可すると、出力電圧ＶＯＵＴを論理的低レベルに引くことによってＭＮ２をオフにし、出力端子１８に接続されたいずれの入力トランジスタをもオフする二重の効果がある。ＭＮ１とＭＮ２の両方をオフにすると、ＭＰ１によって供給可能な電流が、これらのトランジスタを通ってＧＮＤに流れることができなくなる。従って、測定されるべき静電流は何もない。しかし、静電流が測定される場合には、ＭＮ１とＭＮ２のいずれかに、例えば、ドレイン・ソース間の短絡とか、低インピーダンスといった、静電流を流させる欠陥があることを意味している。従って、測定静電流が所定のレベルを超えると、そのデバイスは、ＭＮ１とＭＮ２のいずれかのために、信頼性の問題に可能性有りとして選別される。下記の表１には、対応する注記と共に、選択信号Ａ、／Ａ、Ｂ、及び／Ｂの状態を表した表が示されている。
【００３４】
【表１】
図６には、静電流テスト能力を備えた差動定電流論理ゲート６０が示されている。論理ゲート６０は、図４のＦＳＣＬゲート３５に対応するものであり、ゲートの静電流テストを可能にするための回路が追加されている。共通部分の参照番号は、説明を容易にするため、図４と図６の間で同じになっている。ＦＳＣＬゲートに加えて、論理ゲート６０には、第１のマルチプレクサ６２及び第２のマルチプレクサ６４と、２つのダイオード接続トランジスタＭＮ４及びＭＮ６に接続されたＦＥＴ ＭＮ２４〜ＭＮ２７が含まれている。第１のマルチプレクサ６２は、トランジスタＭＰ２及びＭＰ３のゲートに結合されたＦＥＴ ＭＮ２０及びＭＮ２１から構成される。ＭＮ２０のドレインは、図４において必要とされるのとほぼ同じバイアス電圧である、第１のバイアス電圧ＶＢ１を受けるための端子６６に結合される。一方、ＭＮ２１のドレインは、この場合、電源電圧ＶＤＤに対応する第１の遮断電圧を受けるための端子６８に結合される。ＭＮ２０及びＭＮ２１のソースは、互いに並列に接続されている。そのソースはさらにトランジスタＭＰ２とＭＰ３のゲートに結合される。ＭＮ２０のゲートは、選択信号Ｘを受信するための端子７０に結合されている。ＭＮ２１のゲートは、信号Ｘと逆極性の選択信号／Ｘを受信するための端子７２に結合されている。
【００３６】
マルチプレクサ６２は、バイアス電圧ＶＢ１と遮断電圧ＶＤＤの間で、トランジスタＭＰ２及びＭＰ３のゲートにおける電圧をスイッチする。ＭＰ２及びＭＰ３のゲートにおける電圧は、信号Ｘ及び／Ｘの状態によって決まる。Ｘが論理的に高く、従って／Ｘが論理的に低い場合、トランジスタＭＮ２０がオンになり、ＭＮ２１がオフになる。従って、ＭＰ２及びＭＰ３のゲートにおける電圧は、ほぼＶＢ１に等しい。トランジスタＭＰ２及びＭＰ３はその通常の動作点にバイアスされ、論理ゲートのそれぞれの脚に電流を供給するので、この状態は、通常の動作モードに対応する。しかし、信号Ｘが論理的に低く、従って／Ｘが論理的に高い場合、トランジスタＭＮ２０がオフになり、ＭＮ２１がオンになる。従って、ＭＰ２及びＭＰ３のゲートにおける電圧は、ほぼＶＤＤに等しくなる。トランジスタＭＰ２及びＭＰ３がオフになり、欠陥がなければ、何の電流をも導通しないので、この状態は、さらに後述するように、トランジスタＭＰ２及びＭＰ３をテストするための静電流テスト・モードに対応する。
【００３７】
同様に、第２のマルチプレクサ６４は、トランジスタＭＮ７のゲートに結合されたＦＥＴ ＭＮ２２及びＭＮ２３から構成される。ＭＮ２２のドレインは、第２のバイアス電圧ＶＢ２を受けるための端子７４に結合されている。一方、ＭＮ２３のドレインは、この場合、共通電圧ＧＮＤに対応する第２の遮断電圧を受けるための端子７６に結合されている。マルチプレクサ６２の場合と同様、ＭＮ２２及びＭＮ２３は、並列接続をなすように互いに結合されている。ソースはさらに、トランジスタＭＮ７のゲートに結合されている。ＭＮ２２のゲートは、選択信号Ｙを受信するための端子７８に結合されている。一方、ＭＮ２３のゲートは、信号Ｙとは逆極性の選択信号／Ｙを受信するための端子８０に結合されている。
【００３８】
マルチプレクサ６４は、バイアス電圧ＶＢ２と遮断電圧ＧＮＤの間で、トランジスタＭＮ７のゲートにおける電圧をスイッチする。ＭＮ７のゲートにおける電圧は、信号Ｙ及び／Ｙの状態によって決まる。Ｙが論理的に高く、従って／Ｙが論理的に低い場合、トランジスタＭＮ２２がオンになり、ＭＮ２３がオフになる。従って、ＭＮ７のゲートにおける電圧は、ＶＢ２にほぼ等しくなる。トランジスタＭＮ７が通常の動作点にバイアスされ、入力電圧ＶＩＮの状態に基づいて、トランジスタＭＮ３またはＭＮ５のいずれかから電流を吸い込むので、この状態は通常の動作モードに対応する。
【００３９】
しかし、信号Ｙが論理的に低く、従って／Ｙが論理的に高い場合、トランジスタＭＮ２２がオフになり、ＭＮ２３がオンになる。従って、ＭＮ７のゲートにおける電圧がＧＮＤとほぼ等しくなる。トランジスタＭＮ７がオフになり、欠陥がなければ、何の電流をも導通しないので、この状態はＭＮ７をテストする静電流テスト・モードに対応する。好ましい実施例の場合、マルチプレクサ６２及び６４は論理ゲートから分離され、多重論理ゲート（図６には示されていない）に接続するために、代わりに、バイアス電圧発生源に配置されている。マルチプレクサは、各ゲート毎に、標準的なセルに直接組み込むことも可能であるが、これには、シリコン領域の追加が必要になる。
【００４０】
定電流論理ゲート４５と同様に、論理ゲート６０の通常のダイオード接続トランジスタＭＮ４及びＭＮ６は、ダイオード接続トランジスタの出力を強制的に論理的低レベルにし、静電流テスト・モードにおいてトランジスタを論理ゲート出力から分離するため、それらに追加トランジスタが結合されている。ダイオード接続トランジスタＭＮ４のドレインとゲート間には、トランジスタＭ２４が挿入されている。ＭＮ２４のソースはＭＮ４のドレインに結合され、ＭＮ２４のドレインはＭＮ４のゲートに結合される。ＭＮ２４のゲートは、選択信号Ｚを受信するための端子８２に結合される。
【００４１】
トランジスタＭＮ２５は、トランジスタＭＮ４をオフにすることによって、端子４０における出力電圧／ＯＵＴを強制的に低くするため、ＭＮ４のゲートに結合される。ＭＮ２５のドレーンは、ＭＮ４のゲートに結合され、ＭＮ２５のソースは、端子２０に結合される。ＭＮ２５のゲートは、選択信号Ｚと相補性の選択信号／Ｚを受信するための端子８４に結合されている。トランジスタＭＮ２４及びＭＮ２５は、上述のダイオード接続トランジスタＭＮ２に対するトランジスタＭＮ１２及びＭＮ１３の動作と正確に同じやり方で、ダイオード接続トランジスタＭＮ４に対して動作する。
【００４２】
ダイオード接続トランジスタＭＮ６は、ＭＮ４と同じ構成になっている。ダイオード接続トランジスタＭＮ６のドレインとゲート間には、トランジスタＭＮ２６が挿入されている。ＭＮ２６のソースはＭＮ６のドレインに結合され、ＭＮ２６のドレインは、ＭＮ６のゲートに結合される。ＭＮ２６のゲートは、選択信号／Ｚを受信するための端子８６に結合される。
【００４３】
トランジスタＭＮ２７は、トランジスタＭＮ６をオフにすることによって、端子４２における出力電圧ＯＵＴを強制的に低くするため、ＭＮ６のゲートに結合される。ＭＮ２７のドレインはＭＮ６のゲートに結合され、ＭＮ２７のソースは端子２０に結合される。ＭＮ２７のゲートは、選択信号／Ｚを受信するための端子８８に結合されている。
【００４４】
通常の動作モードの場合、選択信号Ｘ、Ｙ、及びＺは全て許可され、従って、／Ｘ、／Ｙ、及び／Ｚは禁止される。Ｘが許可されると、マルチプレクサ６２は、トランジスタＭＰ２及びＭＰ３のゲートにバイアス電圧ＶＢ１を印加する。ゲート６０のそれぞれの脚に電流を供給するために、バイアス電圧ＶＢ１はトランジスタＭＰ２及びＭＰ３をそれらの導通領域へとバイアスする。Ｙが許可されると、マルチプレクサ６４は、トランジスタＭＮ７のゲートにバイアス電圧ＶＢ２を印加する。ＭＮ３とＭＮ５のいずれかからのいかなる電流をも供給することをＭＮ７に可能にするように、バイアス電圧ＶＢ２はＭＮ７をその導通領域へとバイアスする。Ｚが許可されると、トランジスタＭＮ２４及びＭＮ２６がオンになり、ＭＮ２５及びＭＮ２７がオフになる。従って、ダイオード接続トランジスタＭＮ４及びＭＮ６が、両方ともダイオードとしての働きをする。従って、ＭＰ２及びＭＰ３によって生じた電流が、対応する入力トランジスタまたはダイオード接続トランジスタを通して流れることで、論理ゲート６０は、図４の論理ゲート３５と同等の働きをする。
【００４５】
静電流テスト・モードの第１段階では、選択信号Ｘが禁止され、従って／Ｘが許可されるが、選択信号Ｙ及びＺは許可されたままである。選択信号Ｘを禁止すると、マルチプレクサ６２は、ＭＰ２及びＭＰ３のゲートに見られる電圧をバイアス電圧ＶＢ１から遮断電圧ＶＤＤにスイッチする。この結果、ＭＰ２とＭＰ３の両方とも遮断され、ＭＰ２またはＭＰ３によるいかなる電流の発生も禁止される。ＭＰ２及びＭＰ３が遮断されると、端子２２から流れ出る、別様に考えると端子２０に流れ込むべき電流は何もない。端子２０または２２において、何らかの電流が検出される場合は、ＭＰ２またはＭＰ３に欠陥があるに違いない。従って、第１の静電流モードは、トランジスタＭＰ２またはＭＰ３のいかなる欠陥をも検出する。
【００４６】
静電流テスト・モードの第２段階では、選択信号Ｙ及びＺ、並びに入力ＩＮ及び／ＩＮが禁止されるが、選択信号Ｘは許可される。信号Ｘが許可されると、トランジスタＭＰ２及びＭＰ３のゲートにバイアス電圧ＶＢ１が印加される。従って、これらのトランジスタは、電流が流れるＤＣ経路が存在する場合、電流を供給することが可能である。しかしながらＹ及びＺが禁止され、回路に欠陥が存在しない場合には、その回路に何のＤＣ経路もあるべきではない。従って、静電流が検出される場合、その時は残りの回路に欠陥が存在する。こうして、回路全体について、静電流テストを実施することが可能である。下記表２には、論理ゲート６０に関する利用可能なモードの要約が示されている。
【００４７】
【表２】
その好ましい実施例において本発明の原理を図示し、記述してきたが、こうした原理を逸脱することなく、本発明の配置や細部の変形が可能であることは、当業者には容易に明白である。例えば、図示の定電流論理ゲートは、全てインバータであるが、同じ本発明の技法を利用して、例えば、ＯＲゲート、ＡＮＤゲート、ＮＯＲゲート等の任意の定電流論理ゲートに静電流能力を付加することが可能である。また、混合数とゲート数との間の正確な対応は、設計制約に基づいて変形することも可能である。添付する特許請求項の精神及び範囲内に含まれる全ての変形を特許請求する。
【００４９】
以下に本発明の実施態様を列挙する。
【００５０】
１． 入力、出力、及びバイアス・ノードをそれぞれ有する複数の静的定電流論理ゲートで、該ゲートの入力及び出力が、所定の論理機能を実現するために所定方式で接続されている、複数の静的定電流論理ゲートと、
第１の通常動作モードにおけるバイアス電圧源と第２の静電流テストモードにおける遮断電圧源の間で、各ゲートのバイアス・ノードをスイッチするためのバイアス・スイッチング手段とから構成される論理回路。
【００５１】
２． バイアス・スイッチング手段が、バイアス電圧を受ける第１の入力、遮断電圧を受ける第２の入力、バイアス・ノードに結合された出力と、動作モードとテスト・モードの間で選択を行うための選択信号を受信する制御入力とを有するマルチプレクサから成ることを特徴とする前項１記載の論理回路。
【００５２】
３． 各静的定電流論理ゲートは、出力に結合されたダイオード接続トランジスタを含むことを特徴とする前項１記載の論理回路。
【００５３】
４． 各静的定電流論理ゲートは、さらに、出力を強制的に論理的低レベルにし、第２の静電流テスト・モードにおいて、ダイオード接続トランジスタを出力から分離するために、ダイオード接続トランジスタのアノードを形成するゲートとドレインの間に挿入されるセル・スイッチング手段から構成されることを特徴とする前項３記載の論理回路。
【００５４】
５． スイッチング手段が、
ダイオード接続トランジスタのドレインに結合される第１の電流ノード、出力に結合される第２の電流ノード、及び第１の選択信号を受信するためのゲートを有する第１のトランジスタと、
出力に結合される第１の電流ノード、ＧＮＤに結合される第２の電流ノード、及び第２の選択信号を受信するためのゲートを有する第２のトランジスタとから構成されることを特徴とする前項４記載の論理回路。
【００５５】
６． 第１と第２の差動入力、第１と第２の差動出力、及び第１と第２のバイアス・ノードをそれぞれ有する複数の静的定電流論理ゲートであり、該ゲートの入力及び出力が、所定の論理機能を実現するために所定方式で接続されている複数の静的定電流論理ゲートと、
第１の通常動作モードにおける第１のバイアス電圧源と第１の静電流テスト段階における第１の遮断電圧源の間で、各ゲートの第１のバイアス・ノードをスイッチするための第１のバイアス・スイッチング手段と、
第１の通常動作モードにおける第２のバイアス電圧源と第２の静電流テスト段階における第２の遮断電圧源の間で、各ゲートの第２のバイアス・ノードをスイッチするための第２のバイアス・スイッチング手段とから構成される差動論理回路。
【００５６】
７． 第１のバイアス・スイッチング手段が、第１のバイアス電圧を受けるための第１の入力、第１の遮断電圧を受けるための第２の入力、第１のバイアス・ノードに結合される出力と、動作モードとテスト・モードの間で選択を行う第１の選択信号を受信するための第１の制御入力を有する第１のマルチプレクサから成ることを特徴とする前項６記載の論理回路。
【００５７】
８． 第２のバイアス・スイッチング手段が、第２のバイアス電圧を受けるための第１の入力、第２の遮断電圧を受けるための第２の入力、第２のバイアス・ノードに結合される出力と、動作モードとテスト・モードの間で選択を行う第２の選択信号を受信するための第２の制御入力を有する第２のマルチプレクサから成ることを特徴とする前項６記載の論理回路。
【００５８】
９． 各静的定電流論理ゲートは、
出力に結合される第１のダイオード接続トランジスタと、
出力に結合される第２のダイオード接続トランジスタとを含むことを特徴とする前項６記載の論理ゲート。
【００５９】
１０． 各定静電流論理ゲートは、さらに、
出力を強制的に論理的低レベルにし、第２の静電流テスト段階において、ダイオード接続トランジスタを出力から分離するために、第１のダイオード接続トランジスタのアノードを形成するゲートとドレインの間に挿入される第１のセル・スイッチング手段と、
出力を強制的に論理的低レベルにし、第２の静電流テスト段階において、ダイオード接続トランジスタを出力から分離するために、第２のダイオード接続トランジスタのアノードを形成するゲートとドレインの間に挿入される第２のセル・スイッチング手段とから構成されることを特徴とする前項９記載の論理ゲート。
【００６０】
１１． 第１のスイッチング手段が、
第１のダイオード接続トランジスタのドレインに結合される第１の電流ノード、出力に結合される第２の電流ノード、及び第１の選択信号を受信するためのゲートを有する第１のトランジスタと、
出力に結合される第１の電流ノード、ＧＮＤに結合される第２の電流ノード、及び第２の選択信号を受信するためのゲートを有する第２のトランジスタとから構成されることを特徴とする前項１０記載の論理回路。
【００６１】
１２． 第２のスイッチング手段が、
第２のダイオード接続トランジスタのドレインに結合される第１の電流ノード、出力に結合される第２の電流ノード、及び第１の選択信号を受信するためのゲートを有する第１のトランジスタと、
出力に結合される第１の電流ノード、ＧＮＤに結合される第２の電流ノード、及び第２の選択信号を受信するためのゲートを有する第２のトランジスタとから構成されることを特徴とする前項１０記載の論理回路。
【００６２】
１３． 入力、バイアス電圧を受けるためのバイアス・ノード、及び出力を各論理ゲートは有する複数の論理ゲートを備える静電流論理回路を設けるステップと、
第１の通常動作モードにおけるバイアス電圧源と静電流テスト・モードにおける遮断電圧源との間でバイアス・ノードをスイッチングするステップと、
論理回路に供給される電流を測定するステップとから構成される論理回路の静電流テスト方法。
【００６３】
１４． さらに、測定電流と所定の故障限界の比較を行うステップからなることを特徴とする前項１３記載の静電流テスト方法。
【００６４】
１５． さらに、測定電流が所定の故障限界より小さい場合には回路を機能グループに選別し、測定電流が故障限界より大きい場合には回路を故障グループに選別するステップからなることを特徴とする前項１３記載の静電流テスト方法。
【００６５】
１６． さらに、
遮断電圧源からバイアス電圧源にバイアス・ノードをスイッチングするステップと、
各論理ゲートの入力及び出力を強制的に論理的低レベルにするステップと、
論理回路に供給される電流を測定するステップとからなることを特徴とする前項１３記載の静電流テスト方法。
【００６６】
１７． さらに、測定電流と所定の故障限界を比較するステップからなることを特徴とする前項１６記載の静電流テスト方法。
【００６７】
１８． １対の差動入力、第１のバイアス電圧を受けるための第１のバイアス・ノード、第２のバイアス電圧を受けるための第２のバイアス・ノード、及び１対の差動出力を各論理ゲートは有する複数の論理ゲートを備えた静電流論理回路を設けるステップと、
通常動作モードにおける第１のバイアス電圧と第１の静電流テスト段階における第１の遮断電圧の間で、第１のバイアス・ノードをスイッチングするステップと、
テスト段階において、論理回路に供給される電流を測定するステップとから構成される論理回路の静電流テスト方法。
【００６８】
１９． さらに、通常動作モードにおける第２のバイアス電圧と第２の静電流テスト段階における第２の遮断電圧の間で、第２のバイアス・ノードをスイッチングするステップからなることを特徴とする前項１８記載の静電流テスト方法。
【００６９】
２０． さらに、各テスト・モードにおける測定電流が所定の故障限界より小さい場合には回路を機能グループに選別し、測定電流が故障限界より大きい場合には故障グループに選別するステップからなることを特徴とする前項１９記載の静電流テスト方法。
【００７０】
【発明の効果】
本発明は上述のように構成したので、定電流論理ゲートの通常駆動時にはバイアス電流を流し、静電流測定時にはバイアス電流を遮断するマルチプレクサを設けることにより、ノイズ特性に優れた定電流論理ゲート（特にＦＳＣＬゲート）の静電流を測定することにより、デバイスの良否判断が可能となる。また、各論理ゲートの出力電圧を強制的に論理低レベルにするセル・スイッチング回路を設けることにより、集積回路内に多数存在する各種論理ゲートを分離して各論理ゲートについての静電流測定を行うことが可能となる。さらに、前記マルチプレクサは集積回路内の各論理ゲートに共通のバイアス発生源にのみ設ければよいので、大幅なシリコン領域の追加は必要としないという効果がある。
【図面の簡単な説明】
【図１】ＣＭＯＳインバータの概略図である。
【図２】（Ａ）は図１のインバータの入出力電圧の波形を示す図である。
（Ｂ）は（Ａ）の電圧波形に対応する、図１のインバータを通る電流の波形を示す図である。
【図３】定電流論理ゲートの概略図である。
【図４】折り返しソース結合論理ゲートの概略図である。
【図５】静電流テスト能力を備えた、図３の定電流論理ゲートの概略図である。
【図６】静電流テスト能力を備えた、図４の折り返しソース結合論理ゲートの概略図である。
【符号の説明】
４５ 定電流論理ゲート
４６ マルチプレクサ
６０ 差動定電流論理ゲート
６２ マルチプレクサ
６４ マルチプレクサ
ＭＮ１ Ｎチャンネル・トランジスタ
ＭＮ２ ダイオード接続トランジスタ
ＭＮ１２ 第１のトランジスタ
ＭＮ１３ 第２のトランジスタ
ＭＮ２４ 第１のセル・スイッチング手段
ＭＮ２５ ダイオード接続トランジスタ
ＭＮ２６ 第２のセル・スイッチング手段
ＭＮ２７ ダイオード接続トランジスタ
Claims (23)
- 入力、出力、及びバイアス・ノードを有する折り返しソース結合論理ゲートであって、
通常動作モードの間、ほぼ一定の電流を消費することからなる、折り返しソース結合論理ゲートと、
通常動作モードにおけるバイアス電圧源と静電流テストモードにおける遮断電圧源との間で、前記バイアス・ノードを切り換えるためのバイアス・スイッチング手段
を備える、論理回路。 - 前記バイアス・スイッチング手段が、バイアス電圧を受けるための第１の入力と、遮断電圧を受けるための第２の入力と、バイアス・ノードに結合された出力と、バイアス電圧と遮断電圧との間で選択を行うための選択信号を受け取るための制御入力とを有するマルチプレクサを備える、請求項１の論理回路。
- 入力、出力、及びバイアス・ノードを有する静電流論理ゲートであって、該出力に結合されたアノードを形成するゲートとドレインを有するダイオード接続トランジスタを備える、静電流論理ゲートと、
通常動作モードにおけるバイアス電圧源と静電流テストモードにおける遮断電圧源との間で、前記バイアス・ノードを切り換えるためのバイアス・スイッチング手段
を備える、論理回路。 - 静電流論理ゲートが、静電流テストモードにおいて、前記ダイオード接続トランジスタを前記出力から分離するための手段をさらに備える、請求項３の論理回路。
- 前記分離するための手段が、
前記ダイオード接続トランジスタのドレインとゲートの間に配置された第１のトランジスタであって、第１の選択信号を受け取るためのゲートを有する、第１のトランジスタ
を備える、請求項４の論理回路。 - 第１と第２の差動入力、第１と第２の差動出力、及び第１と第２のバイアス・ノードを有する静電流論理ゲートと、
通常動作モードにおける第１のバイアス電圧源と第１の静電流テスト段階における第１の遮断電圧源との間で、前記第１のバイアス・ノードを切り換えるための第１のバイアス・スイッチング手段と、
通常動作モードにおける第２のバイアス電圧源と第２の静電流テスト段階における第２の遮断電圧源との間で、前記第２のバイアス・ノードを切り換えるための第２のバイアス・スイッチング手段
を備える、差動論理回路。 - 第１のバイアス・スイッチング手段が、
第１のバイアス電圧を受けるための第１の入力と、
第１の遮断電圧を受けるための第２の入力と、
第１のバイアス・ノードに結合される出力と、
第１のバイアス電圧と第１の遮断電圧との間で選択を行うために第１の選択信号を受け取るための第１の制御入力
とを有する第１のマルチプレクサを備える、請求項６の論理回路。 - 第２のバイアス・スイッチング手段が、
第２のバイアス電圧を受けるための第１の入力と、
第２の遮断電圧を受けるための第２の入力と、
第２のバイアス・ノードに結合される出力と、
第２のバイアス電圧と第２の遮断電圧との間で選択を行うために第２の選択信号を受けとるための第２の制御入力
とを有する第２のマルチプレクサを備える、請求項６の論理回路。 - 静電流論理ゲートが、
前記第１の差動出力に結合されるアノードを形成するゲートとドレインを有する第１のダイオード接続トランジスタと、
前記第２の差動出力に結合されるアノードを形成するゲートとドレインを有する第２のダイオード接続トランジスタ
を備える、請求項６の論理回路。 - 静電流論理ゲートが、さらに、
第２の静電流テスト段階において、前記第１の差動出力を強制的に所定の論理レベルにするための第１の強制手段と、
第２の静電流テスト段階において、前記第１のダイオード接続トランジスタを前記第１の差動出力から分離するための第１の分離手段と、
第２の静電流テスト段階において、前記第２の差動出力を強制的に所定の論理レベルにするための第２の強制手段と、
第２の静電流テスト段階において、前記第２のダイオード接続トランジスタを前記第２の差動出力から分離するための第２の分離手段
を備える、請求項９の論理回路。 - 前記第１の分離手段が、前記第１のダイオード接続トランジスタのドレインとゲートの間に配置されて、第１の選択信号を受け取るためのゲートを有する第１のトランジスタを備え、
前記第１の強制手段が、前記第１の差動出力に結合された第１のノード、ＧＮＤに結合された第２のノード、及び第２の選択信号を受け取るためのゲートを有する第２のトランジスタを備えることからなる、請求項１０の論理回路。 - 前記第２の分離手段が、前記第２のダイオード接続トランジスタのドレインとゲートの間に配置されて、第１の選択信号を受け取るためのゲートを有する第１のトランジスタを備え、
前記第２の強制手段が、前記第２の差動出力に結合された第１の電流ノード、ＧＮＤに結合された第２の電流ノード、及び第２の選択信号を受け取るためのゲートを有する第２のトランジスタを備えることからなる、請求項１０の論理回路。 - 論理回路用の静電流テスト方法であって、
入力と、バイアス電圧を受けるためのバイアス・ノードと、出力とを有する静電流論理ゲートを備える論理回路を設けるステップと、
通常動作モードにおけるバイアス電圧源と静電流テストモードにおける遮断電圧源との間でバイアス・ノードを切り換えるステップと、
前記論理ゲートによって消費される静電流を測定するステップ
からなる、方法。 - 測定された静電流と所定の故障限界とを比較するステップをさらに含む、請求項１３の方法。
- 測定された電流が、いつ所定の故障限界より大きくなるかを検出するステップをさらに含む、請求項１３の方法。
- 遮断電圧源からバイアス電圧源にバイアス・ノードを切り換えるステップと、
静電流テストモードの第２の段階の間、前記論理ゲートの入力及び出力を強制的に低論理レベルにするステップと、
静電流テストモードの第２の段階の間、前記論理ゲートによって消費される静電流を測定するステップ
をさらに含む、請求項１３の方法。 - 測定された静電流と所定の故障限界を比較するステップをさらに含む、請求項１６の方法。
- 論理回路用の静電流テスト方法であって、
１対の差動入力、第１のバイアス電圧を受けるための第１のバイアス・ノード、第２のバイアス電圧を受けるための第２のバイアス・ノード、及び１対の差動出力を有する静電流論理ゲートを備える論理回路を設けるステップと、
通常モードの間、前記第１のバイアス・ノードに前記第１のバイアス電圧を印加するステップと、
通常モードの間、前記第２のバイアス・ノードに前記第２のバイアス電圧を印加するステップと、
第１の静電流テスト段階において、前記第１のバイアス電圧と第１の遮断電圧との間で、前記第１のバイアス・ノードを切り換えるステップと、
前記第１のテスト段階において、前記論理ゲートによって消費される静電流を測定するステップ
からなる、方法。 - 通常モードにおける前記第２のバイアス電圧と第２の静電流テスト段階における第２の遮断電圧との間で、前記第２のバイアス・ノードを切り換えるステップをさらに含む、請求項１８の方法。
- 測定された電流が、所定の故障限界より大きくなるときを検出するステップをさらに含む、請求項１９の方法。
- 静電流論理ゲートが、静電流テストモードにおいて、前記出力を強制的に低論理レベルにするための強制手段をさらに備える、請求項４の論理回路。
- 前記強制手段が、
前記出力に結合された第１のノード、ＧＮＤに結合された第２のノード、及び、第２の選択信号を受け取るためのゲートを有する第２のトランジスタ
を備える、請求項２１の論理回路。 - 第２の静電流テスト段階の間、前記論理ゲートの差動入力及び差動出力を、強制的に低論理レベルにするステップをさらに含む、請求項１８の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US140348 | 1993-10-20 | ||
| US08/140,348 US5469076A (en) | 1993-10-20 | 1993-10-20 | Static current testing apparatus and method for current steering logic (CSL) |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0882658A JPH0882658A (ja) | 1996-03-26 |
| JP3573503B2 true JP3573503B2 (ja) | 2004-10-06 |
Family
ID=22490832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25526794A Expired - Fee Related JP3573503B2 (ja) | 1993-10-20 | 1994-10-20 | 電流操向論理回路のための静電流テスト装置および方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5469076A (ja) |
| JP (1) | JP3573503B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5570036A (en) * | 1995-08-25 | 1996-10-29 | Hal Computer Systems, Inc. | CMOS buffer circuit having power-down feature |
| DE19534825A1 (de) * | 1995-09-20 | 1997-03-27 | Teves Gmbh Alfred | Schaltungsanordnung zum Auswerten eines binären, durch Stromschwellenwerte definierten Signals |
| US5978379A (en) | 1997-01-23 | 1999-11-02 | Gadzoox Networks, Inc. | Fiber channel learning bridge, learning half bridge, and protocol |
| US6366159B1 (en) | 1998-02-23 | 2002-04-02 | Intel Corporation | Dynamic bias circuitry utilizing early voltage clamp and translinear techniques |
| US6081465A (en) * | 1998-04-30 | 2000-06-27 | Hewlett-Packard Company | Static RAM circuit for defect analysis |
| US7430171B2 (en) | 1998-11-19 | 2008-09-30 | Broadcom Corporation | Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost |
| US6323719B1 (en) * | 2000-05-08 | 2001-11-27 | National Science Council | Pseudo bipolar junction transistor |
| US6845044B2 (en) * | 2002-01-29 | 2005-01-18 | Lattice Semiconductor Corporation | Method of preventing high Icc at start-up in zero-power EEPROM cells for PLD applications |
| CN103954463B (zh) * | 2014-04-25 | 2016-08-17 | 哈尔滨飞机工业集团有限责任公司 | 直升机舵机校准装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2649270B1 (fr) * | 1989-06-30 | 1993-12-31 | Alcatel Cit | Dispositif de protection pour systeme de transmission de signaux numeriques |
| JPH0447591A (ja) * | 1990-06-14 | 1992-02-17 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5149992A (en) * | 1991-04-30 | 1992-09-22 | The State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of Oregon State University | MOS folded source-coupled logic |
| JP2785548B2 (ja) * | 1991-10-25 | 1998-08-13 | 日本電気株式会社 | 半導体メモリ |
| US5250854A (en) * | 1991-11-19 | 1993-10-05 | Integrated Device Technology, Inc. | Bitline pull-up circuit operable in a low-resistance test mode |
| US5245230A (en) * | 1992-03-06 | 1993-09-14 | Ohri Kul B | Low substrate injection n-channel output stage |
| US5254882A (en) * | 1992-12-11 | 1993-10-19 | Texas Instruments Incorporated | Method and device for processing two separately referenced signal levels |
-
1993
- 1993-10-20 US US08/140,348 patent/US5469076A/en not_active Expired - Fee Related
-
1994
- 1994-10-20 JP JP25526794A patent/JP3573503B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0882658A (ja) | 1996-03-26 |
| US5469076A (en) | 1995-11-21 |
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Legal Events
| Date | Code | Title | Description |
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| R150 | Certificate of patent or registration of utility model |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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