JPH0882658A - 電流操向論理回路のための静電流テスト装置および方法 - Google Patents
電流操向論理回路のための静電流テスト装置および方法Info
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- JPH0882658A JPH0882658A JP6255267A JP25526794A JPH0882658A JP H0882658 A JPH0882658 A JP H0882658A JP 6255267 A JP6255267 A JP 6255267A JP 25526794 A JP25526794 A JP 25526794A JP H0882658 A JPH0882658 A JP H0882658A
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract
(57)【要約】 （修正有）
【目的】通常動作における静バイアス電流を有するシン
グル・エンドまたは差動論理回路の静電流テスト方法。 【構成】静電流テスト方法は、通常動作モードにおける
第１のバイアス電圧と第１の静電流テスト段階における
第１の遮断電圧の間で第１のバイアス・ノードをスイッ
チングするステップと、テスト段階における論理回路に
供給される電流を測定するステップとを含む。差動回路
に対して、静電流テストはさらに、通常動作モードにお
ける第２のバイアス電圧と第２の静電流テスト段階にお
ける第２の遮断電圧の間で第２のバイアス・ノードをス
イッチングする付加ステップを含む。通常バイアス電圧
とテスト電圧の間でスイッチするために、バイアス・ス
イッチング手段（４６、６２、６４）が使用される。出
力電圧を強制的に低くし、ダイオード接続トランジスタ
を出力から分離するために、セル・スイッチング手段
（ＭＮ１２、ＭＮ１３）がダイオード接続トランジスタ
に結合される。
グル・エンドまたは差動論理回路の静電流テスト方法。 【構成】静電流テスト方法は、通常動作モードにおける
第１のバイアス電圧と第１の静電流テスト段階における
第１の遮断電圧の間で第１のバイアス・ノードをスイッ
チングするステップと、テスト段階における論理回路に
供給される電流を測定するステップとを含む。差動回路
に対して、静電流テストはさらに、通常動作モードにお
ける第２のバイアス電圧と第２の静電流テスト段階にお
ける第２の遮断電圧の間で第２のバイアス・ノードをス
イッチングする付加ステップを含む。通常バイアス電圧
とテスト電圧の間でスイッチするために、バイアス・ス
イッチング手段（４６、６２、６４）が使用される。出
力電圧を強制的に低くし、ダイオード接続トランジスタ
を出力から分離するために、セル・スイッチング手段
（ＭＮ１２、ＭＮ１３）がダイオード接続トランジスタ
に結合される。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、半導体論理回
路に関し、特に、電流操向論理回路の静電流パラメータ
・テストに関する。
路に関し、特に、電流操向論理回路の静電流パラメータ
・テストに関する。
【０００２】
【従来の技術】ＣＭＯＳ論理回路の静電流テストは、集
積回路における信頼性の問題を判定するための効果的な
パラメータ・テストとして長く受け入れられてきた。既
知の静的状態に回路を設定し、この静的状態におけるデ
バイスにより引き出される静電流を測定することにより
このテスト方法は始まる。測定された漏れ電流が所定の
閾値レベルを越えるならば、信頼性に潜在的な問題があ
るため、そのデバイスは選別される。一般的なＣＭＯＳ
プロセスにおいて、この閾値レベルは約１０〜２０μＡ
である。
積回路における信頼性の問題を判定するための効果的な
パラメータ・テストとして長く受け入れられてきた。既
知の静的状態に回路を設定し、この静的状態におけるデ
バイスにより引き出される静電流を測定することにより
このテスト方法は始まる。測定された漏れ電流が所定の
閾値レベルを越えるならば、信頼性に潜在的な問題があ
るため、そのデバイスは選別される。一般的なＣＭＯＳ
プロセスにおいて、この閾値レベルは約１０〜２０μＡ
である。
【０００３】閾値レベルが小さな値であるために、デバ
イスが漏れ電流以外のいかなる付加静電流も消費しない
ことが、静電流テストには必要となる。一般的なＣＭＯ
Ｓ回路にとって、このことは、ゲートのスイッチングに
より生じるいかなる動電流をも削除するために、テスト
の間クロック信号を単に禁止にすることにより実現する
ことができる。
イスが漏れ電流以外のいかなる付加静電流も消費しない
ことが、静電流テストには必要となる。一般的なＣＭＯ
Ｓ回路にとって、このことは、ゲートのスイッチングに
より生じるいかなる動電流をも削除するために、テスト
の間クロック信号を単に禁止にすることにより実現する
ことができる。
【０００４】しかしながら、デバイスが通常動作状態で
バイアス電流を消費する場合には、バイアス電流を禁止
する必要があるため、通常動作状態でデバイスをテスト
することはできない。このことは、回路の全ファミリの
静電流をテストする際に事実上妨げとなる。例えば、図
３に示す定電流論理ゲート３０あるいは図４に示す折り
返しソース結合論理ゲート３５を含む論理回路は、通常
動作の間消費されるバイアス電流のために静電流テスト
の使用の妨げとなる。しかし、定電流論理回路は通常の
ＣＭＯＳに比べて幾つかの重要な利点を持っており、こ
のことは通常のＣＭＯＳよりもある用途においてより望
まれることになる。
バイアス電流を消費する場合には、バイアス電流を禁止
する必要があるため、通常動作状態でデバイスをテスト
することはできない。このことは、回路の全ファミリの
静電流をテストする際に事実上妨げとなる。例えば、図
３に示す定電流論理ゲート３０あるいは図４に示す折り
返しソース結合論理ゲート３５を含む論理回路は、通常
動作の間消費されるバイアス電流のために静電流テスト
の使用の妨げとなる。しかし、定電流論理回路は通常の
ＣＭＯＳに比べて幾つかの重要な利点を持っており、こ
のことは通常のＣＭＯＳよりもある用途においてより望
まれることになる。
【０００５】定電流論理回路は、通常のＣＭＯＳ論理回
路の基本的な問題の一つである電磁干渉（ＥＭＩ）を最
小限に抑える。例えば、図１を参照して、ＣＭＯＳイン
バータ１０は、Ｐチャンネル電界効果トランジスタ（Ｆ
ＥＴ）１４とＮチャンネルＦＥＴ１２の導通領域が重な
ると、電流スパイクを示す。この電流スパイクは、ＦＥ
Ｔ１２及びＦＥＴ１４のゲートに見られる入力電圧ＶIN
が、閾値電圧ＶTにほぼ等しい場合に生じる。図２
（Ａ）には、入力電圧ＶIN及び対応する出力電圧ＶOUT
が示されている。図２（Ｂ）には、対応する電流スパイ
クが示されている。
路の基本的な問題の一つである電磁干渉（ＥＭＩ）を最
小限に抑える。例えば、図１を参照して、ＣＭＯＳイン
バータ１０は、Ｐチャンネル電界効果トランジスタ（Ｆ
ＥＴ）１４とＮチャンネルＦＥＴ１２の導通領域が重な
ると、電流スパイクを示す。この電流スパイクは、ＦＥ
Ｔ１２及びＦＥＴ１４のゲートに見られる入力電圧ＶIN
が、閾値電圧ＶTにほぼ等しい場合に生じる。図２
（Ａ）には、入力電圧ＶIN及び対応する出力電圧ＶOUT
が示されている。図２（Ｂ）には、対応する電流スパイ
クが示されている。
【０００６】論理回路を通じてのこの電流スパイク、及
びそのようなものの結果として、２つの望ましくない影
響が生じる。最初の影響は、スイッチングによって引き
起こされるノイズが、直接基板に結合されて、同じチッ
プの下位のアナログ・ブロックに結合し、それによりア
ナログ・ブロックの性能が大幅に劣化するということで
ある。第２の、さらに有害である可能性のある影響は、
電流スパイクによって発生する電磁干渉（“ＥＭＩ”）
である。
びそのようなものの結果として、２つの望ましくない影
響が生じる。最初の影響は、スイッチングによって引き
起こされるノイズが、直接基板に結合されて、同じチッ
プの下位のアナログ・ブロックに結合し、それによりア
ナログ・ブロックの性能が大幅に劣化するということで
ある。第２の、さらに有害である可能性のある影響は、
電流スパイクによって発生する電磁干渉（“ＥＭＩ”）
である。
【０００７】多くの適用例では、かなり長い距離にわた
ってチップまたはプリント回路基板全体に、論理ゲート
に電流を供給する電源導体が道付けされている。この導
体（不図示）は、導体の長さに正比例する有限のインダ
クタンスを有している。インダクタに電流が通ると、下
記に示す、一般に知られた式に従って、電圧の変化ｄＶ
が生じる： ｄＶ＝Ｌ×（ｄＩ／ｄＴ） ここで、Ｌは、インダクタのインダクタンスを表し、ｄ
Ｉは、図２（Ｂ）に示すように、対応する時間の変化ｄ
Ｔに対する電流の変化を表している。その時、対応する
電圧の変化ｄＶが電源導体から放射され、電源導体はア
ンテナとしてふるまう。このことが、望ましくないレベ
ルのＥＭＩを生み出すことになる。
ってチップまたはプリント回路基板全体に、論理ゲート
に電流を供給する電源導体が道付けされている。この導
体（不図示）は、導体の長さに正比例する有限のインダ
クタンスを有している。インダクタに電流が通ると、下
記に示す、一般に知られた式に従って、電圧の変化ｄＶ
が生じる： ｄＶ＝Ｌ×（ｄＩ／ｄＴ） ここで、Ｌは、インダクタのインダクタンスを表し、ｄ
Ｉは、図２（Ｂ）に示すように、対応する時間の変化ｄ
Ｔに対する電流の変化を表している。その時、対応する
電圧の変化ｄＶが電源導体から放射され、電源導体はア
ンテナとしてふるまう。このことが、望ましくないレベ
ルのＥＭＩを生み出すことになる。
【０００８】低電力回路を必要としない用途に対して
は、図３に示す定電流論理ゲート３０が、電流スパイク
をほとんど除去するために使用され得る。定電流論理ゲ
ート３０は、電源電圧ＶDDを受ける電源端子２２に接続
されたソース、所定のバイアス電圧ＶBIASを受けるため
のゲート２４、及びドレインを備えた第１のＰチャンネ
ル電流源トランジスタＭＰ１を含んでいる。Ｐチャンネ
ル・トランジスタＭＰ１は、所定量の定電流を導通させ
るためにトランジスタをバイアスするバイアス電圧を有
する定電流源としてふるまう。定電流論理ゲート３０
は、Ｐチャンネル・トランジスタＭＰ１のドレインに接
続されたドレイン、共通電圧ＧＮＤを受けるための共通
端子２０に結合されたソース、及び入力電圧ＶINを受け
るためのゲート１６を備えた、第１のＮチャンネル・ト
ランジスタＭＮ１も含んでいる。
は、図３に示す定電流論理ゲート３０が、電流スパイク
をほとんど除去するために使用され得る。定電流論理ゲ
ート３０は、電源電圧ＶDDを受ける電源端子２２に接続
されたソース、所定のバイアス電圧ＶBIASを受けるため
のゲート２４、及びドレインを備えた第１のＰチャンネ
ル電流源トランジスタＭＰ１を含んでいる。Ｐチャンネ
ル・トランジスタＭＰ１は、所定量の定電流を導通させ
るためにトランジスタをバイアスするバイアス電圧を有
する定電流源としてふるまう。定電流論理ゲート３０
は、Ｐチャンネル・トランジスタＭＰ１のドレインに接
続されたドレイン、共通電圧ＧＮＤを受けるための共通
端子２０に結合されたソース、及び入力電圧ＶINを受け
るためのゲート１６を備えた、第１のＮチャンネル・ト
ランジスタＭＮ１も含んでいる。
【０００９】第２のダイオード接続トランジスタＭＮ２
が、Ｎチャンネル・トランジスタＭＮ１と並列をなして
いる。ダイオード接続トランジスタＭＮ２は、互いに結
合し、Ｐチャンネル・トランジスタＭＰ１のドレインに
接続された、ゲート及びドレインを備えている。ダイオ
ード接続トランジスタＭＮ２は、共通端子２０に結合さ
れたソースも備えている。トランジスタＭＮ２のゲート
・ドレイン接続は、出力電圧信号ＶOUTを供給するため
の出力端子１８に接続されている。
が、Ｎチャンネル・トランジスタＭＮ１と並列をなして
いる。ダイオード接続トランジスタＭＮ２は、互いに結
合し、Ｐチャンネル・トランジスタＭＰ１のドレインに
接続された、ゲート及びドレインを備えている。ダイオ
ード接続トランジスタＭＮ２は、共通端子２０に結合さ
れたソースも備えている。トランジスタＭＮ２のゲート
・ドレイン接続は、出力電圧信号ＶOUTを供給するため
の出力端子１８に接続されている。
【００１０】こうして得られる定電流論理ゲート３０が
そう呼ばれるのは、ＶINの状態に関係なく一定の静電流
を導通するためである。このことは、入力電圧ＶINにお
ける許容電圧レベルを考察することによって明らかにな
る。通常の動作条件下では、所定量の定電流を導通させ
るため、Ｐチャンネル・トランジスタＭＰ１をバイアス
するための所定の電圧レベルに、バイアス電圧ＶBIASが
設定される。一方、入力電圧ＶINは、第１と第２の電圧
レベルまたは状態の間でトグル動作する。
そう呼ばれるのは、ＶINの状態に関係なく一定の静電流
を導通するためである。このことは、入力電圧ＶINにお
ける許容電圧レベルを考察することによって明らかにな
る。通常の動作条件下では、所定量の定電流を導通させ
るため、Ｐチャンネル・トランジスタＭＰ１をバイアス
するための所定の電圧レベルに、バイアス電圧ＶBIASが
設定される。一方、入力電圧ＶINは、第１と第２の電圧
レベルまたは状態の間でトグル動作する。
【００１１】第１の状態の場合、入力電圧レベルは、Ｎ
チャンネルＦＥＴ ＭＮ１をオンにするには不十分であ
る。第１の状態は、入力電圧ＶINがＭＮ１の閾値電圧Ｖ
T未満の場合に生じる。Ｎチャンネル・トランジスタＭ
Ｎ１がオフになると、全電流が、ダイオード接続トラン
ジスタＭＮ２に流れることになる。出力電圧ＶOUTは、
高レベルであり、下記の式で表される振幅を備えてい
る： ＶOUT＝（２×Ｉ／［Ｋ×Ｗ／Ｌ］）×０．５＋ＶT ここで、 Ｉ＝ＭＮ２を介して供給される電流 Ｋ＝誘電率 Ｗ＝ゲート幅 Ｌ＝ゲート長 第２の状態の場合、Ｎチャンネル・トランジスタＭＮ１
がオンになり、従って、出力電圧ＶOUTは、ＭＮ１のド
レイン・ソース電圧と等しくなる。しかし、ドレイン・
ソース電圧は、入力電圧が閾値電圧ＶTをどれほど上回
るかによって、ほぼゼロになる。ドレイン・ソース電圧
は、ダイオード接続トランジスタＭＮ２が電流を導通で
きるようにするには不十分である。結果として、全電流
が、Ｎチャンネル・トランジスタＭＮ１に導通すること
になる。
チャンネルＦＥＴ ＭＮ１をオンにするには不十分であ
る。第１の状態は、入力電圧ＶINがＭＮ１の閾値電圧Ｖ
T未満の場合に生じる。Ｎチャンネル・トランジスタＭ
Ｎ１がオフになると、全電流が、ダイオード接続トラン
ジスタＭＮ２に流れることになる。出力電圧ＶOUTは、
高レベルであり、下記の式で表される振幅を備えてい
る： ＶOUT＝（２×Ｉ／［Ｋ×Ｗ／Ｌ］）×０．５＋ＶT ここで、 Ｉ＝ＭＮ２を介して供給される電流 Ｋ＝誘電率 Ｗ＝ゲート幅 Ｌ＝ゲート長 第２の状態の場合、Ｎチャンネル・トランジスタＭＮ１
がオンになり、従って、出力電圧ＶOUTは、ＭＮ１のド
レイン・ソース電圧と等しくなる。しかし、ドレイン・
ソース電圧は、入力電圧が閾値電圧ＶTをどれほど上回
るかによって、ほぼゼロになる。ドレイン・ソース電圧
は、ダイオード接続トランジスタＭＮ２が電流を導通で
きるようにするには不十分である。結果として、全電流
が、Ｎチャンネル・トランジスタＭＮ１に導通すること
になる。
【００１２】定電流論理ゲート３０は、図１のインバー
タ１０と論理的に同等である。さらに、論理ゲート３０
は、対応するＣＭＯＳに比べると電磁放射が少ない。し
かし、インバータ１０とは異なり、定電流論理ゲート３
０は、入力電圧ＶINの状態に関係なくＤＣ電流経路を備
えている。従って、ゲート３０の静電流テストを実施す
ることはできない。
タ１０と論理的に同等である。さらに、論理ゲート３０
は、対応するＣＭＯＳに比べると電磁放射が少ない。し
かし、インバータ１０とは異なり、定電流論理ゲート３
０は、入力電圧ＶINの状態に関係なくＤＣ電流経路を備
えている。従って、ゲート３０の静電流テストを実施す
ることはできない。
【００１３】２つの状態のどちらかの間で入力電圧信号
の遷移が生じるので、一方のトランジスタからもう一方
のトランジスタに転じる際、電流にわずかな揺動が発生
する。しかし、揺動の大きさは、図１のインバータによ
って生じるノイズ・スパイクよりはるかに小さい。従っ
て、電源導体の誘導成分によって生じる対応する電圧降
下は、比例して減少する。ノイズ特性の改善によって、
定電流論理回路は、低ノイズ用途に関して、一般的なＣ
ＭＯＳよりも優れたものになる。しかし、定バイアス電
流のため、バイアス電流を禁止しなければ、定電流論理
回路において静電流テストを実施することはできない。
の遷移が生じるので、一方のトランジスタからもう一方
のトランジスタに転じる際、電流にわずかな揺動が発生
する。しかし、揺動の大きさは、図１のインバータによ
って生じるノイズ・スパイクよりはるかに小さい。従っ
て、電源導体の誘導成分によって生じる対応する電圧降
下は、比例して減少する。ノイズ特性の改善によって、
定電流論理回路は、低ノイズ用途に関して、一般的なＣ
ＭＯＳよりも優れたものになる。しかし、定バイアス電
流のため、バイアス電流を禁止しなければ、定電流論理
回路において静電流テストを実施することはできない。
【００１４】図４に示すように、差動入力信号に関し
て、同様の定電流論理ゲートを構成することが可能であ
る。図４に示す論理ゲートは、一般に、折り返しソース
結合論理回路（ＦＳＣＬ）と呼ばれる。ＦＳＣＬゲート
３５は、対称で差動構成をとるように配置された、２つ
の定電流論理ゲートを含んでいる。最初の片方には、電
流源トランジスタＭＰ２、入力トランジスタＭＮ３、及
びダイオード接続トランジスタＭＮ４が含まれている。
もう片方は、電流源ＭＰ３、入力トランジスタＭＮ５、
及びダイオード接続トランジスタＭＮ６から構成され
る。定電流論理ゲート３０とは異なり、ＦＳＣＬゲート
３５の入力トランジスタＭＮ３及びＭＮ５は、第２のＮ
チャンネル電流源ＭＮ７に結合されている。電流源ＭＰ
２及びＭＰ３は、第１のバイアス電圧ＶB1によってバイ
アスされる。第２の電流源ＭＮ７は、独立したバイアス
電圧ＶB2によってバイアスされる。
て、同様の定電流論理ゲートを構成することが可能であ
る。図４に示す論理ゲートは、一般に、折り返しソース
結合論理回路（ＦＳＣＬ）と呼ばれる。ＦＳＣＬゲート
３５は、対称で差動構成をとるように配置された、２つ
の定電流論理ゲートを含んでいる。最初の片方には、電
流源トランジスタＭＰ２、入力トランジスタＭＮ３、及
びダイオード接続トランジスタＭＮ４が含まれている。
もう片方は、電流源ＭＰ３、入力トランジスタＭＮ５、
及びダイオード接続トランジスタＭＮ６から構成され
る。定電流論理ゲート３０とは異なり、ＦＳＣＬゲート
３５の入力トランジスタＭＮ３及びＭＮ５は、第２のＮ
チャンネル電流源ＭＮ７に結合されている。電流源ＭＰ
２及びＭＰ３は、第１のバイアス電圧ＶB1によってバイ
アスされる。第２の電流源ＭＮ７は、独立したバイアス
電圧ＶB2によってバイアスされる。
【００１５】ＦＳＣＬゲート３５の片方ずつが、定電流
論理ゲート３０とほぼ同様に作動する。ダイオード接続
トランジスタが電流を導通するか、あるいは対応する入
力トランジスタが、対応するＰチャンネル電流源、すな
わちＭＰ２またはＭＰ３によって生じる電流を導通す
る。しかし、シングル・エンド定電流論理ゲート３０と
は異なり、入力トランジスタＭＮ３及びＭＮ５は、逆極
性の信号ＩＮ及び／ＩＮによって差動方式で駆動され
る。従って、当業者には明らかなように、ＭＮ３とＭＮ
５のいずれかが導通するが、両方ではない。従って、差
動出力端子４０及び４２は、反転差動出力ＯＵＴ及び／
ＯＵＴを作り出すために、互いに逆極性になる。
論理ゲート３０とほぼ同様に作動する。ダイオード接続
トランジスタが電流を導通するか、あるいは対応する入
力トランジスタが、対応するＰチャンネル電流源、すな
わちＭＰ２またはＭＰ３によって生じる電流を導通す
る。しかし、シングル・エンド定電流論理ゲート３０と
は異なり、入力トランジスタＭＮ３及びＭＮ５は、逆極
性の信号ＩＮ及び／ＩＮによって差動方式で駆動され
る。従って、当業者には明らかなように、ＭＮ３とＭＮ
５のいずれかが導通するが、両方ではない。従って、差
動出力端子４０及び４２は、反転差動出力ＯＵＴ及び／
ＯＵＴを作り出すために、互いに逆極性になる。
【００１６】ＦＳＣＬゲート３０は、また、定電流論理
ゲート３０と同じ低ノイズ特性を示す。ＦＳＣＬゲート
３０は、電流の量はほとんど変化させずに、１つの経路
からもう１つの経路に電流の“操向”を行うことによっ
て、定電流論理ゲート３０と同様にこれを実現してい
る。定電流論理ゲートと同様、ＦＳＣＬゲート３５では
全ての入力状態においてＤＣ経路が存在するため、静電
流テストを実施することができない。従って、定電流論
理回路ファミリの静電流テストに対する要求が依然とし
て存在する。
ゲート３０と同じ低ノイズ特性を示す。ＦＳＣＬゲート
３０は、電流の量はほとんど変化させずに、１つの経路
からもう１つの経路に電流の“操向”を行うことによっ
て、定電流論理ゲート３０と同様にこれを実現してい
る。定電流論理ゲートと同様、ＦＳＣＬゲート３５では
全ての入力状態においてＤＣ経路が存在するため、静電
流テストを実施することができない。従って、定電流論
理回路ファミリの静電流テストに対する要求が依然とし
て存在する。
【００１７】
【発明が解決しようとする課題】従って、本発明の目的
は、通常の動作条件においてバイアス電流を消費するＣ
ＳＬ論理デバイスをテストすることである。
は、通常の動作条件においてバイアス電流を消費するＣ
ＳＬ論理デバイスをテストすることである。
【００１８】本発明のもう１つの目的は、集積回路にお
いて静電流テスト方法を実現するための回路を提供する
ことである。
いて静電流テスト方法を実現するための回路を提供する
ことである。
【００１９】
【課題を解決するための手段】本発明には、入力、出
力、及び、バイアス・ノードをそれぞれ備え、所定の論
理機能を実現するため、ゲートの入力及び出力が所定の
方式で接続された、複数の定電流論理ゲートが含まれ
る。第１の通常動作モードにおけるバイアス電圧源と静
電流テスト・モードにおける遮断電圧源の間において、
各ゲートのバイアス・ノードをスイッチングするために
バイアス・スイッチング手段が用いられる。好ましい実
施例の場合、スイッチング手段には、マルチプレクサが
含まれる。
力、及び、バイアス・ノードをそれぞれ備え、所定の論
理機能を実現するため、ゲートの入力及び出力が所定の
方式で接続された、複数の定電流論理ゲートが含まれ
る。第１の通常動作モードにおけるバイアス電圧源と静
電流テスト・モードにおける遮断電圧源の間において、
各ゲートのバイアス・ノードをスイッチングするために
バイアス・スイッチング手段が用いられる。好ましい実
施例の場合、スイッチング手段には、マルチプレクサが
含まれる。
【００２０】さらに、論理ゲートに、出力に結合された
ダイオード接続トランジスタが含まれている場合、強制
的に出力を論理的低レベルにし、静電流テスト・モード
時にダイオード接続トランジスタを出力から分離するた
め、セル・スイッチング手段が、ダイオード接続トラン
ジスタのゲートとドレインの間に挿入される。
ダイオード接続トランジスタが含まれている場合、強制
的に出力を論理的低レベルにし、静電流テスト・モード
時にダイオード接続トランジスタを出力から分離するた
め、セル・スイッチング手段が、ダイオード接続トラン
ジスタのゲートとドレインの間に挿入される。
【００２１】本発明はまた、折り返しソース結合論理ゲ
ートのような、差動静電流論理ゲートにも拡張される。
差動論理ゲートの場合、それぞれのバイアス・ノードを
スイッチするため、第１と第２のバイアス・スイッチン
グ手段が含まれている。さらに、差動論理ゲートに、各
差動出力に結合されたダイオード接続トランジスタが含
まれている場合、各ダイオード接続トランジスタのゲー
トとドレーンの間に、セル・スイッチング手段が挿入さ
れる。セル・スイッチング手段は、それぞれの差動出力
を強制的に論理的低レベルにし、静電流テスト・モード
においてダイオード接続トランジスタを出力から分離す
る。
ートのような、差動静電流論理ゲートにも拡張される。
差動論理ゲートの場合、それぞれのバイアス・ノードを
スイッチするため、第１と第２のバイアス・スイッチン
グ手段が含まれている。さらに、差動論理ゲートに、各
差動出力に結合されたダイオード接続トランジスタが含
まれている場合、各ダイオード接続トランジスタのゲー
トとドレーンの間に、セル・スイッチング手段が挿入さ
れる。セル・スイッチング手段は、それぞれの差動出力
を強制的に論理的低レベルにし、静電流テスト・モード
においてダイオード接続トランジスタを出力から分離す
る。
【００２２】本発明の利点は、実施に大幅なシリコン領
域の追加を必要としないということである。
域の追加を必要としないということである。
【００２３】本発明の以上の、及びその他の目的、特
徴、及び、利点については、添付の図面を参照しながら
進められる、本発明の好ましい実施例に関する下記の詳
細な説明からさらに明白になるであろう。
徴、及び、利点については、添付の図面を参照しながら
進められる、本発明の好ましい実施例に関する下記の詳
細な説明からさらに明白になるであろう。
【００２４】
【実施例】図５には、本発明による、静電流テスト能力
を備えた定電流論理ゲート４５が示されている。簡略化
して例示するため、図５には、単一の論理ゲートだけし
か示されていない。しかし、本発明の原理は、複数のそ
のような論理ゲートを備える全集積回路に拡張すること
が可能である。
を備えた定電流論理ゲート４５が示されている。簡略化
して例示するため、図５には、単一の論理ゲートだけし
か示されていない。しかし、本発明の原理は、複数のそ
のような論理ゲートを備える全集積回路に拡張すること
が可能である。
【００２５】論理ゲート４５には、トランジスタＭＰ
１、ＭＮ１、及びＭＮ２を含む図３の定電流論理ゲート
３０だけでなく、マルチプレクサ４６と、２つの追加Ｎ
チャンネルトランジスタＭＮ１２及びＭＮ１３も含まれ
ている。マルチプレクサ４６には、並列に接続された２
つのＮチャンネルトランジスタＭＮ１０及びＭＮ１１が
含まれている。ＭＮ１０のドレインは、バイアス電圧Ｖ
BIASを受けるための端子４８に結合され、ソースはＭＰ
１のゲートに結合され、ＭＮ１０のゲートは、第１の選
択信号Ａを受信するための端子５０に結合される。第２
のトランジスタＭＮ１１のドレインは、好ましい実施例
においてはＶDDである遮断電圧を受けるための端子５２
に結合されている。ＭＮ１１のソースは、並列接続を形
成するためにＭＮ１０のソースに結合されている。ＭＮ
１１のゲートは、選択信号Ａとは逆極性の選択信号／Ａ
を受信するための端子５４に結合されている。
１、ＭＮ１、及びＭＮ２を含む図３の定電流論理ゲート
３０だけでなく、マルチプレクサ４６と、２つの追加Ｎ
チャンネルトランジスタＭＮ１２及びＭＮ１３も含まれ
ている。マルチプレクサ４６には、並列に接続された２
つのＮチャンネルトランジスタＭＮ１０及びＭＮ１１が
含まれている。ＭＮ１０のドレインは、バイアス電圧Ｖ
BIASを受けるための端子４８に結合され、ソースはＭＰ
１のゲートに結合され、ＭＮ１０のゲートは、第１の選
択信号Ａを受信するための端子５０に結合される。第２
のトランジスタＭＮ１１のドレインは、好ましい実施例
においてはＶDDである遮断電圧を受けるための端子５２
に結合されている。ＭＮ１１のソースは、並列接続を形
成するためにＭＮ１０のソースに結合されている。ＭＮ
１１のゲートは、選択信号Ａとは逆極性の選択信号／Ａ
を受信するための端子５４に結合されている。
【００２６】マルチプレクサ４６は、通常モードにおけ
るバイアス電圧ＶBIASと第１の静的テスト・モードにお
ける遮断電圧ＶDDの間で、ＭＰ１のゲートにおける電圧
をスイッチする。選択信号Ａ及びその相補信号／Ａによ
って、ドレインで受ける電圧をそれぞれのソースに結合
するため、ＭＮ１０とＭＮ１１のいずれかが使用許可に
なるが、両方共許可されることはない。ＭＰ１のゲート
における電圧が、ＶBIASに等しい、すなわち、Ａが許可
される場合、ＭＰ１は通常、電流源としての働きをす
る。対照的に、ＭＰ１のゲートにおける電圧がＶDDに等
しい、すなわち、／Ａが許可される場合、ゲート・ソー
ス電圧はほぼゼロになり、ＭＰ１が遮断する。従って、
マルチプレクサ４６が、信号Ａ及び／Ａの状態に基づい
て、ＭＰ１をオンまたはオフにする。
るバイアス電圧ＶBIASと第１の静的テスト・モードにお
ける遮断電圧ＶDDの間で、ＭＰ１のゲートにおける電圧
をスイッチする。選択信号Ａ及びその相補信号／Ａによ
って、ドレインで受ける電圧をそれぞれのソースに結合
するため、ＭＮ１０とＭＮ１１のいずれかが使用許可に
なるが、両方共許可されることはない。ＭＰ１のゲート
における電圧が、ＶBIASに等しい、すなわち、Ａが許可
される場合、ＭＰ１は通常、電流源としての働きをす
る。対照的に、ＭＰ１のゲートにおける電圧がＶDDに等
しい、すなわち、／Ａが許可される場合、ゲート・ソー
ス電圧はほぼゼロになり、ＭＰ１が遮断する。従って、
マルチプレクサ４６が、信号Ａ及び／Ａの状態に基づい
て、ＭＰ１をオンまたはオフにする。
【００２７】当業者には明らかなように、他のマルチプ
レクサ構成によって、この同じ機能を実現することが可
能である。例えば、好ましい実施例におけるように、Ｎ
チャネルＦＥＴよりはむしろトランジスタＭＮ１０及び
ＭＮ１１を伝送ゲートにすることが可能である。さら
に、マルチプレクサは、独立した各ゲートの一部、例え
ば、図５に示すように、標準的なセルとすることもでき
るし、あるいは、バイアス電圧発生回路（不図示）に含
めることも可能である。後者の場合、単一のマルチプレ
クサと、定電流論理ゲートの一部または全てを結合し
て、テスト回路が消費する追加シリコン領域を最小限に
抑えることが可能である。
レクサ構成によって、この同じ機能を実現することが可
能である。例えば、好ましい実施例におけるように、Ｎ
チャネルＦＥＴよりはむしろトランジスタＭＮ１０及び
ＭＮ１１を伝送ゲートにすることが可能である。さら
に、マルチプレクサは、独立した各ゲートの一部、例え
ば、図５に示すように、標準的なセルとすることもでき
るし、あるいは、バイアス電圧発生回路（不図示）に含
めることも可能である。後者の場合、単一のマルチプレ
クサと、定電流論理ゲートの一部または全てを結合し
て、テスト回路が消費する追加シリコン領域を最小限に
抑えることが可能である。
【００２８】図２の定電流論理ゲート３０に対するもう
１つの変更は、ダイオード接続トランジスタＭＮ２のド
レインとゲートの間に挿入される、Ｎチャンネル・トラ
ンジスタＭＮ１２の追加である。ＭＮ１２のドレイン
は、ＭＮ２のドレインに接続され、ＭＮ１２のソース
は、ＭＮ２のゲート並びに出力端子１８に接続される。
ＭＮ１２のゲートは、第２の選択信号Ｂを受信するため
の端子５６に結合される。定電流論理ゲート３０には、
トランジスタＭＮ１３も追加される。トランジスタＭＮ
１３のドレインはＭＮ２のゲートに結合され、ＭＮ１３
のソースはＧＮＤ端子２０に結合される。ＭＮ１３のゲ
ートは、選択信号Ｂと相補的な選択信号／Ｂを受信する
ための端子５８に結合される。従って、ＭＮ１２及びＭ
Ｎ１３は、選択信号Ｂ及び／Ｂの状態に基づいて、相互
に排他的に、動作する。
１つの変更は、ダイオード接続トランジスタＭＮ２のド
レインとゲートの間に挿入される、Ｎチャンネル・トラ
ンジスタＭＮ１２の追加である。ＭＮ１２のドレイン
は、ＭＮ２のドレインに接続され、ＭＮ１２のソース
は、ＭＮ２のゲート並びに出力端子１８に接続される。
ＭＮ１２のゲートは、第２の選択信号Ｂを受信するため
の端子５６に結合される。定電流論理ゲート３０には、
トランジスタＭＮ１３も追加される。トランジスタＭＮ
１３のドレインはＭＮ２のゲートに結合され、ＭＮ１３
のソースはＧＮＤ端子２０に結合される。ＭＮ１３のゲ
ートは、選択信号Ｂと相補的な選択信号／Ｂを受信する
ための端子５８に結合される。従って、ＭＮ１２及びＭ
Ｎ１３は、選択信号Ｂ及び／Ｂの状態に基づいて、相互
に排他的に、動作する。
【００２９】通常モードの場合、選択信号Ｂが許可され
てＭＮ１２がオンになる。ＭＮ１２がオンになると、Ｍ
Ｎ２のドレイン及びゲートが、実質上結合される。これ
に対し、相補性選択信号／Ｂが禁止されてトランジスタ
ＭＮ１３がオフになる。従って、通常モードの場合、ト
ランジスタＭＮ２は、図２の場合と同様、ダイオード接
続トランジスタとして有効に動作する。
てＭＮ１２がオンになる。ＭＮ１２がオンになると、Ｍ
Ｎ２のドレイン及びゲートが、実質上結合される。これ
に対し、相補性選択信号／Ｂが禁止されてトランジスタ
ＭＮ１３がオフになる。従って、通常モードの場合、ト
ランジスタＭＮ２は、図２の場合と同様、ダイオード接
続トランジスタとして有効に動作する。
【００３０】第２の静電流テスト・モードの場合、選択
信号Ｂが禁止され、信号／Ｂが許可される。信号Ｂが禁
止されると、トランジスタＭＮ１２がオフになり、ＭＮ
２のトランジスタが出力端子１８から有効に分離され
る。さらに、ＭＮ１３によって、出力信号ＶOUTが強制
的に論理低レベルにされる。さらに後述するように、論
理ゲートが直列である場合に、第２のテスト・モードに
おいて、後続の論理ゲート（不図示）がオンになるのを
回避するためには、ＶOUTを論理低レベルにする必要が
ある。
信号Ｂが禁止され、信号／Ｂが許可される。信号Ｂが禁
止されると、トランジスタＭＮ１２がオフになり、ＭＮ
２のトランジスタが出力端子１８から有効に分離され
る。さらに、ＭＮ１３によって、出力信号ＶOUTが強制
的に論理低レベルにされる。さらに後述するように、論
理ゲートが直列である場合に、第２のテスト・モードに
おいて、後続の論理ゲート（不図示）がオンになるのを
回避するためには、ＶOUTを論理低レベルにする必要が
ある。
【００３１】第２の静電流テスト・モード４５は、２段
階で実施される。第１段階のテストは、ＭＰ１によるい
ずれの静電流に対してであり、第２段階のテストは、Ｍ
Ｎ１またはＭＮ２によるいずれの静電流に対するもので
ある。第１段階の場合、ＭＰ１のゲートに供給される電
圧は、バイアス電圧ＶBIASから遮断電圧ＶDDにスイッチ
される。これは、選択信号Ａを禁止して、相補性信号／
Ａを許可し、選択信号Ｂを許可して、相補性信号／Ｂを
禁止することによって実現される。次に、論理回路に供
給される静電流が測定される。静電流が所定の限界を超
えると、そのデバイスは、信頼性の問題に可能性有りと
して選別される。
階で実施される。第１段階のテストは、ＭＰ１によるい
ずれの静電流に対してであり、第２段階のテストは、Ｍ
Ｎ１またはＭＮ２によるいずれの静電流に対するもので
ある。第１段階の場合、ＭＰ１のゲートに供給される電
圧は、バイアス電圧ＶBIASから遮断電圧ＶDDにスイッチ
される。これは、選択信号Ａを禁止して、相補性信号／
Ａを許可し、選択信号Ｂを許可して、相補性信号／Ｂを
禁止することによって実現される。次に、論理回路に供
給される静電流が測定される。静電流が所定の限界を超
えると、そのデバイスは、信頼性の問題に可能性有りと
して選別される。
【００３２】テスト段階では、トランジスタＭＰ１をオ
フにしようとして、ＭＰ１を分離する。ＭＮ１及びＭＮ
２を使用許可しても、ＭＰ１が何の静電流をも引き出さ
ない場合には、何の静電流をも検出すべきではない。し
かし、ＭＰ１が、例えば、ＭＰ１のソースとドレインの
短絡によって静電流を引き出す場合、ＭＮ１またはＭＮ
２のいずれかが、ＶINの状態に基づいてこの電流を供給
するであろう。従って、第１のテスト・モードは、ＭＰ
１によるいずれの静電流問題をも分離する。
フにしようとして、ＭＰ１を分離する。ＭＮ１及びＭＮ
２を使用許可しても、ＭＰ１が何の静電流をも引き出さ
ない場合には、何の静電流をも検出すべきではない。し
かし、ＭＰ１が、例えば、ＭＰ１のソースとドレインの
短絡によって静電流を引き出す場合、ＭＮ１またはＭＮ
２のいずれかが、ＶINの状態に基づいてこの電流を供給
するであろう。従って、第１のテスト・モードは、ＭＰ
１によるいずれの静電流問題をも分離する。
【００３３】第２段階において、信号Ａを許可し、信号
／Ａを禁止することによって、ＭＰ１はオンになり、ト
ランジスタＭＮ１及びＭＮ２は、オフになる。トランジ
スタＭＮ１及びＭＮ２は、入力電圧ＶINを禁止して、選
択信号Ｂを禁止し、選択信号／Ｂを許可することによっ
てオフになる。入力電圧ＶINを禁止すると、ＭＮ１がオ
フになる。信号Ｂを禁止すると、トランジスタＭＮ２が
出力端子１８から分離される。信号／Ｂを許可すると、
出力電圧ＶOUTを論理的低レベルに引くことによってＭ
Ｎ２をオフにし、出力端子１８に接続されたいずれの入
力トランジスタをもオフする二重の効果がある。ＭＮ１
とＭＮ２の両方をオフにすると、ＭＰ１によって供給可
能な電流が、これらのトランジスタを通ってＧＮＤに流
れることができなくなる。従って、測定されるべき静電
流は何もない。しかし、静電流が測定される場合には、
ＭＮ１とＭＮ２のいずれかに、例えば、ドレイン・ソー
ス間の短絡とか、低インピーダンスといった、静電流を
流させる欠陥があることを意味している。従って、測定
静電流が所定のレベルを超えると、そのデバイスは、Ｍ
Ｎ１とＭＮ２のいずれかのために、信頼性の問題に可能
性有りとして選別される。下記の表１には、対応する注
記と共に、選択信号Ａ、／Ａ、Ｂ、及び／Ｂの状態を表
した表が示されている。
／Ａを禁止することによって、ＭＰ１はオンになり、ト
ランジスタＭＮ１及びＭＮ２は、オフになる。トランジ
スタＭＮ１及びＭＮ２は、入力電圧ＶINを禁止して、選
択信号Ｂを禁止し、選択信号／Ｂを許可することによっ
てオフになる。入力電圧ＶINを禁止すると、ＭＮ１がオ
フになる。信号Ｂを禁止すると、トランジスタＭＮ２が
出力端子１８から分離される。信号／Ｂを許可すると、
出力電圧ＶOUTを論理的低レベルに引くことによってＭ
Ｎ２をオフにし、出力端子１８に接続されたいずれの入
力トランジスタをもオフする二重の効果がある。ＭＮ１
とＭＮ２の両方をオフにすると、ＭＰ１によって供給可
能な電流が、これらのトランジスタを通ってＧＮＤに流
れることができなくなる。従って、測定されるべき静電
流は何もない。しかし、静電流が測定される場合には、
ＭＮ１とＭＮ２のいずれかに、例えば、ドレイン・ソー
ス間の短絡とか、低インピーダンスといった、静電流を
流させる欠陥があることを意味している。従って、測定
静電流が所定のレベルを超えると、そのデバイスは、Ｍ
Ｎ１とＭＮ２のいずれかのために、信頼性の問題に可能
性有りとして選別される。下記の表１には、対応する注
記と共に、選択信号Ａ、／Ａ、Ｂ、及び／Ｂの状態を表
した表が示されている。
【００３４】
【表１】
【００３５】図６には、静電流テスト能力を備えた差動
定電流論理ゲート６０が示されている。論理ゲート６０
は、図４のＦＳＣＬゲート３５に対応するものであり、
ゲートの静電流テストを可能にするための回路が追加さ
れている。共通部分の参照番号は、説明を容易にするた
め、図４と図６の間で同じになっている。ＦＳＣＬゲー
トに加えて、論理ゲート６０には、第１のマルチプレク
サ６２及び第２のマルチプレクサ６４と、２つのダイオ
ード接続トランジスタＭＮ４及びＭＮ６に接続されたＦ
ＥＴ ＭＮ２４〜ＭＮ２７が含まれている。第１のマル
チプレクサ６２は、トランジスタＭＰ２及びＭＰ３のゲ
ートに結合されたＦＥＴ ＭＮ２０及びＭＮ２１から構
成される。ＭＮ２０のドレインは、図４において必要と
されるのとほぼ同じバイアス電圧である、第１のバイア
ス電圧ＶB1を受けるための端子６６に結合される。一
方、ＭＮ２１のドレインは、この場合、電源電圧ＶDDに
対応する第１の遮断電圧を受けるための端子６８に結合
される。ＭＮ２０及びＭＮ２１のソースは、互いに並列
に接続されている。そのソースはさらにトランジスタＭ
Ｐ２とＭＰ３のゲートに結合される。ＭＮ２０のゲート
は、選択信号Ｘを受信するための端子７０に結合されて
いる。ＭＮ２１のゲートは、信号Ｘと逆極性の選択信号
／Ｘを受信するための端子７２に結合されている。
定電流論理ゲート６０が示されている。論理ゲート６０
は、図４のＦＳＣＬゲート３５に対応するものであり、
ゲートの静電流テストを可能にするための回路が追加さ
れている。共通部分の参照番号は、説明を容易にするた
め、図４と図６の間で同じになっている。ＦＳＣＬゲー
トに加えて、論理ゲート６０には、第１のマルチプレク
サ６２及び第２のマルチプレクサ６４と、２つのダイオ
ード接続トランジスタＭＮ４及びＭＮ６に接続されたＦ
ＥＴ ＭＮ２４〜ＭＮ２７が含まれている。第１のマル
チプレクサ６２は、トランジスタＭＰ２及びＭＰ３のゲ
ートに結合されたＦＥＴ ＭＮ２０及びＭＮ２１から構
成される。ＭＮ２０のドレインは、図４において必要と
されるのとほぼ同じバイアス電圧である、第１のバイア
ス電圧ＶB1を受けるための端子６６に結合される。一
方、ＭＮ２１のドレインは、この場合、電源電圧ＶDDに
対応する第１の遮断電圧を受けるための端子６８に結合
される。ＭＮ２０及びＭＮ２１のソースは、互いに並列
に接続されている。そのソースはさらにトランジスタＭ
Ｐ２とＭＰ３のゲートに結合される。ＭＮ２０のゲート
は、選択信号Ｘを受信するための端子７０に結合されて
いる。ＭＮ２１のゲートは、信号Ｘと逆極性の選択信号
／Ｘを受信するための端子７２に結合されている。
【００３６】マルチプレクサ６２は、バイアス電圧ＶB1
と遮断電圧ＶDDの間で、トランジスタＭＰ２及びＭＰ３
のゲートにおける電圧をスイッチする。ＭＰ２及びＭＰ
３のゲートにおける電圧は、信号Ｘ及び／Ｘの状態によ
って決まる。Ｘが論理的に高く、従って／Ｘが論理的に
低い場合、トランジスタＭＮ２０がオンになり、ＭＮ２
１がオフになる。従って、ＭＰ２及びＭＰ３のゲートに
おける電圧は、ほぼＶB1に等しい。トランジスタＭＰ２
及びＭＰ３はその通常の動作点にバイアスされ、論理ゲ
ートのそれぞれの脚に電流を供給するので、この状態
は、通常の動作モードに対応する。しかし、信号Ｘが論
理的に低く、従って／Ｘが論理的に高い場合、トランジ
スタＭＮ２０がオフになり、ＭＮ２１がオンになる。従
って、ＭＰ２及びＭＰ３のゲートにおける電圧は、ほぼ
ＶDDに等しくなる。トランジスタＭＰ２及びＭＰ３がオ
フになり、欠陥がなければ、何の電流をも導通しないの
で、この状態は、さらに後述するように、トランジスタ
ＭＰ２及びＭＰ３をテストするための静電流テスト・モ
ードに対応する。
と遮断電圧ＶDDの間で、トランジスタＭＰ２及びＭＰ３
のゲートにおける電圧をスイッチする。ＭＰ２及びＭＰ
３のゲートにおける電圧は、信号Ｘ及び／Ｘの状態によ
って決まる。Ｘが論理的に高く、従って／Ｘが論理的に
低い場合、トランジスタＭＮ２０がオンになり、ＭＮ２
１がオフになる。従って、ＭＰ２及びＭＰ３のゲートに
おける電圧は、ほぼＶB1に等しい。トランジスタＭＰ２
及びＭＰ３はその通常の動作点にバイアスされ、論理ゲ
ートのそれぞれの脚に電流を供給するので、この状態
は、通常の動作モードに対応する。しかし、信号Ｘが論
理的に低く、従って／Ｘが論理的に高い場合、トランジ
スタＭＮ２０がオフになり、ＭＮ２１がオンになる。従
って、ＭＰ２及びＭＰ３のゲートにおける電圧は、ほぼ
ＶDDに等しくなる。トランジスタＭＰ２及びＭＰ３がオ
フになり、欠陥がなければ、何の電流をも導通しないの
で、この状態は、さらに後述するように、トランジスタ
ＭＰ２及びＭＰ３をテストするための静電流テスト・モ
ードに対応する。
【００３７】同様に、第２のマルチプレクサ６４は、ト
ランジスタＭＮ７のゲートに結合されたＦＥＴ ＭＮ２
２及びＭＮ２３から構成される。ＭＮ２２のドレイン
は、第２のバイアス電圧ＶB2を受けるための端子７４に
結合されている。一方、ＭＮ２３のドレインは、この場
合、共通電圧ＧＮＤに対応する第２の遮断電圧を受ける
ための端子７６に結合されている。マルチプレクサ６２
の場合と同様、ＭＮ２２及びＭＮ２３は、並列接続をな
すように互いに結合されている。ソースはさらに、トラ
ンジスタＭＮ７のゲートに結合されている。ＭＮ２２の
ゲートは、選択信号Ｙを受信するための端子７８に結合
されている。一方、ＭＮ２３のゲートは、信号Ｙとは逆
極性の選択信号／Ｙを受信するための端子８０に結合さ
れている。
ランジスタＭＮ７のゲートに結合されたＦＥＴ ＭＮ２
２及びＭＮ２３から構成される。ＭＮ２２のドレイン
は、第２のバイアス電圧ＶB2を受けるための端子７４に
結合されている。一方、ＭＮ２３のドレインは、この場
合、共通電圧ＧＮＤに対応する第２の遮断電圧を受ける
ための端子７６に結合されている。マルチプレクサ６２
の場合と同様、ＭＮ２２及びＭＮ２３は、並列接続をな
すように互いに結合されている。ソースはさらに、トラ
ンジスタＭＮ７のゲートに結合されている。ＭＮ２２の
ゲートは、選択信号Ｙを受信するための端子７８に結合
されている。一方、ＭＮ２３のゲートは、信号Ｙとは逆
極性の選択信号／Ｙを受信するための端子８０に結合さ
れている。
【００３８】マルチプレクサ６４は、バイアス電圧ＶB2
と遮断電圧ＧＮＤの間で、トランジスタＭＮ７のゲート
における電圧をスイッチする。ＭＮ７のゲートにおける
電圧は、信号Ｙ及び／Ｙの状態によって決まる。Ｙが論
理的に高く、従って／Ｙが論理的に低い場合、トランジ
スタＭＮ２２がオンになり、ＭＮ２３がオフになる。従
って、ＭＮ７のゲートにおける電圧は、ＶB2にほぼ等し
くなる。トランジスタＭＮ７が通常の動作点にバイアス
され、入力電圧ＶINの状態に基づいて、トランジスタＭ
Ｎ３またはＭＮ５のいずれかから電流を吸い込むので、
この状態は通常の動作モードに対応する。
と遮断電圧ＧＮＤの間で、トランジスタＭＮ７のゲート
における電圧をスイッチする。ＭＮ７のゲートにおける
電圧は、信号Ｙ及び／Ｙの状態によって決まる。Ｙが論
理的に高く、従って／Ｙが論理的に低い場合、トランジ
スタＭＮ２２がオンになり、ＭＮ２３がオフになる。従
って、ＭＮ７のゲートにおける電圧は、ＶB2にほぼ等し
くなる。トランジスタＭＮ７が通常の動作点にバイアス
され、入力電圧ＶINの状態に基づいて、トランジスタＭ
Ｎ３またはＭＮ５のいずれかから電流を吸い込むので、
この状態は通常の動作モードに対応する。
【００３９】しかし、信号Ｙが論理的に低く、従って／
Ｙが論理的に高い場合、トランジスタＭＮ２２がオフに
なり、ＭＮ２３がオンになる。従って、ＭＮ７のゲート
における電圧がＧＮＤとほぼ等しくなる。トランジスタ
ＭＮ７がオフになり、欠陥がなければ、何の電流をも導
通しないので、この状態はＭＮ７をテストする静電流テ
スト・モードに対応する。好ましい実施例の場合、マル
チプレクサ６２及び６４は論理ゲートから分離され、多
重論理ゲート（図６には示されていない）に接続するた
めに、代わりに、バイアス電圧発生源に配置されてい
る。マルチプレクサは、各ゲート毎に、標準的なセルに
直接組み込むことも可能であるが、これには、シリコン
領域の追加が必要になる。
Ｙが論理的に高い場合、トランジスタＭＮ２２がオフに
なり、ＭＮ２３がオンになる。従って、ＭＮ７のゲート
における電圧がＧＮＤとほぼ等しくなる。トランジスタ
ＭＮ７がオフになり、欠陥がなければ、何の電流をも導
通しないので、この状態はＭＮ７をテストする静電流テ
スト・モードに対応する。好ましい実施例の場合、マル
チプレクサ６２及び６４は論理ゲートから分離され、多
重論理ゲート（図６には示されていない）に接続するた
めに、代わりに、バイアス電圧発生源に配置されてい
る。マルチプレクサは、各ゲート毎に、標準的なセルに
直接組み込むことも可能であるが、これには、シリコン
領域の追加が必要になる。
【００４０】定電流論理ゲート４５と同様に、論理ゲー
ト６０の通常のダイオード接続トランジスタＭＮ４及び
ＭＮ６は、ダイオード接続トランジスタの出力を強制的
に論理的低レベルにし、静電流テスト・モードにおいて
トランジスタを論理ゲート出力から分離するため、それ
らに追加トランジスタが結合されている。ダイオード接
続トランジスタＭＮ４のソースとゲート間には、トラン
ジスタＭ２４が挿入されている。ＭＮ２４のソースはＭ
Ｎ４のソースに結合され、ＭＮ２４のドレインはＭＮ４
のゲートに結合される。ＭＮ２４のゲートは、選択信号
Ｚを受信するための端子８２に結合される。
ト６０の通常のダイオード接続トランジスタＭＮ４及び
ＭＮ６は、ダイオード接続トランジスタの出力を強制的
に論理的低レベルにし、静電流テスト・モードにおいて
トランジスタを論理ゲート出力から分離するため、それ
らに追加トランジスタが結合されている。ダイオード接
続トランジスタＭＮ４のソースとゲート間には、トラン
ジスタＭ２４が挿入されている。ＭＮ２４のソースはＭ
Ｎ４のソースに結合され、ＭＮ２４のドレインはＭＮ４
のゲートに結合される。ＭＮ２４のゲートは、選択信号
Ｚを受信するための端子８２に結合される。
【００４１】トランジスタＭＮ２５は、トランジスタＭ
Ｎ４をオフにすることによって、端子４０における出力
電圧／ＯＵＴを強制的に低くするため、ＭＮ４のゲート
に結合される。ＭＮ２５のドレーンは、ＭＮ４のゲート
に結合され、ＭＮ２５のソースは、端子２０に結合され
る。ＭＮ２５のゲートは、選択信号Ｚと相補性の選択信
号／Ｚを受信するための端子８４に結合されている。ト
ランジスタＭＮ２４及びＭＮ２５は、上述のダイオード
接続トランジスタＭＮ２に対するトランジスタＭＮ１２
及びＭＮ１３の動作と正確に同じやり方で、ダイオード
接続トランジスタＭＮ４に対して動作する。
Ｎ４をオフにすることによって、端子４０における出力
電圧／ＯＵＴを強制的に低くするため、ＭＮ４のゲート
に結合される。ＭＮ２５のドレーンは、ＭＮ４のゲート
に結合され、ＭＮ２５のソースは、端子２０に結合され
る。ＭＮ２５のゲートは、選択信号Ｚと相補性の選択信
号／Ｚを受信するための端子８４に結合されている。ト
ランジスタＭＮ２４及びＭＮ２５は、上述のダイオード
接続トランジスタＭＮ２に対するトランジスタＭＮ１２
及びＭＮ１３の動作と正確に同じやり方で、ダイオード
接続トランジスタＭＮ４に対して動作する。
【００４２】ダイオード接続トランジスタＭＮ６は、Ｍ
Ｎ４と同じ構成になっている。ダイオード接続トランジ
スタＭＮ６のソースとゲート間には、トランジスタＭＮ
２６が挿入されている。ＭＮ２６のソースはＭＮ６のソ
ースに結合され、ＭＮ２６のドレインは、ＭＮ６のゲー
トに結合される。ＭＮ２６のゲートは、選択信号／Ｚを
受信するための端子８６に結合される。
Ｎ４と同じ構成になっている。ダイオード接続トランジ
スタＭＮ６のソースとゲート間には、トランジスタＭＮ
２６が挿入されている。ＭＮ２６のソースはＭＮ６のソ
ースに結合され、ＭＮ２６のドレインは、ＭＮ６のゲー
トに結合される。ＭＮ２６のゲートは、選択信号／Ｚを
受信するための端子８６に結合される。
【００４３】トランジスタＭＮ２７は、トランジスタＭ
Ｎ６をオフにすることによって、端子４２における出力
電圧ＯＵＴを強制的に低くするため、ＭＮ６のゲートに
結合される。ＭＮ２７のドレインはＭＮ６のゲートに結
合され、ＭＮ２７のソースは端子２０に結合される。Ｍ
Ｎ２７のゲートは、選択信号／Ｚを受信するための端子
８８に結合されている。
Ｎ６をオフにすることによって、端子４２における出力
電圧ＯＵＴを強制的に低くするため、ＭＮ６のゲートに
結合される。ＭＮ２７のドレインはＭＮ６のゲートに結
合され、ＭＮ２７のソースは端子２０に結合される。Ｍ
Ｎ２７のゲートは、選択信号／Ｚを受信するための端子
８８に結合されている。
【００４４】通常の動作モードの場合、選択信号Ｘ、
Ｙ、及びＺは全て許可され、従って、／Ｘ、／Ｙ、及び
／Ｚは禁止される。Ｘが許可されると、マルチプレクサ
６２は、トランジスタＭＰ２及びＭＰ３のゲートにバイ
アス電圧ＶB1を印加する。ゲート６０のそれぞれの脚に
電流を供給するために、バイアス電圧ＶB1はトランジス
タＭＰ２及びＭＰ３をそれらの導通領域へとバイアスす
る。Ｙが許可されると、マルチプレクサ６４は、トラン
ジスタＭＮ７のゲートにバイアス電圧ＶB2を印加する。
ＭＮ３とＭＮ５のいずれかからのいかなる電流をも供給
することをＭＮ７に可能にするように、バイアス電圧Ｖ
B2はＭＮ７をその導通領域へとバイアスする。Ｚが許可
されると、トランジスタＭＮ２４及びＭＮ２６がオンに
なり、ＭＮ２５及びＭＮ２７がオフになる。従って、ダ
イオード接続トランジスタＭＮ４及びＭＮ６が、両方と
もダイオードとしての働きをする。従って、ＭＰ２及び
ＭＰ３によって生じた電流が、対応する入力トランジス
タまたはダイオード接続トランジスタを通して流れるこ
とで、論理ゲート６０は、図４の論理ゲート３５と同等
の働きをする。
Ｙ、及びＺは全て許可され、従って、／Ｘ、／Ｙ、及び
／Ｚは禁止される。Ｘが許可されると、マルチプレクサ
６２は、トランジスタＭＰ２及びＭＰ３のゲートにバイ
アス電圧ＶB1を印加する。ゲート６０のそれぞれの脚に
電流を供給するために、バイアス電圧ＶB1はトランジス
タＭＰ２及びＭＰ３をそれらの導通領域へとバイアスす
る。Ｙが許可されると、マルチプレクサ６４は、トラン
ジスタＭＮ７のゲートにバイアス電圧ＶB2を印加する。
ＭＮ３とＭＮ５のいずれかからのいかなる電流をも供給
することをＭＮ７に可能にするように、バイアス電圧Ｖ
B2はＭＮ７をその導通領域へとバイアスする。Ｚが許可
されると、トランジスタＭＮ２４及びＭＮ２６がオンに
なり、ＭＮ２５及びＭＮ２７がオフになる。従って、ダ
イオード接続トランジスタＭＮ４及びＭＮ６が、両方と
もダイオードとしての働きをする。従って、ＭＰ２及び
ＭＰ３によって生じた電流が、対応する入力トランジス
タまたはダイオード接続トランジスタを通して流れるこ
とで、論理ゲート６０は、図４の論理ゲート３５と同等
の働きをする。
【００４５】静電流テスト・モードの第１段階では、選
択信号Ｘが禁止され、従って／Ｘが許可されるが、選択
信号Ｙ及びＺは許可されたままである。選択信号Ｘを禁
止すると、マルチプレクサ６２は、ＭＰ２及びＭＰ３の
ゲートに見られる電圧をバイアス電圧ＶB1から遮断電圧
ＶDDにスイッチする。この結果、ＭＰ２とＭＰ３の両方
とも遮断され、ＭＰ２またはＭＰ３によるいかなる電流
の発生も禁止される。ＭＰ２及びＭＰ３が遮断される
と、端子２２から流れ出る、別様に考えると端子２０に
流れ込むべき電流は何もない。端子２０または２２にお
いて、何らかの電流が検出される場合は、ＭＰ２または
ＭＰ３に欠陥があるに違いない。従って、第１の静電流
モードは、トランジスタＭＰ２またはＭＰ３のいかなる
欠陥をも検出する。
択信号Ｘが禁止され、従って／Ｘが許可されるが、選択
信号Ｙ及びＺは許可されたままである。選択信号Ｘを禁
止すると、マルチプレクサ６２は、ＭＰ２及びＭＰ３の
ゲートに見られる電圧をバイアス電圧ＶB1から遮断電圧
ＶDDにスイッチする。この結果、ＭＰ２とＭＰ３の両方
とも遮断され、ＭＰ２またはＭＰ３によるいかなる電流
の発生も禁止される。ＭＰ２及びＭＰ３が遮断される
と、端子２２から流れ出る、別様に考えると端子２０に
流れ込むべき電流は何もない。端子２０または２２にお
いて、何らかの電流が検出される場合は、ＭＰ２または
ＭＰ３に欠陥があるに違いない。従って、第１の静電流
モードは、トランジスタＭＰ２またはＭＰ３のいかなる
欠陥をも検出する。
【００４６】静電流テスト・モードの第２段階では、選
択信号Ｙ及びＺ、並びに入力ＩＮ及び／ＩＮが禁止され
るが、選択信号Ｘは許可される。信号Ｘが許可される
と、トランジスタＭＰ２及びＭＰ３のゲートにバイアス
電圧ＶB1が印加される。従って、これらのトランジスタ
は、電流が流れるＤＣ経路が存在する場合、電流を供給
することが可能である。しかしながらＹ及びＺが禁止さ
れ、回路に欠陥が存在しない場合には、その回路に何の
ＤＣ経路もあるべきではない。従って、静電流が検出さ
れる場合、その時は残りの回路に欠陥が存在する。こう
して、回路全体について、静電流テストを実施すること
が可能である。下記表２には、論理ゲート６０に関する
利用可能なモードの要約が示されている。
択信号Ｙ及びＺ、並びに入力ＩＮ及び／ＩＮが禁止され
るが、選択信号Ｘは許可される。信号Ｘが許可される
と、トランジスタＭＰ２及びＭＰ３のゲートにバイアス
電圧ＶB1が印加される。従って、これらのトランジスタ
は、電流が流れるＤＣ経路が存在する場合、電流を供給
することが可能である。しかしながらＹ及びＺが禁止さ
れ、回路に欠陥が存在しない場合には、その回路に何の
ＤＣ経路もあるべきではない。従って、静電流が検出さ
れる場合、その時は残りの回路に欠陥が存在する。こう
して、回路全体について、静電流テストを実施すること
が可能である。下記表２には、論理ゲート６０に関する
利用可能なモードの要約が示されている。
【００４７】
【表２】
【００４８】その好ましい実施例において本発明の原理
を図示し、記述してきたが、こうした原理を逸脱するこ
となく、本発明の配置や細部の変形が可能であること
は、当業者には容易に明白である。例えば、図示の定電
流論理ゲートは、全てインバータであるが、同じ本発明
の技法を利用して、例えば、ＯＲゲート、ＡＮＤゲー
ト、ＮＯＲゲート等の任意の定電流論理ゲートに静電流
能力を付加することが可能である。また、混合数とゲー
ト数との間の正確な対応は、設計制約に基づいて変形す
ることも可能である。添付する特許請求項の精神及び範
囲内に含まれる全ての変形を特許請求する。
を図示し、記述してきたが、こうした原理を逸脱するこ
となく、本発明の配置や細部の変形が可能であること
は、当業者には容易に明白である。例えば、図示の定電
流論理ゲートは、全てインバータであるが、同じ本発明
の技法を利用して、例えば、ＯＲゲート、ＡＮＤゲー
ト、ＮＯＲゲート等の任意の定電流論理ゲートに静電流
能力を付加することが可能である。また、混合数とゲー
ト数との間の正確な対応は、設計制約に基づいて変形す
ることも可能である。添付する特許請求項の精神及び範
囲内に含まれる全ての変形を特許請求する。
【００４９】以下に本発明の実施態様を列挙する。
【００５０】１． 入力、出力、及びバイアス・ノード
をそれぞれ有する複数の静的定電流論理ゲートで、該ゲ
ートの入力及び出力が、所定の論理機能を実現するため
に所定方式で接続されている、複数の静的定電流論理ゲ
ートと、第１の通常動作モードにおけるバイアス電圧源
と第２の静電流テストモードにおける遮断電圧源の間
で、各ゲートのバイアス・ノードをスイッチするための
バイアス・スイッチング手段とから構成される論理回
路。
をそれぞれ有する複数の静的定電流論理ゲートで、該ゲ
ートの入力及び出力が、所定の論理機能を実現するため
に所定方式で接続されている、複数の静的定電流論理ゲ
ートと、第１の通常動作モードにおけるバイアス電圧源
と第２の静電流テストモードにおける遮断電圧源の間
で、各ゲートのバイアス・ノードをスイッチするための
バイアス・スイッチング手段とから構成される論理回
路。
【００５１】２． バイアス・スイッチング手段が、バ
イアス電圧を受ける第１の入力、遮断電圧を受ける第２
の入力、バイアス・ノードに結合された出力と、動作モ
ードとテスト・モードの間で選択を行うための選択信号
を受信する制御入力とを有するマルチプレクサから成る
ことを特徴とする前項１記載の論理回路。
イアス電圧を受ける第１の入力、遮断電圧を受ける第２
の入力、バイアス・ノードに結合された出力と、動作モ
ードとテスト・モードの間で選択を行うための選択信号
を受信する制御入力とを有するマルチプレクサから成る
ことを特徴とする前項１記載の論理回路。
【００５２】３． 各静的定電流論理ゲートは、出力に
結合されたダイオード接続トランジスタを含むことを特
徴とする前項１記載の論理回路。
結合されたダイオード接続トランジスタを含むことを特
徴とする前項１記載の論理回路。
【００５３】４． 各静的定電流論理ゲートは、さら
に、出力を強制的に論理的低レベルにし、第２の静電流
テスト・モードにおいて、ダイオード接続トランジスタ
を出力から分離するために、ダイオード接続トランジス
タのアノードを形成するゲートとドレインの間に挿入さ
れるセル・スイッチング手段から構成されることを特徴
とする前項３記載の論理回路。
に、出力を強制的に論理的低レベルにし、第２の静電流
テスト・モードにおいて、ダイオード接続トランジスタ
を出力から分離するために、ダイオード接続トランジス
タのアノードを形成するゲートとドレインの間に挿入さ
れるセル・スイッチング手段から構成されることを特徴
とする前項３記載の論理回路。
【００５４】５． スイッチング手段が、ダイオード接
続トランジスタのドレインに結合される第１の電流ノー
ド、出力に結合される第２の電流ノード、及び第１の選
択信号を受信するためのゲートを有する第１のトランジ
スタと、出力に結合される第１の電流ノード、ＧＮＤに
結合される第２の電流ノード、及び第２の選択信号を受
信するためのゲートを有する第２のトランジスタとから
構成されることを特徴とする前項４記載の論理回路。
続トランジスタのドレインに結合される第１の電流ノー
ド、出力に結合される第２の電流ノード、及び第１の選
択信号を受信するためのゲートを有する第１のトランジ
スタと、出力に結合される第１の電流ノード、ＧＮＤに
結合される第２の電流ノード、及び第２の選択信号を受
信するためのゲートを有する第２のトランジスタとから
構成されることを特徴とする前項４記載の論理回路。
【００５５】６． 第１と第２の差動入力、第１と第２
の差動出力、及び第１と第２のバイアス・ノードをそれ
ぞれ有する複数の静的定電流論理ゲートであり、該ゲー
トの入力及び出力が、所定の論理機能を実現するために
所定方式で接続されている複数の静的定電流論理ゲート
と、第１の通常動作モードにおける第１のバイアス電圧
源と第１の静電流テスト段階における第１の遮断電圧源
の間で、各ゲートの第１のバイアス・ノードをスイッチ
するための第１のバイアス・スイッチング手段と、第１
の通常動作モードにおける第２のバイアス電圧源と第２
の静電流テスト段階における第２の遮断電圧源の間で、
各ゲートの第２のバイアス・ノードをスイッチするため
の第２のバイアス・スイッチング手段とから構成される
差動論理回路。
の差動出力、及び第１と第２のバイアス・ノードをそれ
ぞれ有する複数の静的定電流論理ゲートであり、該ゲー
トの入力及び出力が、所定の論理機能を実現するために
所定方式で接続されている複数の静的定電流論理ゲート
と、第１の通常動作モードにおける第１のバイアス電圧
源と第１の静電流テスト段階における第１の遮断電圧源
の間で、各ゲートの第１のバイアス・ノードをスイッチ
するための第１のバイアス・スイッチング手段と、第１
の通常動作モードにおける第２のバイアス電圧源と第２
の静電流テスト段階における第２の遮断電圧源の間で、
各ゲートの第２のバイアス・ノードをスイッチするため
の第２のバイアス・スイッチング手段とから構成される
差動論理回路。
【００５６】７． 第１のバイアス・スイッチング手段
が、第１のバイアス電圧を受けるための第１の入力、第
１の遮断電圧を受けるための第２の入力、第１のバイア
ス・ノードに結合される出力と、動作モードとテスト・
モードの間で選択を行う第１の選択信号を受信するため
の第１の制御入力を有する第１のマルチプレクサから成
ることを特徴とする前項６記載の論理回路。
が、第１のバイアス電圧を受けるための第１の入力、第
１の遮断電圧を受けるための第２の入力、第１のバイア
ス・ノードに結合される出力と、動作モードとテスト・
モードの間で選択を行う第１の選択信号を受信するため
の第１の制御入力を有する第１のマルチプレクサから成
ることを特徴とする前項６記載の論理回路。
【００５７】８． 第２のバイアス・スイッチング手段
が、第２のバイアス電圧を受けるための第１の入力、第
２の遮断電圧を受けるための第２の入力、第２のバイア
ス・ノードに結合される出力と、動作モードとテスト・
モードの間で選択を行う第２の選択信号を受信するため
の第２の制御入力を有する第２のマルチプレクサから成
ることを特徴とする前項６記載の論理回路。
が、第２のバイアス電圧を受けるための第１の入力、第
２の遮断電圧を受けるための第２の入力、第２のバイア
ス・ノードに結合される出力と、動作モードとテスト・
モードの間で選択を行う第２の選択信号を受信するため
の第２の制御入力を有する第２のマルチプレクサから成
ることを特徴とする前項６記載の論理回路。
【００５８】９． 各静的定電流論理ゲートは、出力に
結合される第１のダイオード接続トランジスタと、出力
に結合される第２のダイオード接続トランジスタとを含
むことを特徴とする前項６記載の論理ゲート。
結合される第１のダイオード接続トランジスタと、出力
に結合される第２のダイオード接続トランジスタとを含
むことを特徴とする前項６記載の論理ゲート。
【００５９】１０． 各定静電流論理ゲートは、さら
に、出力を強制的に論理的低レベルにし、第２の静電流
テスト段階において、ダイオード接続トランジスタを出
力から分離するために、第１のダイオード接続トランジ
スタのアノードを形成するゲートとドレインの間に挿入
される第１のセル・スイッチング手段と、出力を強制的
に論理的低レベルにし、第２の静電流テスト段階におい
て、ダイオード接続トランジスタを出力から分離するた
めに、第２のダイオード接続トランジスタのアノードを
形成するゲートとドレインの間に挿入される第２のセル
・スイッチング手段とから構成されることを特徴とする
前項９記載の論理ゲート。
に、出力を強制的に論理的低レベルにし、第２の静電流
テスト段階において、ダイオード接続トランジスタを出
力から分離するために、第１のダイオード接続トランジ
スタのアノードを形成するゲートとドレインの間に挿入
される第１のセル・スイッチング手段と、出力を強制的
に論理的低レベルにし、第２の静電流テスト段階におい
て、ダイオード接続トランジスタを出力から分離するた
めに、第２のダイオード接続トランジスタのアノードを
形成するゲートとドレインの間に挿入される第２のセル
・スイッチング手段とから構成されることを特徴とする
前項９記載の論理ゲート。
【００６０】１１． 第１のスイッチング手段が、第１
のダイオード接続トランジスタのドレインに結合される
第１の電流ノード、出力に結合される第２の電流ノー
ド、及び第１の選択信号を受信するためのゲートを有す
る第１のトランジスタと、出力に結合される第１の電流
ノード、ＧＮＤに結合される第２の電流ノード、及び第
２の選択信号を受信するためのゲートを有する第２のト
ランジスタとから構成されることを特徴とする前項１０
記載の論理回路。
のダイオード接続トランジスタのドレインに結合される
第１の電流ノード、出力に結合される第２の電流ノー
ド、及び第１の選択信号を受信するためのゲートを有す
る第１のトランジスタと、出力に結合される第１の電流
ノード、ＧＮＤに結合される第２の電流ノード、及び第
２の選択信号を受信するためのゲートを有する第２のト
ランジスタとから構成されることを特徴とする前項１０
記載の論理回路。
【００６１】１２． 第２のスイッチング手段が、第２
のダイオード接続トランジスタのドレインに結合される
第１の電流ノード、出力に結合される第２の電流ノー
ド、及び第１の選択信号を受信するためのゲートを有す
る第１のトランジスタと、出力に結合される第１の電流
ノード、ＧＮＤに結合される第２の電流ノード、及び第
２の選択信号を受信するためのゲートを有する第２のト
ランジスタとから構成されることを特徴とする前項１０
記載の論理回路。
のダイオード接続トランジスタのドレインに結合される
第１の電流ノード、出力に結合される第２の電流ノー
ド、及び第１の選択信号を受信するためのゲートを有す
る第１のトランジスタと、出力に結合される第１の電流
ノード、ＧＮＤに結合される第２の電流ノード、及び第
２の選択信号を受信するためのゲートを有する第２のト
ランジスタとから構成されることを特徴とする前項１０
記載の論理回路。
【００６２】１３． 入力、バイアス電圧を受けるため
のバイアス・ノード、及び出力を各論理ゲートは有する
複数の論理ゲートを備える静電流論理回路を設けるステ
ップと、第１の通常動作モードにおけるバイアス電圧源
と静電流テスト・モードにおける遮断電圧源との間でバ
イアス・ノードをスイッチングするステップと、論理回
路に供給される電流を測定するステップとから構成され
る論理回路の静電流テスト方法。
のバイアス・ノード、及び出力を各論理ゲートは有する
複数の論理ゲートを備える静電流論理回路を設けるステ
ップと、第１の通常動作モードにおけるバイアス電圧源
と静電流テスト・モードにおける遮断電圧源との間でバ
イアス・ノードをスイッチングするステップと、論理回
路に供給される電流を測定するステップとから構成され
る論理回路の静電流テスト方法。
【００６３】１４． さらに、測定電流と所定の故障限
界の比較を行うステップからなることを特徴とする前項
１３記載の静電流テスト方法。
界の比較を行うステップからなることを特徴とする前項
１３記載の静電流テスト方法。
【００６４】１５． さらに、測定電流が所定の故障限
界より小さい場合には回路を機能グループに選別し、測
定電流が故障限界より大きい場合には回路を故障グルー
プに選別するステップからなることを特徴とする前項１
３記載の静電流テスト方法。
界より小さい場合には回路を機能グループに選別し、測
定電流が故障限界より大きい場合には回路を故障グルー
プに選別するステップからなることを特徴とする前項１
３記載の静電流テスト方法。
【００６５】１６． さらに、遮断電圧源からバイアス
電圧源にバイアス・ノードをスイッチングするステップ
と、各論理ゲートの入力及び出力を強制的に論理的低レ
ベルにするステップと、論理回路に供給される電流を測
定するステップとからなることを特徴とする前項１３記
載の静電流テスト方法。
電圧源にバイアス・ノードをスイッチングするステップ
と、各論理ゲートの入力及び出力を強制的に論理的低レ
ベルにするステップと、論理回路に供給される電流を測
定するステップとからなることを特徴とする前項１３記
載の静電流テスト方法。
【００６６】１７． さらに、測定電流と所定の故障限
界を比較するステップからなることを特徴とする前項１
６記載の静電流テスト方法。
界を比較するステップからなることを特徴とする前項１
６記載の静電流テスト方法。
【００６７】１８． １対の差動入力、第１のバイアス
電圧を受けるための第１のバイアス・ノード、第２のバ
イアス電圧を受けるための第２のバイアス・ノード、及
び１対の差動出力を各論理ゲートは有する複数の論理ゲ
ートを備えた静電流論理回路を設けるステップと、通常
動作モードにおける第１のバイアス電圧と第１の静電流
テスト段階における第１の遮断電圧の間で、第１のバイ
アス・ノードをスイッチングするステップと、テスト段
階において、論理回路に供給される電流を測定するステ
ップとから構成される論理回路の静電流テスト方法。
電圧を受けるための第１のバイアス・ノード、第２のバ
イアス電圧を受けるための第２のバイアス・ノード、及
び１対の差動出力を各論理ゲートは有する複数の論理ゲ
ートを備えた静電流論理回路を設けるステップと、通常
動作モードにおける第１のバイアス電圧と第１の静電流
テスト段階における第１の遮断電圧の間で、第１のバイ
アス・ノードをスイッチングするステップと、テスト段
階において、論理回路に供給される電流を測定するステ
ップとから構成される論理回路の静電流テスト方法。
【００６８】１９． さらに、通常動作モードにおける
第２のバイアス電圧と第２の静電流テスト段階における
第２の遮断電圧の間で、第２のバイアス・ノードをスイ
ッチングするステップからなることを特徴とする前項１
８記載の静電流テスト方法。
第２のバイアス電圧と第２の静電流テスト段階における
第２の遮断電圧の間で、第２のバイアス・ノードをスイ
ッチングするステップからなることを特徴とする前項１
８記載の静電流テスト方法。
【００６９】２０． さらに、各テスト・モードにおけ
る測定電流が所定の故障限界より小さい場合には回路を
機能グループに選別し、測定電流が故障限界より大きい
場合には故障グループに選別するステップからなること
を特徴とする前項１９記載の静電流テスト方法。
る測定電流が所定の故障限界より小さい場合には回路を
機能グループに選別し、測定電流が故障限界より大きい
場合には故障グループに選別するステップからなること
を特徴とする前項１９記載の静電流テスト方法。
【００７０】
【発明の効果】本発明は上述のように構成したので、定
電流論理ゲートの通常駆動時にはバイアス電流を流し、
静電流測定時にはバイアス電流を遮断するマルチプレク
サを設けることにより、ノイズ特性に優れた定電流論理
ゲート（特にＦＳＣＬゲート）の静電流を測定すること
により、デバイスの良否判断が可能となる。また、各論
理ゲートの出力電圧を強制的に論理低レベルにするセル
・スイッチング回路を設けることにより、集積回路内に
多数存在する各種論理ゲートを分離して各論理ゲートに
ついての静電流測定を行うことが可能となる。さらに、
前記マルチプレクサは集積回路内の各論理ゲートに共通
のバイアス発生源にのみ設ければよいので、大幅なシリ
コン領域の追加は必要としないという効果がある。
電流論理ゲートの通常駆動時にはバイアス電流を流し、
静電流測定時にはバイアス電流を遮断するマルチプレク
サを設けることにより、ノイズ特性に優れた定電流論理
ゲート（特にＦＳＣＬゲート）の静電流を測定すること
により、デバイスの良否判断が可能となる。また、各論
理ゲートの出力電圧を強制的に論理低レベルにするセル
・スイッチング回路を設けることにより、集積回路内に
多数存在する各種論理ゲートを分離して各論理ゲートに
ついての静電流測定を行うことが可能となる。さらに、
前記マルチプレクサは集積回路内の各論理ゲートに共通
のバイアス発生源にのみ設ければよいので、大幅なシリ
コン領域の追加は必要としないという効果がある。
【図１】ＣＭＯＳインバータの概略図である。
【図２】（Ａ）は図１のインバータの入出力電圧の波形
を示す図である。（Ｂ）は（Ａ）の電圧波形に対応す
る、図１のインバータを通る電流の波形を示す図であ
る。
を示す図である。（Ｂ）は（Ａ）の電圧波形に対応す
る、図１のインバータを通る電流の波形を示す図であ
る。
【図３】定電流論理ゲートの概略図である。
【図４】折り返しソース結合論理ゲートの概略図であ
る。
る。
【図５】静電流テスト能力を備えた、図３の定電流論理
ゲートの概略図である。
ゲートの概略図である。
【図６】静電流テスト能力を備えた、図４の折り返しソ
ース結合論理ゲートの概略図である。
ース結合論理ゲートの概略図である。
４５ 定電流論理ゲート ４６ マルチプレクサ ６０ 差動定電流論理ゲート ６２ マルチプレクサ ６４ マルチプレクサ ＭＮ１ Ｎチャンネル・トランジスタ ＭＮ２ ダイオード接続トランジスタ ＭＮ１２ 第１のトランジスタ ＭＮ１３ 第２のトランジスタ ＭＮ２４ 第１のセル・スイッチング手段 ＭＮ２５ ダイオード接続トランジスタ ＭＮ２６ 第２のセル・スイッチング手段 ＭＮ２７ ダイオード接続トランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年３月８日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 電流操向論理回路のための静電流テス
ト装置および方法
ト装置および方法
Claims (1)
- 【請求項１】入力、出力、及びバイアス・ノードをそれ
ぞれ有する複数の静的定電流論理ゲートで、該ゲートの
入力及び出力が、所定の論理機能を実現するために所定
方式で接続されている複数の静的定電流論理ゲートと、 第１の通常動作モードにおけるバイアス電圧源と第２の
静電流テストモードにおける遮断電圧源の間で、各ゲー
トのバイアス・ノードをスイッチするためのバイアス・
スイッチング手段とから構成される論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/140,348 US5469076A (en) | 1993-10-20 | 1993-10-20 | Static current testing apparatus and method for current steering logic (CSL) |
| US140348 | 1993-10-20 |
Publications (2)
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