JP2023154643A - 光検出装置、測距装置、および電子機器 - Google Patents

Abstract

【課題】高照度の環境下における感度特性を改善することが可能な光検出装置を提供する。【解決手段】本開示に係る光検出装置は、入射光に含まれるフォトン数をカウントする複数の画素と、複数の画素のカウント値の補正に用いる補正値を格納するメモリと、補正値を用いてカウント値を補正する補正回路と、を備える。この光検出装置では、複数の画素が、フォトンに反応する光応答部と、光応答部の反応結果が入力される入力トランジスタを含み、反応結果を示すパルスを検出するパルス検出部と、パルスに基づいて、カウント値を計測するカウンタと、光応答部とパルス検出部との電気的な接続を動的に分離する動的分離スイッチ部と、パルス検出部の入力電圧を入力トランジスタがオン状態となる電位に一時的に固定する入力固定部と、を含む。【選択図】図２

Description

本開示は、光検出装置、測距装置、および電子機器に関する。

車載、モバイルなど複数の分野において、光源からの照射光が物体で反射し、検出器に戻ってくるまでの飛行時間（ＴｏＦ）に基づき、物体までの距離を測定する光検出装置の応用が進められている。光検出装置内の複数の画素の各々には、アバランシェフォトダイオード（ＡＰＤ）が受光素子として配置されている。ガイガーモードのＡＰＤでは、端子間に降伏電圧以上の電圧が印加され、単一フォトンの入射でアバランシェ現象が発生する。単一フォトンをアバランシェ現象で増倍させるＡＰＤは、シングルフォトンアバランシェダイオード（ＳＰＡＤ）と呼ばれる。

ＳＰＡＤでは、端子間の電圧を降伏電圧まで下げることによって、アバランシェ現象を止めることができる。その後、ＳＰＡＤの端子間の電圧を降伏電圧以上のバイアス電圧にリチャージすると、再びフォトンの検出が行えるようになる。このように、ＳＰＡＤを有する光検出装置では、アバランシェ現象が発生してからリチャージが終了するまでの時間は、フォトンをカウントできないデッドタイムとなる。

国際公開第２０２１／０９０６９１号

複数の画素を有する光検出装置では、製造ばらつき等によって、上記デッドタイムが画素間でばらつく場合がある。この場合、高照度の環境では、入射光に含まれるフォトン数に対して、光検出装置でカウントされないフォトン数の比率を示すカウントロス量にばらつきが生じる。このカウントロス量のばらつきは、ＰＲＮＵ（Photo Response Non-Uniformity)等の感度特性の悪化の要因となり得る。

そこで、本開示は、高照度の環境下における感度特性を改善することが可能な光検出装置、測距装置、および電子機器を提供する。

本開示の一態様による光検出装置は、入射光に含まれるフォトン数をカウントする複数の画素と、複数の画素のカウント値の補正に用いる補正値を格納するメモリと、補正値を用いてカウント値を補正する補正回路と、を備える。この光検出装置では、複数の画素が、フォトンに反応する光応答部と、光応答部の反応結果が入力される入力トランジスタを含み、反応結果を示すパルスを検出するパルス検出部と、パルスに基づいて、カウント値を計測するカウンタと、光応答部とパルス検出部との電気的な接続を動的に分離する動的分離スイッチ部と、パルス検出部の入力電圧を入力トランジスタがオン状態となる電位に一時的に固定する入力固定部と、を含む。

前記入力トランジスタがオン状態となる電位が、グランド電位であってもよい。

前記光検出装置は、前記カウンタ値に基づいて、前記フォトン数のカウント時に生じるデッドタイムを算出する処理回路をさらに備えていてもよい。

前記補正値は、前記入力電圧が前記グランド電位に固定されたときに前記処理回路によって算出されたデッドタイムであってもよい。

前記補正回路は、前記入力固定部によって前記パルス検出部が前記光応答部に接続された状態のときに前記カウンタで計測されたカウンタ値を補正してもよい。

前記メモリは、前記複数の画素の全ての前記補正値を格納するフレームメモリであってもよい。

前記光検出装置は、前記複数の画素にそれぞれ配置された複数の前記パルス検出部の前記パルスを加算する加算回路をさらに備え、
前記カウンタは、前記加算回路で算出された加算値に基づいて、前記カウント値を算出してもよい。

前記光検出装置は、前記複数の画素にそれぞれ配置された複数の前記光応答部の出力信号を加算する加算回路をさらに備え、
前記パルス検出部は、前記加算回路で算出された加算値に基づいて、前記パルスを検出してもよい。

前記光検出装置は、
前記複数の画素を駆動するための駆動信号を出力する駆動回路と、
前記複数の画素と前記駆動回路との間に配置され、前記駆動信号を前記複数の画素へ伝送するタイミングを調整するタイミング調整回路と、をさらに備えていてもよい。

前記複数の画素は、複数の第１画素と、少なくとも１つ以上の第２画素と、を含み、
前記光検出装置は、前記デッドタイムの平均値を算出する平均化演算回路をさらに備え、
前記補正回路は、前記入力電圧が前記グランド電位に固定されたときに算出された前記平均値と、前記パルス検出部と前記光応答部とが接続されたときに算出された前記平均値との比較結果に基づいて環境補正係数を算出する比較回路と、前記環境補正係数を用いて前記第１画素の前記カウント値を補正する主演算回路と、を有していてもよい。

前記第２画素は、前記入力電圧が前記グランド電位に常時固定された画素であるか、または前記入射光を遮光する遮光画素であってもよい。

前記比較回路は、前記入力電圧が前記グランド電位に固定されたときに算出された前記第１画素の前記平均値と、前記パルス検出部と前記光応答部とが接続されたときに算出された前記第２画素の前記平均値と、の比較結果に基づいて前記環境補正係数を算出してもよい。

前記複数の画素は、複数の第１画素と、前記複数の第１画素の数よりも少なく、前記入射光を遮光する少なくとも１つ以上の第２画素と、を含み、
前記光検出装置は、前記デッドタイムの平均値を算出する平均化演算回路をさらに備え、
前記補正回路は、前記第１画素の前記カウント値を補正する主演算回路と、前記主演算回路の算出値から前記第２画素の前記平均値を減算する減算回路と、を有していてもよい。

前記補正回路は、前記入力電圧が前記グランド電位に固定されたときに算出された前記第１画素の前記平均値と、前記パルス検出部と前記光応答部とが接続されたときに算出された前記第２画素の前記平均値と、の比較結果に基づいて環境補正係数を算出する比較回路をさらに有し、
前記主演算回路は、前記環境補正係数を用いて前記第１画素の前記カウント値を補正してもよい。

前記複数の第１画素および複数の前記第２画素が行列状に配置された画素アレイ部をさらに備え、
前記複数の第１画素が、前記画素アレイ部の中央領域に配置され、
前記複数の第２画素が、前記複数の第１画素の配置領域を囲むように行方向および列方向に並んで配列されていてもよい。

前記第２画素が、前記第１画素と異なる基板に配置されていてもよい。

前記光検出装置は、前記複数の第１画素および前記第２画素が行列状に配置された画素アレイ部をさらに備え、
前記第２画素が、前記画素アレイ部内に分散して配置されていてもよい。

前記パルス検出部が、前記カウンタへの前記パルスの出力を遅延させる遅延器を有し、
前記光検出装置は、前記デッドタイムに基づいて前記遅延器の遅延時間を調整する調整回路をさらに備えていてもよい。

本開示の一態様による測距装置は、複数の光検出装置を備える。この測距装置において、複数の光検出装置の各々は、
入射光に含まれるフォトン数をカウントする複数の画素と、
前記複数の画素のカウント値の補正に用いる補正値を格納するメモリと、
前記補正値を用いて前記カウント値を補正する補正回路と、を有する。
また、前記複数の画素が、
前記フォトンに反応する光応答部と、
前記光応答部の反応結果が入力される入力トランジスタを含み、前記反応結果を示すパルスを検出するパルス検出部と、
前記パルスに基づいて、前記カウント値を計測するカウンタと、
前記光応答部と前記パルス検出部との電気的な接続を動的に分離する動的分離スイッチ部と、
前記パルス検出部の入力電圧を前記入力トランジスタがオン状態となる電位に一時的に固定する入力固定部と、を含む。

本開示の一態様による電子機器は、光検出装置を備える。この電子機器において、光検出装置は、
入射光に含まれるフォトン数をカウントする複数の画素と、
前記複数の画素のカウント値の補正に用いる補正値を格納するメモリと、
前記補正値を用いて前記カウント値を補正する補正回路と、を有する。
また、前記複数の画素が、
前記フォトンに反応する光応答部と、
前記光応答部の反応結果が入力される入力トランジスタを含み、前記反応結果を示すパルスを検出するパルス検出部と、
前記パルスに基づいて、前記カウント値を計測するカウンタと、
前記光応答部と前記パルス検出部との電気的な接続を動的に分離する動的分離スイッチ部と、
前記パルス検出部の入力電圧を前記入力トランジスタがオン状態となる電位に一時的に固定する入力固定部と、を含む。

第１実施形態に係る光検出装置の概略的な構成を示すブロック図である。 第１実施形態に係る画素の回路構成の一例を示す図である。 遅延器の回路構成の一例を示す図である。 遅延器の回路構成の一例を示す図である。 遅延器の回路構成の一例を示す図である。 遅延器の回路構成の一例を示す図である。 第１実施形態に係る補正シーケンスを説明するためのシーケンス図である。 光検出装置の撮像動作の一例を示すタイミングチャートである。 第１実施形態に係る光検出装置の実装例を示す斜視図である。 第１変形例に係る画素アレイ部の概略的な構成を示すブロック図である。 第２変形例に係る光検出装置の構成を示すブロック図である。 第３変形例に係る光検出装置の構成を示すブロック図である。 第２実施形態に係る光検出装置の概略的な構成を示すブロック図である。 第２画素の回路構成の一例を示す図である。 第２実施形態に係る補正シーケンスを説明するためのシーケンス図である。 第４変形例に係る光検出装置の概略的な構成を示すブロック図である。 第４変形例に係る補正シーケンスを説明するためのシーケンス図である。 第５変形例に係る光検出装置の概略的な構成を示すブロック図である。 第５変形例に係る補正シーケンスを説明するためのシーケンス図である。 第６変形例に係る光検出装置の概略的な構成を示すブロック図である。 第６変形例に係る補正シーケンスを説明するためのシーケンス図である。 第７変形例に係る光検出装置の概略的な構成を示すブロック図である。 第８変形例に係る光検出装置の概略的な構成を示すブロック図である。 第３実施形態に係る光検出装置の概略的な構成を示すブロック図である。 遅延時間の最適化処理のシーケンス図である。 第４実施形態に係る画素の回路構成の一例を示す図である。 光検出装置を用いた測距の例を模式的に示す図である。 第５実施形態に係る測距装置の概略的な構成を示すブロック図である。 第６実施形態に係る電子機器の概略的な構成を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。

以下に添付図面を参照しながら、本開示の好適な実施形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

（第１実施形態）
図１は、第１実施形態に係る光検出装置の概略的な構成を示すブロック図である。図１に示す光検出装置１は、画素アレイ部１０と、駆動回路２０と、処理回路３０と、切替回路４０と、メモリ５０と、補正回路６０と、を備える。

画素アレイ部１０には、複数の画素１１が２次元の行列状に配置されている。各画素１１は、入射光に含まれるフォトン数をカウントする。駆動回路２０は、画素アレイ部１０をするための駆動信号を各画素１１に出力する。処理回路３０は、各画素１１のカウント値に基づいて、各画素１１においてフォトン検出時に生じる遅延時間を示すデッドタイムｔｄを算出する。切替回路４０は、処理回路３０の算出値の出力先を、メモリ５０または補正回路６０に切り替える。メモリ５０は、各画素１１のカウント値の補正に用いられる補正値を格納する。なお、本実施形態では、メモリ５０は、全画素１１の補正値を格納するフレームメモリである。補正回路６０は、補正値に基づいて各画素１１のカウント値を補正する。

本実施形態に係る光検出装置１では、画素アレイ部１０～補正回路６０の全てが、１つのチップ（基板）に配置されているが、回路の配置はこれに限定されない。例えば、画素アレイ部１０、駆動回路２０、処理回路３０、および切替回路４０が、一のチップに配置され、メモリ５０および補正回路６０が、一のチップと接合される別のチップに配置されてもよい。この場合、メモリ５０は、画素アレイ部１０とは別のプロセスで製造することができる。また、例えばメモリ５０を不揮発性メモリで構成すると、デッドタイムｔｄを製造段階で書き込んで保存できるため、撮像段階でデッドタイムｔｄの取得が不要になる。その結果、撮像処理に要する時間を短縮することができる。

図２は、画素１１の回路構成の一例を示す図である。図２に示す画素１１は、光応答部１２と、パルス検出部１３と、動的分離スイッチ部１４と、カウンタ１５と、入力固定部１６と、を有する。

光応答部１２は、入射光のフォトンに反応するフォトダイオードＰＤと、フォトダイオードＰＤに直列に接続されたトランジスタ１２０と、を有する。フォトダイオードＰＤは、例えばシングルフォトンアバランシェダイオード（ＳＰＡＤ）に代表されるアバランシェフォトダイオード（ＡＰＤ）である。フォトダイオードＰＤのアノードには、電圧Ｖａｎが印加されている。電圧Ｖａｎの値は、フォトダイオードＰＤのカソード－アノード間（端子間）に、降伏電圧以上の逆電圧が印加されるように設定される。フォトダイオードＰＤのカソードは、トランジスタ１２０のドレインに接続されている。トランジスタ１２０は、Ｐチャネル型のＭＯＳトランジスタである。トランジスタ１２０のソースは、電源電位Ｖｄｄに接続されている。トランジスタ１２０のゲートは、動的分離スイッチ部１４に設けられたインバータ１４１の出力端子に接続されている。

パルス検出部１３は、フォトダイオードＰＤが反応したフォトン数に応じたパルスを出力する回路であり、入力トランジスタ１３０と、トランジスタ１３１と、インバータ１３２と、パルス生成器１３３と、を有する。パルス生成器１３３には、遅延器１３４およびＮＡＮＤ回路１３５が設けられている。

入力トランジスタ１３０は、Ｐチャネル型ＭＯＳトランジスタである。入力トランジスタ１３０のソースは、動的分離スイッチ部１４に設けられたトランジスタ１４０のドレインに接続されている。入力トランジスタ１３０のドレインは、信号線Ｖｉ３を介してインバータ１３２の入力端子に接続されているとともに、トランジスタ１３１のドレインに接続されている。入力トランジスタ１３０のゲートは、入力固定部１６の出力端子に接続されている。トランジスタ１３１は、Ｎチャネル型ＭＯＳトランジスタである。トランジスタ１３１のソースは、グラウンド電位に接続されている。トランジスタ１３１のゲートは、信号線ＩＮＩを介してパルス生成器１３３に設けられたＮＡＮＤ回路１３５の出力端子に接続されているとともに、動的分離スイッチ部１４に設けられたトランジスタ１４０のゲートおよびインバータ１４１の入力端子に接続されている。

インバータ１３２の出力端子は、信号線Ｖｏｕｔを介してカウンタ１５に接続されている。遅延器１３４は、信号線Ｖｏｕｔと、ＮＡＮＤ回路１３５の一方の入力端子との間に接続されている。ＮＡＮＤ回路１３５の他方の入力端子は、端子ｘＲＳＴに接続されている。ここで、図３Ａ～図３Ｄを参照して遅延器の回路構成について説明する。

図３Ａ～図３Ｄは、遅延器の回路構成の一例を示す図である。図３Ａに示す遅延器１３４ａは、インバータチェイン３００で構成されている。このインバータチェイン３００では、入力端子ＩＮと出力端子ＯＵＴとの間に８つのインバータが直列に接続されている。ただし、インバータチェイン３００に含まれるインバータの数は、８つに限定されない。また、インバータの数は、遅延器１３４ａの遅延時間に応じて偶数であってもよいし、奇数であってもよい。

図３Ｂに示す遅延器１３４ｂでは、入力端子ＩＮと出力端子ＯＵＴとの間に、２つのインバータ３１１、３１２と、２つの抵抗素子３１３、３１４とが、交互に直列に接続されている。また、抵抗素子３１３とインバータ３１２との間には、容量素子３１５の一端が接続されている。容量素子３１５の他端は、接地されている。また、抵抗素子３１４と出力端子ＯＵＴとの間には、容量素子３１６の一端が接続されている。容量素子３１６の他端は接地されている。抵抗素子３１３、３１４の抵抗値および容量素子３１５、３１６の容量値は、遅延器１３４ｂの遅延時間に応じて設定される。

図３Ｃに示す遅延器１３４ｃは、ＭＯＳトランジスタ３２１～ＭＯＳトランジスタ３２５で構成されている。ＭＯＳトランジスタ３２１、ＭＯＳトランジスタ３２３、およびＭＯＳトランジスタ３２５は、Ｐチャネル型であり、ＭＯＳトランジスタ３２２およびＭＯＳトランジスタ３２４は、Ｎチャネル型である。

ＭＯＳトランジスタ３２１およびＭＯＳトランジスタ３２２では、ドレイン同士が接続され、ゲートは入力端子ＩＮに共通に接続されている。また、ＭＯＳトランジスタ３２１のソースは、ＭＯＳトランジスタ３２５のドレインに接続されている。ＭＯＳトランジスタ３２２のソースは接地されている。

ＭＯＳトランジスタ３２３およびＭＯＳトランジスタ３２４では、ドレインが出力端子ＯＵＴに共通に接続され、ゲートはＭＯＳトランジスタ３２１およびＭＯＳトランジスタ３２２の各ドレインに共通に接続されている。また、ＭＯＳトランジスタ３２３のソースは、電源電位Ｖｄｄに固定されている。ＭＯＳトランジスタ３２２４ソースは接地されている。

ＭＯＳトランジスタ３２５のソースは、電源電位Ｖｄｄに固定されている。ＭＯＳトランジスタ３２５のゲートには、駆動回路２０からバイアス信号ＢＩＡＳ＿Ｐが入力される。遅延器１３４ｃの遅延時間は、バイアス信号ＢＩＡＳ＿Ｐの電圧に応じて設定可能である。

図３Ｄに示す遅延器１３４ｄも、上記遅延器１３４ｃと同様に、ＭＯＳトランジスタ３２１～ＭＯＳトランジスタ３２５で構成されている。ただし、遅延器１３４ｄでは、ＭＯＳトランジスタ３２５がＮチャネル型である。

ＭＯＳトランジスタ３２５のドレインは、ＭＯＳトランジスタ３２２のソースに接続され、ソースは接地されている。また、ゲートには、駆動回路２０からバイアス信号ＢＩＡＳ＿Ｎが入力される。遅延器１３４ｄの遅延時間は、バイアス信号ＢＩＡＳ＿Ｎの電圧に応じて設定可能である。

図１に戻って、動的分離スイッチ部１４は、光応答部１２とパルス検出部１３との電気的な接続を動的に分離する回路であり、トランジスタ１４０およびインバータ１４１を有する。トランジスタ１４０は。Ｐチャネル型ＭＯＳトランジスタである。トランジスタ１４０のソースは、電源電位Ｖｄｄに接続されている。インバータ１４１の入力端子は、トランジスタ１４０のゲートとともにＮＡＮＤ回路１３５の出力端子に接続されている。

カウンタ１５は、信号線Ｖｏｕｔを通じて入力されたパルスの数、すなわち、フォトダイオードＰＤがフォトンに反応した回数をカウントする。

入力固定部１６は、入力トランジスタ１３０のゲートと信号線Ｖｉ１との間に接続されている。入力固定部１６の一方の入力端子は、信号線Ｖｉ１を介して光応答部１２に接続されている。入力固定部１６の他方の入力端子は、グランド電位に固定されている。入力固定部１６の出力端子は、入力トランジスタ１３０のゲートに接続されている。入力固定部１６は、駆動回路２０から入力されるテスト信号ＴＥＳＴに基づいて入力トランジスタ１３０のゲート電位、換言するとパルス検出部１３の入力電圧Ｖｉ２を固定する。テスト信号ＴＥＳＴがハイレベルの場合、入力固定部１６は、入力トランジスタ１３０のゲートを、信号線Ｖｉ１を介してフォトダイオードＰＤのカソードに接続させる。反対にテスト信号ＴＥＳＴがローレベルの場合、入力固定部１６は、入力トランジスタ１３０のゲートをグランド電位に固定する。

上記のように構成された画素１１では、フォトダイオードＰＤが入射光に含まるフォトンと反応し、信号線Ｖｉ１の電圧がローレベル、信号線Ｖｉ３の電圧がハイレベル、信号線Ｖｏｕｔの電圧がローレベルとなったとき（信号線Ｖｏｕｔにローレベルレベルのパルスが出力されているとき）、ＮＡＮＤ回路１３５は、信号線ＩＮＩにハイレベルの電圧を出力する。この場合、インバータ１４１は、ローレベルの電圧を出力するため、トランジスタ１２０のゲートにローレベルの電圧が印加される。これにより、トランジスタ１２０はオンする。したがって、信号線Ｖｉ１およびフォトダイオードＰＤのカソードの電位は、電源電位Ｖｄｄによってハイレベルに引き上げられる。これにより、フォトダイオードＰＤの端子間電圧を降伏電圧まで下げ、アバランシェ現象を停止させる（フォトダイオードＰＤのクエンチが行われる）。

また、信号線ＩＮＩの電圧がハイレベルであると、トランジスタ１４０とトランジスタ１３１のゲートにハイレベルの電圧が印加される。よって、トランジスタ１４０はオフし、トランジスタ１３１はオンする。このため、信号線Ｖｉ３の電圧は、グラウンド電位によって初期化され、ローレベルになる。信号線Ｖｉ３の電圧がローレベルになると、インバータ１３２は、信号線Ｖｏｕｔにハイレベルの電圧を出力する。これにより、遅延器１３４による遅れをもってＮＡＮＤ回路１３５の一方の入力端子の電圧は、ハイレベルになる。さらに、端子ｘＲＳＴにハイレベルの電圧が印加されていると、ＮＡＮＤ回路１３５は、信号線ＩＮＩにローレベルの電圧を出力する。このとき、トランジスタ１２０のゲートには、インバータ１４１より反転されたハイレベルの電圧が印加される。トランジスタ１２０はオフするため、信号線Ｖｉ１は、電源電位Ｖｄｄと電気的に切り離される。フォトダイオードＰＤの端子間電圧は、降伏電圧以上となるため、画素１１は、再びフォトンを検出できるようになる。

本実施形態に係る光検出装置１に入射する光の照度が高くなると、フォトダイオードＰＤに受光されるフォトンの数が増加するため、パルス検出部１３から出力されるパルスの数も増加する。このとき、フォトダイオードＰＤが、例えば太陽光のような超高照度の光を受光すると、複数のパルスが繋がってしまい、カウンタ１５で計測されるフォトンのカウント値が、実際の入射光のフォトン数よりも大幅に低下することが懸念される。

そこで、本実施形態に係る光検出装置１には、動的分離スイッチ部１４が設けられている。動的分離スイッチ部１４は、光応答部１２とパルス検出部１３とを動的に分離することができる。すなわち、動的分離スイッチ部１４は、信号線Ｖｉ１と信号線Ｖｉ３を一時的に電気的絶縁状態にする。そのため、光応答部１２から信号が連続的にパルス検出部１３に入力されることを回避できる。これにより、高照度における感度特性を改善することができる。

その一方で、光検出装置１では、画素アレイ部１０内の画素１１間で、フォトン検出時に生じるデッドタイムｔｄのばらつきが起こり得る。このデッドタイムｔｄのばらつきは、高照度でのフォトンのカウントロス量のばらつきを生じさせる。その結果、入射光のフォトンを正確にカウントすることが困難になる。

そこで、本実施形態では、入力固定部１６によって、画素１１毎に入射光のフォトン数を補正している。以下、入射光のフォトン数の補正シーケンスについて説明する。

図４は、第１実施形態に係る補正シーケンスを説明するためのシーケンス図である。

図４に示すシーケンスでは、まず、駆動回路２０が全画素１１の入力固定部１６にローレベルのテスト信号ＴＥＳＴを入力する（ステップＳ１０１）。これにより、パルス検出部１３の入力トランジスタ１３０のゲート電位がグランド電位に固定される。その結果、全画素１１のパルス検出部１３の入力電圧Ｖｉ２（図２参照）は、グランド電位に固定される。続いて、各画素１１のカウンタ１５が、入力電圧Ｖｉ２をグランド電位に固定した条件下で信号線Ｖｏｕｔから出力されるパルス数をカウントして、フォトンのカウント値ｆｃｎｔを算出する（ステップＳ１０２）。

次に、処理回路３０が、画素１１毎にデッドタイムｔｄを算出する（ステップＳ１０３）。ここで、画素アレイ部１０内の１つの画素１１である画素ｉのデッドタイムｔｄ_ｉについて説明する。画素ｉにおける、１秒当たりのフォトンのカウント値ｆｃｎｔ_ｉは、下記の式（１）によって算出することができる。

数式（１）において、ｆｐ_ｉは、入射光の周波数、換言すると１秒当たりの入射光のフォトン数を示す。ステップＳ１０１で入力電圧Ｖｉ２をグランド電位に固定することは、入射光のフォトンのカウント値ｆｐ_ｉが無限大となる超高照度の条件に相当する。フォトンのカウント値ｆｐ_ｉが無限大である場合、式（１）は下記の式（２）に変形することができる。

フォトンのカウント値ｆｐ_ｉが無限大であるときのカウント値ｆｃｎｔ_ｉは、カウンタ１５で計測可能な最大カウント値である。ステップＳ１０２において、このカウント値ｆｃｎｔ_ｉは、カウンタ１５によって計測されている。したがって、ステップＳ１０３において、処理回路３０は、上記式（２）を用いて画素１１毎にデッドタイムｔｄを算出する。

次に、切替回路４０が、処理回路３０とメモリ５０とを接続させる。その結果、処理回路３０によって算出された全画素１１のデッドタイムｔｄを示すデータ値がメモリ５０に格納される（ステップＳ１０４）。

上述したステップＳ１０１～ステップＳ１０４の動作は、光検出装置１の製造段階、例えば製造テスト時に行われる。

続いて、製品化された光検出装置１の撮像段階の動作について説明する。

図５は、光検出装置１の撮像動作の一例を示すタイミングチャートである。撮像段階では、まず、駆動回路２０が全画素１１の入力固定部１６にハイレベルのテスト信号ＴＥＳＴを入力する（ステップＳ１０５）。これにより、入力固定部１６は、パルス検出部１３の入力トランジスタ１３０のゲートを、フォトダイオードＰＤのカソードに接続させる。

次に、各画素１１が、フォトダイオードＰＤで受光された光に含まれるフォトン数をカウントする撮像処理を行う（ステップＳ１０６）。ここで、ステップＳ１０６の動作について説明する。

各画素１１において、ＮＡＮＤ回路１３５の他方の入力端子に接続されている端子ｘＲＳＴの電位が、ローレベルからハイレベルに切り替わると、パルス検出部１３は信号線Ｖｏｕｔを通じてパルスをカウンタ１５へ出力する。カウンタ１５は、このパルスに基づいてカウント値ｆｃｎｔを計測する。このとき、カウンタ１５は、端子ｘＲＳＴの電位がローレベルからハイレベルに切り替わってからテスト信号ＴＥＳＴがハイレベルからローレベルに切り替わるまでの露光時間Ｔにおけるカウント値ｆｃｎｔを算出する。

続いて、切替回路４０が処理回路３０の接続先をメモリ５０から補正回路６０に切り替える。その結果、露光時間Ｔに計測されたカウント値ｆｃｎｔは、処理回路３０および切替回路４０を経由して、補正回路６０に入力される。これでステップＳ１０６の動作が終了する。

補正回路６０は、露光時間Ｔに算出されたカウント値ｆｃｎｔと、メモリ５０に格納されたデッドタイムｔｄとを用いて、カウント値ｆｃｎｔを補正する（ステップＳ１０７）。ここで、ステップＳ１０７について詳しく説明する。上述した式（１）を変形すると、１秒当たりの入射光のフォトンのカウント値ｆｐ_ｉは、下記の式（３）で表すことができる。

そのため、露光時間Ｔ秒での入射光のフォトン数は、下記の式（４）で表すことができる。

式（４）におけるｆｃｎｔ_ｉ・Ｔは、露光時間Ｔの撮像時にカウンタ１５によって計測されたカウント値である。また、ｔｄ_ｉは、メモリ５０に格納された補正値である。補正回路６０は、式（４）を用いてカウンタ値ｆｃｎｔ_ｉ・Ｔを補正する。これにより、露光時間Ｔにおける正確な入射光のフォトンのカウント値ｆｐ_ｉを算出することができる。

以上説明した補正シーケンスに続いて、本実施形態に係る光検出装置１の実装例について説明する。

図６は、本実施形態に係る光検出装置１の実装例を示す斜視図である。図６には、基板１６１と、基板１６２が示されている。基板１６１および基板１６２は、例えば、シリコン基板である。ただし、基板１６１および基板１６２の材質については、シリコンに限定されない。基板１６１の複数の受光領域１７１内には、各画素１１のフォトダイオードＰＤがそれぞれ形成されている。フォトダイオードＰＤの表面の少なくとも一部は、開放されているため、フォトダイオードＰＤは、入射するフォトンに反応することができる。

基板１６２には、それぞれの受光領域１７１に対応する回路領域１７２が形成されている。回路領域１７２は、例えば、図２に示す画素１１におけるフォトダイオードＰＤ以外の回路素子（パルス検出部１３、動的分離スイッチ部１４、カウンタ１５、入力固定部１６）等が形成されている。基板１６１の受光領域１７１と、基板１６２の回路領域１７２は、銅線接続、いわゆるＣｕ－Ｃｕ接続１６３（カッパー・カッパー接続）によって、電気的に接合されている。Ｃｕ－Ｃｕ接続１６３を採用することによって、光検出装置の小型化と、生産コストの削減を実現することができる。

受光領域１７１に、フォトダイオードＰＤのみが形成されると、フォトダイオードＰＤの面積を最大化することができる。また、受光領域１７１には、フォトダイオードＰＤに加えてその他の素子が形成されていてもよい。例えば、受光領域１７１には、フォトダイオードＰＤに直列に接続されるトランジスタ１２０を形成してもよい。この場合、回路領域１７２の面積を削減したり、回路領域１７２に実装できる機能を増やしたりすることができる。また、Ｃｕ－Ｃｕ配線における信号の振幅が抑制されるため、消費電力を抑えることができる。要求される使用に応じて、受光領域１７１に配置される素子と、回路領域１７２される素子に割り当てを調整することが可能である。

なお、図６では、Ｃｕ－Ｃｕ接続を使って光検出装置１が実装されているが、この実装方法は、一例にしかすぎない。例えば、Ｓｉ貫通電極（ＴＳＶ）などによって光検出装置１を実装してもよい。すなわち、光検出装置１の実装方式については、限定されない。また、図５では、基板が２層積層であるが、基板の層数も限定されない。

以上説明した本実施形態によれば、各画素１１の入力固定部１６が、パルス検出部１３の入力電圧を一時的にグランド電位に固定することによって、入力トランジスタ１３０がオン状態となって各画素１１の補正に必要なデータ値を取得することができる。そのため、補正回路６０が、このデータ値を用いた補正演算を行うことによって、画素１１間におけるデッドタイムのばらつきを低減することができる。これにより、高照度の環境下における感度特性をさらに改善することが可能となる。なお、入力固定部１６によって一時的に固定されるパルス検出部１３の入力電圧は、グランド電位に限定されず、入力トランジスタ１３０がオン状態になる電位であればよい。

（第１変形例）
図７は、第１変形例に係る画素アレイ部１０の概略的な構成を示すブロック図である。本変形例に係る画素アレイ部１０は、加算回路１７を新たに有する。加算回路１７は、例えば画素アレイ部１０内における画素行毎または画素列毎に設けられていてもよい。また、この画素アレイ部１０では、複数の画素１１に対して１つのカウンタ１５が設けられている。なお、図６では、各画素１１内に設けられている動的分離スイッチ部１４および入力固定部１６の記載を省略している。

加算回路１７は、複数の画素１１のパルス検出部１３から出力されたパルスを加算する。カウンタ１５は、加算回路１７で算出された加算値に基づいて、フォトン数をカウントする。本変形例においても、撮像動作前に入力固定部１６がパルスを検出部１３の入力電圧Ｖｉ２をグランド電位に固定することで、画素１１毎にデッドタイムｔｄを取得することができる。

したがって、本変形によれば、撮像動作中にカウンタ１５のカウンタ値を補正して入射光のフォトン数を正確に計測することができる。また、カウンタ１５を各画素１１に設ける必要がないため、画素１１の実装面積を削減することが可能となる。

（第２変形例）
図８は、第２変形例に係る画素アレイ部１０の概略的な構成を示すブロック図である。本変形例に係る画素アレイ部１０も、第１変形例と同様に加算回路１７を新たに有する。ただし、本変形例では、加算回路１７の後段にパルス検出部１３が配置されている。そのため、１つのパルス検出部１３および１つのカウンタ１５が、複数の画素１１に対して設けられている。加算回路１７、パルス検出部１３、およびカウンタ１５は、例えば画素アレイ部１０内における画素行毎または画素列毎に設けられていてもよい。なお、図８でも、動的分離スイッチ部１４および入力固定部１６の記載を省略している。

本変形例では、加算回路１７は、複数の画素１１にそれぞれ設けられたフォトダイオードＰＤが入射光のフォトンに反応して光電変換した出力信号を加算する。パルス検出部１３は、加算回路１７で算出された加算値に基づいてパルスを生成してカウンタ１５へ出力する。カウンタ１５は、パルス検出部１３からのパルスに基づいて、フォトン数をカウントする。本変形例においても、撮像動作前に入力固定部１６がパルスを検出部１３の入力電圧Ｖｉ２をグランド電位に一時的に固定することで、画素１１毎にデッドタイムｔｄを取得することができる。

したがって、本変形によれば、撮像動作中にカウンタ１５のカウンタ値を補正して入射光のフォトン数を正確に計測することができる。また、パルス検出部１３およびカウンタ１５を各画素１１に設ける必要がないため、第１変形例に比べて画素１１の実装面積をさらに削減することが可能となる。

（第３変形例）
図９は、第３変形例に係る光検出装置の構成を示すブロック図である。図９に示す光検出装置１ａは、画素アレイ部１０と駆動回路２０との間に配置されたタイミング調整回路７０をさらに備える。タイミング調整回路７０は、駆動回路２０からの距離によって画素１１間で生じる露光時間Ｔの面内差分を抑制するための回路である。

タイミング調整回路７０は、２次元状に配置された複数の回路素子７１で構成されている。回路素子７１は、例えばシフトレジスタまたはリピータである。このリピータは、直列接続された２つのインバータ素子から成るインバータ回路で構成されている。なお、回路素子７１は、画素１１と１対１で対応していてもよいし、対応していなくてもよい。すなわち、回路素子７１の数は、画素１１の数と同じであってもよいし、少なくてもよい。

本変形例では、ＸＲＳＴ端子に入力される信号および入力固定部１６に入力されるテスト信号ＴＥＳＴは、駆動回路２０からタイミング調整回路７０を介して画素アレイ部１０の各画素１１に伝送される。そのため、露光時間Ｔ、すなわちＸＲＳＴ端子に入力される信号がローレベルからハイレベルに切り替わってからテスト信号ＴＥＳＴがハイレベルからローレベルに切り替わるまでの時間が、画素１１間でほぼ同じタイミングになる。

したがって、本変形例によれば、画素アレイ部１０内における露光時間Ｔの面内差分を抑制することが可能となる。

（第２実施形態）
図１０は、第２実施形態に係る光検出装置の概略的な構成を示すブロック図である。図１０に示す光検出装置２は、画素アレイ部１０と、駆動回路２０と、処理回路３０と、切替回路４０と、メモリ５０と、補正回路６０と、平均化演算回路８０と、を備える。切替回路４０は、第１切替回路４１および第２切替回路４２をさらに有する。メモリ５０は、第１メモリ５１と、第２メモリ５２と、第３メモリと、をさらに有する。補正回路６０は、主演算回路６１および比較回路６２をさらに有する。なお、駆動回路２０および処理回路３０については、第１実施形態と同様であるため、説明を省略する。

画素アレイ部１０では、複数の第１画素１１ａおよび複数の第２画素１１ｂが２次元状に配列されている。第１画素１１ａは、入射光のフォトンのカウント値を計測するための有効画素であり、画素アレイ部１０の中央領域に集約して配置されている。第１画素１１ａの回路構成は、第１実施形態で説明した画素１１と同じであるため、説明を省略する。

一方、第２画素１１ｂは、第１画素１１ａで計測されたカウント値ｆｃｎｔの補正用のダミー画素である。第２画素１１ｂは、第１画素１１ａの配置領域を囲むように、行方向および列方向に並んで配列されている。第２画素１１ｂの回路構成は、上記画素１１と同じであってもよいし、異なっていてもよい。回路構成が上記画素１１と異なる場合、第２画素１１ｂは、例えば、遮光膜でフォトダイオードＰＤの受光面を覆った遮光画素であってもよい。または、第２画素１１ｂは、図１１に示すようにフォトダイオードＰＤを有さない回路構成であってもよい。

図１１は、第２画素１１ｂの回路構成の一例を示す図である。図１１に示す第２画素１１ｂの回路構成は、光応答部１２、動的分離スイッチ部１４のインバータ１４１、および入力固定部１６を有さない点で、第１画素１１ａと異なる。この第２画素１１ｂでは、パルス検出部１３の入力トランジスタ１３０のゲートがグランド電位に常時固定されている。これにより、カウンタ１５のカウント値は、最大カウント値となるため、処理回路３０はデッドタイムｔｄを算出することができる。

図１０に示すように、平均化演算回路８０は、処理回路３０と切替回路４０との間に配置されている。平均化演算回路８０は、処理回路３０で算出された第２画素１１ｂのデッドタイムの平均値を算出する。

切替回路４０において、第１切替回路４１は、第１画素１１ａの入力固定部１６の状態、換言すると入力電圧Ｖｉ２の電位に応じて、処理回路３０で算出された第１画素１１ａのデッドタイムｔｄの出力先をメモリ５０の第１メモリ５１または補正回路６０に切り替える。具体的には、第１画素１１ａの入力固定部１６にローレベルのテスト信号ＴＥＳＴ１が入力されたときに、第１切替回路４１は、デッドタイムｔｄを第１メモリ５１に出力する。反対に、ハイレベルのテスト信号ＴＥＳＴ１が入力固定部１６に入力されたときには、第１切替回路４１は、デッドタイムｔｄを補正回路６１の主演算回路６１に出力する。

また、第２切替回路４２は、平均化演算回路８０における第２画素１１ｂのデッドタイムの平均値の算出時に応じて、当該平均値の出力先をメモリ５０の第２メモリ５２または第３メモリ５３に切り替える。具体的には、平均化演算回路８０が、第１実施形態で説明した製造段階におけるデッドタイムの平均値を算出した場合、第２切替回路４２は、算出された平均値を第２メモリ５２へ出力する。一方、平均化演算回路８０が、第１実施形態で説明した撮像段階におけるデッドタイムの平均値を算出した場合、第２切替回路４２は、算出された平均値を第３メモリ５３へ出力する。

メモリ５０において、第１メモリ５１は、第１画素１１ａのデッドタイムを格納する。また、第２メモリ５２および第３メモリ５３は、第２画素１１ｂのデッドタイムの平均値を格納する。なお、第２メモリ５２および第３メモリ５３は、互いに独立した２つのメモリで構成されてもよいし、１つのメモリで構成されてもよい。第２メモリ５２および第３メモリ５３が、１つのメモリで構成される場合、第２メモリ５２に格納される平均値と、第３メモリに格納される平均値とは、それぞれ異なる記憶領域に格納される。また、第２メモリ５２および第３メモリ５３は、全ての第２画素１１ｂのデッドタイムｔｄを記憶する必要がない。そのため、本実施形態では、これらのメモリは、上記平均値を記憶する容量を有するメモリであればよく、フレームメモリである必要はない。

補正回路５０において、主演算回路６１は、比較回路６２の比較結果を用いた補正演算処理を行う。比較回路６２は、第２メモリ５２に格納された平均値と、第３メモリ５３に格納された平均値とを比較する。

以下に、図１２を参照して本実施形態に係る補正シーケンスについて説明する。図１２は、第２実施形態に係る補正シーケンスを説明するためのシーケンス図である。

図１２に示すシーケンスでは、まず、駆動回路２０が全ての第１画素１１ａの入力固定部１６にローレベルのテスト信号ＴＥＳＴ１を入力する（ステップＳ２０１）。これにより、各第１画素１１ａの入力トランジスタ１３０のゲート電位がグランド電位に固定される。その結果、全ての第１画素１１ａのパルス検出部１３の入力電圧Ｖｉ２（図２参照）は、グランド電位に固定される。

また、駆動回路２０は、ステップＳ２０１と同時に、全ての第２画素１１ｂの入力固定部１６にローレベルのテスト信号ＴＥＳＴ２も入力する（ステップＳ２１１）。これにより、各第２画素１１ｂの入力トランジスタ１３０のゲート電位がグランド電位に固定される。その結果、全ての第２画素１１ｂのパルス検出部１３の入力電圧Ｖｉ２（図２参照）も、グランド電位に固定される。

次に、各第１画素１１ａのカウンタ１５が、入力電圧Ｖｉ２をグランド電位に固定した条件下で信号線Ｖｏｕｔから出力されるパルス数をカウントして、フォトンのカウント値ｆｃｎｔを算出する（ステップＳ２０２）。このとき、各第２画素１１ａのカウンタ１５も、入力電圧Ｖｉ２をグランド電位に固定した条件下で信号線Ｖｏｕｔから出力されるパルス数をカウントして、フォトンのカウント値ｆｃｎｔを算出する（ステップＳ２１２）。

次に、処理回路３０が、第１実施形態と同様に、ステップＳ２０２で算出されたカウント値ｆｃｎｔに基づいて第１画素１１ａのデッドタイムｔｄ１＿ｉを算出する（ステップＳ２０３）。このとき、処理回路３０は、ステップＳ２１２で算出されたカウント値ｆｃｎｔに基づいて第２画素１１ｂのデッドタイムｔｄ２＿ｉも算出する。

次に、平均化演算回路８０が、第２画素１１ｂのデッドタイムｔｄ２＿ｉの平均値ｔｄ２＿ａを算出する（ステップＳ２１３）。

次に、切替回路４０において、第１切替回路４１が、処理回路３０と第１メモリ５１とを接続させる。その結果、上記デッドタイムｔｄ１＿ｉが第１メモリ５１に格納される（ステップＳ２０４）。このとき、第２切替回路４２は、平均化演算回路８０と第２メモリ５２とを接続させる。その結果、上記平均値ｔｄ２＿ａが第２メモリ５２に格納される（ステップＳ２１４）。

上述したステップＳ２０１～ステップＳ２０４の動作、およびステップＳ２１１～ステップＳ２１４の動作は、光検出装置２の製造段階、例えば製造テスト時に行われる。なお、これらの動作は、光検出装置２に電源を投入したときに行ってもよい。

続いて、製品化された光検出装置２の撮像段階の動作について説明する。

撮像段階では、まず、駆動回路２０が全ての第１画素１１ａの入力固定部１６にハイレベルのテスト信号ＴＥＳＴ１を入力する（ステップＳ２０５）。これにより、入力固定部１６は、入力トランジスタ１３０のゲートを、フォトダイオードＰＤのカソードに接続させる。このとき、駆動回路２０は、全ての第２画素１１ｂの入力固定部１６には、ローレベルのテスト信号ＴＥＳＴ２を入力する（ステップＳ２１５）。

次に、第１画素１１ａは、第１実施形態のステップＳ１０６と同様に、フォトダイオードＰＤで受光された光に含まれるフォトン数をカウントする撮像処理を行う（ステップＳ２０６）。一方、第２画素１１ｂでは、カウンタ１５がフォトカウント値ｆｃｎｔを算出する。また、処理回路３０が、算出されたカウント値ｆｃｎｔに基づいてデッドタイムｔｄ２＿ｉを算出する。さらに、平均化演算回路８０が、第２画素１１ｂのデッドタイムｔｄ２＿ｉの平均値ｔｄ２＿ｂを算出する。

次に、切替回路４０において、第１切替回路４１が、処理回路３０の接続先を第１メモリ５１から主演算回路６１に切り替える。その結果、ステップＳ２０６で算出された上記デッドタイムｔｄ１＿ｉが主演算回路６１に入力される。このとき、第２切替回路４２は、平均化演算回路８０の接続先を第２メモリ５２から第３メモリ５３に切り替える。その結果、上記平均値ｔｄ２＿ｂが第３メモリ５２に格納される（ステップＳ２１６）。

次に、補正回路６０が、第１画素１１ａのカウント値ｆｃｎｔを補正する（ステップＳ２１７）。ここで、ステップＳ２１７の演算内容について説明する。

ステップＳ２１７では、まず、比較回路６２が、第２メモリ５２に格納された平均値ｔｄ２＿ａと、第３メモリ５３に格納された平均値ｔｄ２＿ｂとの差分を算出する。平均値ｔｄ２＿ａと、平均値ｔｄ２＿ｂとは、ともにテスト信号ＴＥＳＴ２がローレベルの条件で算出されているため、同じに値になると考えられる。

しかし、平均値ｔｄ２＿ａは、製造段階で算出され、平均値ｔｄ２＿ｂは撮像段階で算出されているため、２つの平均値間で印加電圧や温度の条件が異なる場合がある。そのため、比較回路６２は、２つの平均値の差分を環境補正係数として主演算回路６１へ出力する。

続いて、主演算回路６１が、第１実施形態のステップＳ１０７と同様に、第１メモリ５１に格納されたデッドタイムｔｄ１＿ｉを用いて第１画素１１ａにて計測されたカウンタ値ｆｃｎｔ_ｉ・Ｔを補正する。このとき、主演算回路６１は、上記ステップＳ１０７で用いる式（４）に、比較回路６２で算出された環境補正係数を掛け合わせて、カウンタ値ｆｃｎｔ_ｉ・Ｔを補正する。

以上説明した本実施形態によれば、光検出装置２が有効画素である第１画素１１ａと、ダミー画素である第２画素１１ｂとを、備え、これら２種類の画素は独立して制御されている。また、主演算回路６１が、各第１画素１１ａで計測されたカウンタ値を補正することによって、第１画素１１ａ間におけるデッドタイムのばらつきを低減することができる。このとき、主演算回路６１が、比較回路６２で算出された環境補正係数を用いる。そのため、撮像段階で、印加電圧や温度等の環境がダイナミックに変化しても、オンライン補正することが可能となる。これにより、感度特性をさらに向上させることが可能となる。

また、本実施形態では、第２画素１１ｂが、行方向および列方向に沿って配列されている。そのため、行方向および列方向のシェーディング補正を行うこともできる。

（第４変形例）
図１３は、第４変形例に係る光検出装置の概略的な構成を示すブロック図である。図１３では、上述した第２実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。以下、第２実施形態と異なる点を中心に説明する。

本変形例に係る光検出装置２ａでは、平均化演算回路８０が、第２画素１１ｂのデッドタイムの平均値だけでなく第１画素１１ａのデッドタイムの平均値も算出する。また、第２メモリ５２には、第１画素１１ａのデッドタイムの平均値が格納される。

以下に、図１４を参照して本変形例に係る補正シーケンスについて説明する。図１４は、第４変形例に係る補正シーケンスを説明するためのシーケンス図である。

図１４に示すシーケンスでは、まず、駆動回路２０が全ての第１画素１１ａの入力固定部１６にローレベルのテスト信号ＴＥＳＴ１を入力する（ステップＳ２２１）。

次に、各第１画素１１ａのカウンタ１５が、入力電圧Ｖｉ２をグランド電位に固定した条件下で信号線Ｖｏｕｔから出力されるパルス数をカウントして、フォトンのカウント値ｆｃｎｔを算出する（ステップＳ２２２）。

次に、処理回路３０が、ステップＳ２２２で算出されたカウント値ｆｃｎｔに基づいて第１画素１１ａのデッドタイムｔｄ１＿ｉを算出する（ステップＳ２２３）。算出されたデッドタイムｔｄ１＿ｉは、第１切替回路４０および平均化演算回路８０にそれぞれ入力される。

次に、第１切替回路４１が、処理回路３０と第１メモリ５１とを接続させる。その結果、上記デッドタイムｔｄ１＿ｉが第１メモリ５１に格納される（ステップＳ２２４）。

ステップＳ２２４と並行して、平均化演算回路８０が、処理回路３０から入力されたデッドタイムｔｄ１＿ｉの平均値ｔｄ１＿ａｖｅを算出する。算出された平均値ｔｄ１＿ａｖｅは、第２切替回路４２に入力される。第２切替回路４２は、平均化演算回路８０と第２メモリ５２とを接続させる。その結果、上記平均値ｔｄ１＿ａｖｅが第２メモリ５２に格納される（ステップＳ２２５）。

上述したステップＳ２２１～ステップＳ２２５の動作は、光検出装置２ａの製造段階または電源投入時に行われる。また、ステップＳ２２１～ステップＳ２２５の動作中に、第２画素１１ｂの入力固定部１６に入力されるテスト信号ＴＥＳＴ２は、ローレベルに設定されている（ステップＳ２３１）。しかし、第２画素１１ｂは、カウント値ｆｃｎｔを計測しない。

続いて、製品化された光検出装置２ａの撮像段階の動作について説明する。

撮像段階では、まず、駆動回路２０が全ての第１画素１１ａの入力固定部１６にハイレベルのテスト信号ＴＥＳＴ１を入力する（ステップＳ２２６）。これにより、入力固定部１６は、入力トランジスタ１３０のゲートを、フォトダイオードＰＤのカソードに接続させる。このとき、駆動回路２０は、全ての第２画素１１ｂの入力固定部１６には、ローレベルのテスト信号ＴＥＳＴ２を入力する（ステップＳ２３２）。

次に、第１画素１１ａは、フォトダイオードＰＤで受光された光に含まれるフォトン数をカウントする撮像処理を行う（ステップＳ２２７）。一方、第２画素１１ｂでは、カウンタ１５がフォトカウント値ｆｃｎｔを算出する。また、処理回路３０が、算出されたカウント値ｆｃｎｔに基づいてデッドタイムｔｄ２＿ｉを算出する。さらに、平均化演算回路８０が、第２画素１１ｂのデッドタイムｔｄ２＿ｉの平均値ｔｄ２＿ｂを算出する。なお、撮像段階では、第１画素１１ａのデッドタイムｔｄ１＿ｉも平均化演算回路８０に入力されるが、平均化演算回路８０は、このデッドタイムｔｄ１＿ｉの平均値を算出しないように構成されている。

次に、切替回路４０において、第１切替回路４１が、処理回路３０の接続先を第１メモリ５１から主演算回路６１に切り替える。その結果、ステップＳ２２７で算出された上記デッドタイムｔｄ１＿ｉが主演算回路６１に入力される。このとき、第２切替回路４２は、平均化演算回路８０の接続先を第２メモリ５２から第３メモリ５３に切り替える。その結果、上記平均値ｔｄ２＿ｂが第３メモリ５２に格納される（ステップＳ２３３）。

次に、補正回路６０が、第１画素１１ａのカウント値ｆｃｎｔを補正する（ステップＳ２２８）。ここで、ステップＳ２２８の演算内容について説明する。

ステップＳ２２８では、まず、比較回路６２が、第２メモリ５２に格納された第１画素１１ａの平均値ｔｄ１＿ａｖｅと、第３メモリ５３に格納された第２画素１１ｂの平均値ｔｄ２＿ｂとの差分を算出する。第１画素１１ａおよび第２画素１１ｂの製造プロセスは同じであるため、テスト信号ＴＥＳＴ１およびテスト信号ＴＥＳＴ２がともにローレベルの条件で算出された平均値ｔｄ１＿ａｖｅと、平均値ｔｄ２＿ｂとは、同じに値になると考えられる。

しかし、平均値ｔｄ１＿ａｖｅは、製造段階で算出され、平均値ｔｄ２＿ｂは撮像段階で算出されているため、２つの平均値間で印加電圧や温度の条件が異なる場合がある。そのため、本変形例では、比較回路６２は、平均値ｔｄ１＿ａｖｅと平均値ｔｄ２＿ｂとの差分を環境補正係数として主演算回路６１へ出力する。

主演算回路６１は、第１実施形態のステップＳ１０７と同様に、第１メモリ５１に格納されたデッドタイムｔｄ１＿ｉを用いて第１画素１１ａにて計測されたカウンタ値ｆｃｎｔ_ｉ・Ｔを補正する。このとき、主演算回路６１は、上記ステップＳ１０７で用いる式（４）に、比較回路６２で算出された環境補正係数を掛け合わせて、カウンタ値ｆｃｎｔ_ｉ・Ｔを補正する。

以上説明した本変形例によれば、上述した第２実施形態と同様に、主演算回路６１が、各第１画素１１ａで計測されたカウンタ値を補正することによって、第１画素１１ａ間におけるデッドタイムのばらつきを低減することができる。このとき、主演算回路６１が、比較回路６２で算出された環境補正係数を用いる。本変形例では、この環境補正係数は、製造段階の平均値ｔｄ１＿ａｖｅと、撮像段階の平均値ｔｄ２＿ｂとの差分によって、算出されている。そのため、本変形例においても、撮像段階で、印加電圧や温度等の環境がダイナミックに変化しても、オンライン補正することが可能となる。これにより、感度特性をさらに向上させることが可能となる。

さらに、本変形例においても、第２画素１１ｂが、行方向および列方向に沿って配列されている。そのため、行方向および列方向のシェーディング補正を行うこともできる。

（第５変形例）
図１５は、第５変形例に係る光検出装置の概略的な構成を示すブロック図である。図１５では、上述した第２実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。以下、第２実施形態と異なる点を中心に説明する。

本変形例に係る光検出装置２ｂでは、第２画素１１ｂは、入射光を遮光する遮光画素である。また、メモリ５０は、第１メモリ５１のみを有し、第２メモリ５２および第３メモリ５３を有さない。また、補正回路６０は、比較回路６２の代わりに減算回路６３を有する。さらに、切替回路４０において、第２切替回路４２は、平均化演算回路８０と減算回路６３とを接続するか否かを切り替える。

以下に、図１６を参照して本変形例に係る補正シーケンスについて説明する。図１６は、第５変形例に係る補正シーケンスを説明するためのシーケンス図である。

図１６に示すシーケンスでは、まず、駆動回路２０が全ての第１画素１１ａの入力固定部１６にローレベルのテスト信号ＴＥＳＴ１を入力する（ステップＳ２４１）。

次に、各第１画素１１ａのカウンタ１５が、入力電圧Ｖｉ２をグランド電位に固定した条件下で信号線Ｖｏｕｔから出力されるパルス数をカウントして、フォトンのカウント値ｆｃｎｔを算出する（ステップＳ２４２）。

次に、処理回路３０が、ステップＳ２４２で算出されたカウント値ｆｃｎｔに基づいて第１画素１１ａのデッドタイムｔｄ１＿ｉを算出する（ステップＳ２４３）。

次に、第１切替回路４１が、処理回路３０と第１メモリ５１とを接続させる。その結果、上記デッドタイムｔｄ１＿ｉが第１メモリ５１に格納される（ステップＳ２４４）。

上述したステップＳ２４１～ステップＳ２４４の動作は、光検出装置２ｂの製造段階または電源投入時に行われる。また、ステップＳ２４１～ステップＳ２４４の動作中に、第２画素１１ｂの入力固定部１６に入力されるテスト信号ＴＥＳＴ２は、ローレベルに設定されている（ステップＳ２４１）。しかし、第２画素１１ｂは、カウント値ｆｃｎｔを計測しない。

続いて、製品化された光検出装置２ｂの撮像段階の動作について説明する。

撮像段階では、まず、駆動回路２０が全ての第１画素１１ａの入力固定部１６にハイレベルのテスト信号ＴＥＳＴ１を入力する（ステップＳ２４５）。これにより、入力固定部１６は、入力トランジスタ１３０のゲートを、フォトダイオードＰＤのカソードに接続させる。このとき、駆動回路２０は、全ての第２画素１１ｂの入力固定部１６には、ローレベルのテスト信号ＴＥＳＴ２を入力する（ステップＳ２５２）。

次に、第１画素１１ａは、フォトダイオードＰＤで受光された光に含まれるフォトン数をカウントする撮像処理を行う（ステップＳ２４６）。ステップＳ２４６では、処理回路３０が、第１画素１１ａのカウント値ｆｃｎｔに基づいてデッドタイムｔｄ１＿ｉを算出する。続いて、次に、第１切替回路４１が、処理回路３０の接続先を第１メモリ５１から主演算回路６１に切り替える。その結果、上記デッドタイムｔｄ１＿ｉが主演算回路６１に入力される。

一方、ステップＳ２４６と並行して、第２画素１１ｂでは、暗電流成分を含んだ黒ダミー画像の撮像処理を行う（ステップＳ２５３）。本変形例では、第２画素１１ｂは、上述したように遮光画素である。そのため、ステップＳ２５３において、第２画素１１ｂのカウンタ１５で算出されるカウンタ値には、入射光のフォトン数に対応する明電流成分は含まれていない。その一方で、上記カウンタ値は、第２画素１１ｂ内に設けられたトランジスタ等の製造ばらつきによって生じるノイズ成分を含む場合がある。このノイズ成分は、暗電流成分として黒ダミー画像に含まれている。この暗電流成は、第１画素１１ａの撮像画像にも含まれている。

また、ステップＳ２５３では、処理回路３０が、第２画素１１ｂのデッドタイムｔｄ２＿ｉを算出する。続いて、平均化演算回路８０が、デッドタイムｔｄ２＿ｉの平均値ｔｄ２＿ｂを算出する。続いて、第２切替回路４２が、平均化演算回路８０と減算回路６３とを接続させる。これにより、平均値ｔｄ２＿ｂが減算回路６３に入力される。なお、平均値ｔｄ２＿ｂにも、暗電流成分は含まれている。

上述した第１画素１１ａの撮像処理および第２画素１１ｂの黒ダミー画像撮像処理に続いて、補正回路６０が、第１画素１１ａのカウント値ｆｃｎｔを補正する（ステップＳ２４７）。ステップＳ２４７では、まず、主演算回路６１は、第１実施形態のステップＳ１０７と同様に、第１メモリ５１に格納されたデッドタイムｔｄ１＿ｉを用いて第１画素１１ａにて計測されたカウンタ値ｆｃｎｔ_ｉ・Ｔを補正する。しかし、主演算回路６１の算出値には、暗電流成分が含まれている。

そこで、ステップＳ２４７では、減算回路６３が、主演算回路６１の算出値から平均値ｔｄ２＿ｂを減算する。これにより、主演算回路６１の算出値から暗電流成分（ノイズ成分）が除去される。

以上説明した本変形例によれば、第１画素１１ａの計測結果から暗電流成分を除去することができる。そのため、より高精度に入射光のフォトンを計測することが可能となる。

（第６変形例）
図１７は、第６変形例に係る光検出装置の概略的な構成を示すブロック図である。図１７では、上述した第２実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。本変形例に係る光検出装置２ｃでは、補正回路６０が、主演算回路６１および比較回路６２に加えて、第５変形例で説明した減算回路６３も有する。

以下に、図１８を参照して本変形例に係る補正シーケンスについて説明する。図１８は、第６変形例に係る補正シーケンスを説明するためのシーケンス図である。

図１８に示すシーケンスでは、まず、駆動回路２０が全ての第１画素１１ａの入力固定部１６にローレベルのテスト信号ＴＥＳＴ１を入力する（ステップＳ２６１）。また、駆動回路２０は、ステップＳ２６１と同時に、全ての第２画素１１ｂの入力固定部１６にローレベルのテスト信号ＴＥＳＴ２も入力する（ステップＳ２７１）。

次に、各第１画素１１ａのカウンタ１５が、フォトンのカウント値ｆｃｎｔを算出する（ステップＳ２６２）。このとき、各第２画素１１ａのカウンタ１５も、フォトンのカウント値ｆｃｎｔを算出する（ステップＳ２７２）。

次に、処理回路３０が、ステップＳ２６２で算出されたカウント値ｆｃｎｔに基づいて第１画素１１ａのデッドタイムｔｄ１＿ｉを算出する（ステップＳ２６３）。このとき、処理回路３０は、ステップＳ２７２で算出されたカウント値ｆｃｎｔに基づいて第２画素１１ｂのデッドタイムｔｄ２＿ｉも算出する。

次に、平均化演算回路８０が、第２画素１１ｂのデッドタイムｔｄ２＿ｉの平均値ｔｄ２＿ａを算出する（ステップＳ２７３）。

次に、第１切替回路４１が、処理回路３０と第１メモリ５１とを接続させる。その結果、上記デッドタイムｔｄ１＿ｉが第１メモリ５１に格納される（ステップＳ２６４）。このとき、第２切替回路４２は、平均化演算回路８０と第２メモリ５２とを接続させる。その結果、上記平均値ｔｄ２＿ａが第２メモリ５２に格納される（ステップＳ２７４）。

上述したステップＳ２６１～ステップＳ２６４の動作、およびステップＳ２７１～ステップＳ２７４の動作は、光検出装置２ｃの製造段階、例えば製造テスト時に行われる。

続いて、製品化された光検出装置２に電源を投入した段階の動作について説明する。

電源投入段階では、まず、駆動回路２０が、全ての第２画素１１ｂの入力固定部１６には、ローレベルのテスト信号ＴＥＳＴ２を入力する（ステップＳ２７５）。

次に、第２画素１１ｂのカウンタ１５がフォトカウント値ｆｃｎｔを算出する。続いて、処理回路３０が、算出されたカウント値ｆｃｎｔに基づいてデッドタイムｔｄ２＿ｉを算出する。続いて、平均化演算回路８０が、第２画素１１ｂのデッドタイムｔｄ２＿ｉの平均値ｔｄ２＿ｂを算出する。続いて、第２切替回路４２が、平均化演算回路８０の接続先を第２メモリ５２から第３メモリ５３に切り替える。その結果、上記平均値ｔｄ２＿ｂが第３メモリ５２に格納される（ステップＳ２７６）。

続いて、電源投入後の光検出装置２ｃの撮像段階の動作について説明する。

撮像段階では、まず、駆動回路２０が全ての第１画素１１ａの入力固定部１６にハイレベルのテスト信号ＴＥＳＴ１を入力する（ステップＳ２６５）。このとき、駆動回路２０は、全ての第２画素１１ｂの入力固定部１６に、ハイレベルのテスト信号ＴＥＳＴ２も入力する（ステップＳ２７７）。

次に、第１画素１１ａは、フォトダイオードＰＤで受光された光に含まれるフォトン数をカウントする撮像処理を行う（ステップＳ２６６）。ステップＳ２６６と並行して、第２画素１１ｂでは、第５変形例のステップＳ２５３と同様に、黒ダミー画像の撮像処理を行う（ステップＳ２７８）。本変形例のステップＳ２７８では、第２切替回路４２が、平均化演算回路８０の接続先を第３メモリ５３から減算回路６３に切り替える。そのため、撮像段階で平均化演算回路８０によって算出された第２画素１１ｂのデッドタイムの平均値ｔｄ２＿ａｖｅは、減算回路６３に入力される。

次に、補正回路６０が、第１画素１１ａのカウント値ｆｃｎｔを補正する（ステップＳ２６７）。ステップＳ２６７では、まず、比較回路６２が、第２メモリ５２に格納された第１画素１１ａの平均値ｔｄ１＿ａｖｅと、第３メモリ５３に格納された第２画素１１ｂの平均値ｔｄ２＿ｂとの差分を環境補正係数として算出する。

続いて、主演算回路６１は、第１メモリ５１に格納されたデッドタイムｔｄ１＿ｉを用いて第１画素１１ａにて計測されたカウンタ値ｆｃｎｔ_ｉ・Ｔを補正する。このとき、主演算回路６１は、第２実施形態と同様に、比較回路６２で算出された環境補正係数を用いてカウンタ値ｆｃｎｔ_ｉ・Ｔを補正する。

続いて、減算回路６３が、主演算回路６１の算出値から第２画素１１ｂの平均値ｔｄ２＿ａｖｅを減算する。これにより、主演算回路６１の算出値から暗電流成分（ノイズ成分）が除去される。

以上説明した本変形例によれば、比較回路６２によって、環境変化に対応した環境補正係数が算出されるとともに、減算回路６３によって、第１画素１１ａの計測結果から暗電流成分が除去される。これにより、感度特性を改善しつつ、フォトンを高精度に計測することが可能となる。

（第７変形例）
図１９は、第７変形例に係る光検出装置の概略的な構成を示すブロック図である。図１９では、上述した第２実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。また、図１９では、処理回路３０の後段側の回路構成は、第２実施形態または第４変形例～第６変形例と同様であるため、図示を省略する。

本変形例に係る光検出装置２ｄでは、第２画素１１ｂが、第１画素１１ａとは別の基板（チップ）に配置されている。例えば、第１画素１１ａが、第１実施形態で説明した基板１６１（図６参照）に配置される場合、第２画素１１ｂは、基板１６１と積層される基板１６２（図６参照）に配置される。

第１画素１１ａおよび第２画素１１ｂが上記のように配置されても、第２実施形態や第４変形例～第６変形例で説明した補正シーケンスを行うことによって、第１画素１１ａで計測されたフォトンのカウント値を補正することができる。そのため、本変形においても、感度特性を改善することは可能である。

さらに、本変形例では、画素アレイ部１１の全画素が第１画素１１ａで構成される。これにより、受光領域が拡大されるため、感度特性をさらに改善することは可能である。

（第８変形例）
図２０は、第８変形例に係る光検出装置の概略的な構成を示すブロック図である。図２０では、上述した第２実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。また、図２０では、処理回路３０の後段側の回路構成は、第２実施形態または第４変形例～第６変形例と同様であるため、図示を省略する。

本変形例に係る光検出装置２ｅでは、第２画素１１ｂが、画素アレイ部１０に分散して配置されている。例えば、図２０では、第１画素１１ａと第２画素１１ｂとが、行方向および列方向に関して交互に配置されている。

第１画素１１ａおよび第２画素１１ｂが上記のように配置されても、第２実施形態や第４変形例～第６変形例で説明した補正シーケンスを行うことによって、第１画素１１ａで計測されたフォトンのカウント値を補正することができる。よって、感度特性を改善することは可能である。

さらに、本変形例では、第２画素１１ｂが分散して配置されているため、画素アレイ部１０の面内シェーディング補正を行うことが可能となる。

（第３実施形態）
図２１は、第３実施形態に係る光検出装置の概略的な構成を示すブロック図である。図２０では、上述した第２実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。

本実施形態に係る光検出装置３は、第２実施形態に係る光検出装置２の構成要素に加えて、調整回路１３６をさらに備える。調整回路１３６は、撮像段階の前に、第１画素１１ａの遅延器１３４の遅延時間を調整する。パルス検出部１３からカウンタ１５へのパルスの出力は、遅延器１３４の遅延時間によって調整できる。この遅延時間は、第１画素１１ａのデッドタイムｔｄ１＿ｉに対応する。すなわち、遅延器１３４の遅延時間が長くなると、デッドタイムも長くなる。そのため、調整回路１３６は、遅延器１３４の遅延時間を調整することによって、第１画素１１ａのデッドタイムｔｄ１＿ｉを最適化する。なお、調整回路１３６は、遅延器１３４に内蔵されていてもよいし、外付けされていてもよい。

遅延器１３４が、例えば図３Ｂに示す回路構成を有する場合、抵抗素子３１３、３１４の抵抗値および容量素子３１５、３１６の容量値の少なくとも一方は可変である。そのため、調整回路１３６が、抵抗値および容量値の少なくとも一方を変化させることによって、遅延時間を調整することができる。

また、遅延器１３４が、図３Ｃに示す回路構成を有する場合には、調整回路１３６は、バイアス信号ＢＩＡＳ＿Ｐの電圧を変化させることによって、遅延時間を調整することができる。さらに、遅延器１３４が、図３Ｄに示す回路構成を有する場合には、調整回路１３６は、バイアス信号ＢＩＡＳ＿Ｎの電圧を変化させることによって、遅延時間を調整することができる。

調整回路１３６は、遅延器１３４の遅延時間を変化させるたびに処理回路３０で算出されるデッドタイムｔｄ１＿ｉに基づいて最適な遅延時間を決定する。ここで、図２２を参照して遅延時間の最適化処理について説明する。

図２２は、遅延時間の最適化処理のシーケンス図である。図２２に示すシーケンス図では、まず、駆動回路２０が全ての第１画素１１ａの入力固定部１６にローレベルのテスト信号ＴＥＳＴ１を入力する（ステップＳ３０１）。このとき、各第１画素１１ａの遅延器１３４の遅延時間は、予め設定された調整範囲内の下限値に設定されている。

次に、第１画素１１ａのカウンタ１５が、カウント値ｆｃｎｔを算出する（ステップＳ３０２）。

次に、処理回路３０が、ステップＳ３０２で算出されたカウント値ｆｃｎｔに基づいて、デッドタイムｔｄ１＿ｉを算出する（ステップＳ３０３）。

次に、調整回路１３６は、遅延時間を下限値から変更する（ステップＳ３０４）。ステップＳ３０４では、調整回路１３６は、例えば、所定のステップ幅で遅延時間を増加する。遅延時間が変更されると、再びステップＳ３０２に戻って、第１画素１１ａのカウンタ１５が、変更された遅延時間に基づくカウント値ｆｃｎｔを算出する。このようにステップＳ３０２～ステップＳ３０４の処理は、遅延器１３４の遅延時間の変更値が、調整範囲内の上限値に達するまで繰り返される。

次に、調整回路１４６が、調整範囲内で最適な遅延時間を決定する（ステップＳ３０５）。本実施形態に係る光検出装置３において、第１画素１１ａ間におけるデッドタイムｔｄ１＿ｉのばらつきが小さくなるにつれて、フォトカウントの精度が高くなる。そのため、ステップＳ３０５では、調整回路１４６は、第１画素１１ａ間において、デッドタイムの最小値と最大値との差分が最小となる遅延時間を、最適な遅延時間として決定する。その後、決定された遅延時間で撮像段階の動作が行われる。撮像段階の動作内容は、第２実施形態と同様であるため、説明を省略する。

以上説明した本実施形態によれば、上述した第２実施形態と同様に、主演算回路６１が、各第１画素１１ａで計測されたカウンタ値を補正することによって、第１画素１１ａ間におけるデッドタイムのばらつきを低減することができる。このとき、主演算回路６１が、比較回路６２で算出された環境補正係数を用いることによって、撮像段階で、印加電圧や温度等の環境がダイナミックに変化しても、オンライン補正することが可能となる。

さらに、本実施形態では、調整回路１３６が、第１画素１１ａの遅延器１３４の遅延時間を最適化することによって、第１画素１１ａ間におけるデッドタイムのばらつきをさらに低減することが可能となる。

（第４実施形態）
図２３は、第４実施形態に係る画素の回路構成の一例を示す図である。上述した第１実施形態に係る画素１１と同様の回路素子には、同じ符号を付し、重複する説明を省略する。図２に示す画素１１では、フォトダイオードＰＤのカソードが光応答部１２の出力端となっている。一方、本実施形態に係る画素１１０では、フォトダイオードＰＤのアノードが、光応答部１２の出力端となっている。

また、画素１１０の光応答部１２では、トランジスタ１２０が、Ｎチャネル型のＭＯＳトランジスタである。さらに、フォトダイオードＰＤとトランジスタ１２０との間には、Ｐチャネル型のＭＯＳトランジスタ１２１が、配置されている。ＭＯＳトランジスタ１２１は、駆動回路２０の制御に基づいてオンまたはオフする。ＭＯＳトランジスタ１２１がオン状態のときに、フォトダイオードＰＤのアノードがＭＯＳトランジスタ１２１を介して入力固定部１６に接続される。

画素１１０のパルス検出部１３では、入力トランジスタ１３０がＮチャネル型のＭＯＳトランジスタである一方で、トランジスタ１３１が、Ｐチャネル型のＭＯＳトランジスタである。また、入力トランジスタのドレインとインバータ１３２との間には、インバータ１３８がさらに配置されている。

画素１１０の動的分離スイッチ部１４では、トランジスタ１４０がＮチャネル型のＭＯＳトランジスタである。

画素１１０の入力固定部１６の一方の入力端子は、信号線Ｖｉ１を介して光応答部１２に接続されている。入力固定部１６の他方の入力端子は、電源電位Ｖｄｄに固定されている。

上記のように構成された本実施形態の画素１１０では、各画素１１０の入力固定部１６が、パルス検出部１３の入力電圧を一時的に電源電位Ｖｄｄに固定することによって、入力トランジスタ１３０がオン状態となって各画素１１０の補正に必要なデータ値を取得することができる。そのため、補正回路６０が、第１実施形態と同様に、このデータ値を用いた補正演算を行うことによって、画素１１０間におけるデッドタイムのばらつきを低減することができる。これにより、高照度の環境下における感度特性をさらに改善することが可能となる。なお、本実施形態では、入力固定部１６によって一時的に固定されるパルス検出部１３の入力電圧は、電源電位Ｖｄｄに限定されず、入力トランジスタ１３０がオン状態になる電位であればよい。また、本実施形態に係る画素１１０の回路構成を上述した第２実施形態および各変形例に適用してもよい。

（第５実施形態）
図２４は、光検出装置を用いた測距の例を模式的に示す図である。図２４には、光源９１および測距装置９０を用いて、物体９２までの距離を求める場合が示されている。光源９１は、光ｅｍを物体９２に向けて照射する。測距装置９０は、光検出装置１によって光ｅｍの物体９２上での反射光ｒｌを検出する。図２に示した物体９２は、自動車となっているが、物体の種類については、問わない。

図２５は、測距装置９０の概略的な構成を示すブロック図である。図２５に示す測距装置９０は、光検出装置１００と、バッファ１０１と、計測回路１０２と、を備える。

光検出装置１００には、上述した各実施形態に係る光検出装置１～３のいずれかを適用することができる。光検出装置１００の後段には、バッファ１０１を介して計測回路１０２が接続されている。バッファ１０１は、サンプラ回路ともよばれ、光検出装置１００から出力された信号をデジタル化する。本実施形態では、図２５に示したように、複数の光検出装置１００およびバッファ１０１が、計測回路１０２に接続されていてもよい。

計測回路１０２は、例えば、ＴＤＣ（Time to Digital Converter）およびヒストグラム生成器を備えている。ＴＤＣは、信号線ＴＩＭから入力された光の照射時刻に関する情報に基づき、光の照射時刻からフォトンの入射時刻までの時間を計測する。この時間は、光源９１から照射された光ｅｍが物体９２で反射し、測距装置９０に戻ってくるまでの飛行時間（ＴｏＦ）に相当する。ヒストグラム生成器は、複数回にわたる飛行時間の計測結果を蓄積し、ヒストグラムを生成する。複数回にわたって飛行時間の計測を行うことにより、背景光（外乱光）と、光源９１から照射した光の反射光ｒｌとを識別することが可能となる。ヒストグラムの生成時には、複数回にわたる飛行時間の計測結果の平均などの演算が行われてもよい。ヒストグラムのピークを求めることにより、光検出装置１００と、物体９２との間の距離を計算することが可能となる。

計測回路１０２は、例えば、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）などのハードウェア回路によって実現することができる。ただし、計測回路１０２の機能は、ＣＰＵ（中央処理装置）と、ＣＰＵ上で実行されるプログラムによって実現されていてもよい。計測回路１０２は、プログラムおよびプログラムの実行に必要なデータを保存するメモリまたはストレージを含んでいてもよい。

上述した本実施形態によれば、光検出装置１００の感度特性が改善されるので、測距精度を向上させることが可能となる。

（第６実施形態）
図２６は、第６実施形態に係る電子機器の概略的な構成を示すブロック図である。図２６に示す電子機器２００は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。

電子機器２００は、例えば、光検出装置２１０、光学系２１１、シャッタ装置２１２、ＤＳＰ回路２１３、フレームメモリ２１４、表示部２１５、記憶部２１６、操作部２１７および電源部２１８を備える。電子機器２００において、光検出装置２１０、シャッタ装置２１２、ＤＳＰ回路２１３、フレームメモリ２１４、表示部２１５、記憶部２１６、操作部２１７および電源部２１８は、バスライン２１９を介して相互に接続されている。

光検出装置２１０には、上述した各実施形態に係る光検出装置１～３のいずれかを適用することができる。光学系２１１は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を光検出装置２１０に導き、光検出装置２１０の受光面に結像させる。

シャッタ装置２１２は、光学系２１１および光検出装置２１０の間に配置され、光検出装置２１０への光照射期間および遮光期間を制御する。ＤＳＰ回路２１３は、光検出装置２１０の出力信号を処理する信号処理回路である。フレームメモリ２１４は、ＤＳＰ回路２１３により処理された画像データを、フレーム単位で一時的に保持する。

表示部２１５は、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネル等のパネル型表示装置からなり、光検出装置２１０で撮像された動画又は静止画を表示する。記憶部２１６は、光検出装置２１０で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。

操作部２１７は、ユーザによる操作に従い、電子機器２００が有する各種の機能についての操作指令を発する。電源部２１８は、光検出装置２１０、シャッタ装置２１２、ＤＳＰ回路２１３、フレームメモリ２１４、表示部２１５、記憶部２１６および操作部２１７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上記のように構成された電子機器２００において、ユーザが、操作部２１７を操作することにより撮像開始を指示すると、操作部２１７は、撮像指令を光検出装置２１０に送信する。光検出装置２１０は、撮像指令を受けると、各種設定（例えば、上述の画質調整など）を行う。続いて、光検出装置２１０は、所定の撮像方式での撮像を実行する。

光検出装置２１０は、撮像により得られた信号をＤＳＰ回路２１３に出力する。ＤＳＰ回路２１３は、光検出装置２１０の出力信号に対して所定の信号処理（例えばノイズ低減処理など）を行う。ＤＳＰ回路２１３は、所定の信号処理がなされた画像データをフレームメモリ２１４に保持させ、フレームメモリ２１４は、画像データを記憶部２１６に記憶させる。このようにして、電子機器２００における撮像が行われる。

本実施形態に係る光検出装置２１０では、上述した第１実施形態と同じように、

＜移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図２７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図２８は、撮像部１２０３１の設置位置の例を示す図である。

図２８では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。

撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図２８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、撮像部１２０３１に、上述の光検出装置を実装することができる。撮像部１２０３１に、本開示に係る技術を適用することにより、感度特性が改善されるので、正確な距離情報を得ることができ、車両１２１００の機能性および安全性を高めることができる。

なお、本技術は、以下のような構成をとることができる。
（１） 入射光に含まれるフォトン数をカウントする複数の画素と、
前記複数の画素のカウント値の補正に用いる補正値を格納するメモリと、
前記補正値を用いて前記カウント値を補正する補正回路と、を備え、
前記複数の画素が、
前記フォトンに反応する光応答部と、
前記光応答部の反応結果が入力される入力トランジスタを含み、前記反応結果を示すパルスを検出するパルス検出部と、
前記パルスに基づいて、前記カウント値を計測するカウンタと、
前記光応答部と前記パルス検出部との電気的な接続を動的に分離する動的分離スイッチ部と、
前記パルス検出部の入力電圧を前記入力トランジスタがオン状態となる電位に一時的に固定する入力固定部と、を含む、光検出装置。
（２）前記入力トランジスタがオン状態となる電位が、グランド電位である、（１）に記載の光検出装置。
（３） 前記カウンタ値に基づいて、前記フォトン数のカウント時に生じるデッドタイムを算出する処理回路をさらに備える、（２）に記載の光検出装置。
（４） 前記補正値は、前記入力電圧が前記グランド電位に固定されたときに前記処理回路によって算出されたデッドタイムである、（３）に記載の光検出装置。
（５） 前記補正回路は、前記入力固定部によって前記パルス検出部が前記光応答部に接続された状態のときに前記カウンタで計測されたカウンタ値を補正する、（４）に記載の光検出装置。
（６） 前記メモリは、前記複数の画素の全ての前記補正値を格納するフレームメモリである、（１）から（５）のいずれかに記載の光検出装置。
（７） 前記複数の画素にそれぞれ配置された複数の前記パルス検出部の前記パルスを加算する加算回路をさらに備え、
前記カウンタは、前記加算回路で算出された加算値に基づいて、前記カウント値を算出する、（１）から（６）のいずれかに記載の光検出装置。
（８） 前記複数の画素にそれぞれ配置された複数の前記光応答部の出力信号を加算する加算回路をさらに備え、
前記パルス検出部は、前記加算回路で算出された加算値に基づいて、前記パルスを検出する、（１）から（６）のいずれかに記載の光検出装置。
（９） 前記複数の画素を駆動するための駆動信号を出力する駆動回路と、
前記複数の画素と前記駆動回路との間に配置され、前記駆動信号を前記複数の画素へ伝送するタイミングを調整するタイミング調整回路と、をさらに備える、（１）から（８）のいずれかに記載の光検出装置。
（１０） 前記複数の画素は、複数の第１画素と、少なくとも１つ以上の第２画素と、を含み、
前記デッドタイムの平均値を算出する平均化演算回路をさらに備え、
前記補正回路は、前記入力電圧が前記グランド電位に固定されたときに算出された前記平均値と、前記パルス検出部と前記光応答部とが接続されたときに算出された前記平均値との比較結果に基づいて環境補正係数を算出する比較回路と、前記環境補正係数を用いて前記第１画素の前記カウント値を補正する主演算回路と、を有する、（３）に記載の光検出装置。
（１１） 前記第２画素は、前記入力電圧が前記グランド電位に常時固定された画素であるか、または前記入射光を遮光する遮光画素である、（１０）に記載の光検出装置。
（１２） 前記比較回路は、前記入力電圧が前記グランド電位に固定されたときに算出された前記第１画素の前記平均値と、前記パルス検出部と前記光応答部とが接続されたときに算出された前記第２画素の前記平均値と、の比較結果に基づいて前記環境補正係数を算出する、（１０）または（１１）に記載の光検出装置。
（１３） 前記複数の画素は、複数の第１画素と、前記複数の第１画素の数よりも少なく、前記入射光を遮光する少なくとも１つ以上の第２画素と、を含み、
前記デッドタイムの平均値を算出する平均化演算回路をさらに備え、
前記補正回路は、前記第１画素の前記カウント値を補正する主演算回路と、前記主演算回路の算出値から前記第２画素の前記平均値を減算する減算回路と、を有する、（３）に記載の光検出装置。
（１４） 前記補正回路は、前記入力電圧が前記グランド電位に固定されたときに算出された前記第１画素の前記平均値と、前記パルス検出部と前記光応答部とが接続されたときに算出された前記第２画素の前記平均値と、の比較結果に基づいて環境補正係数を算出する比較回路をさらに有し、
前記主演算回路は、前記環境補正係数を用いて前記第１画素の前記カウント値を補正する、（１３）に記載の光検出装置。
（１５） 前記複数の第１画素および複数の前記第２画素が行列状に配置された画素アレイ部をさらに備え、
前記複数の第１画素が、前記画素アレイ部の中央領域に配置され、
前記複数の第２画素が、前記複数の第１画素の配置領域を囲むように行方向および列方向に並んで配列されている、（１０）から（１４）のいずれかに記載の光検出装置。
（１６） 前記第２画素が、前記第１画素と異なる基板に配置されている、（１０）から（１４）のいずれかに記載の光検出装置。
（１７） 前記複数の第１画素および前記第２画素が行列状に配置された画素アレイ部をさらに備え、
前記第２画素が、前記画素アレイ部内に分散して配置されている、（１０）から（１４）のいずれかに記載の光検出装置。
（１８） 前記パルス検出部が、前記カウンタへの前記パルスの出力を遅延させる遅延器を有し、
前記デッドタイムに基づいて前記遅延器の遅延時間を調整する調整回路をさらに備える、（１）から（１７）のいずれかに記載の光検出装置。
（１９） 複数の光検出装置を備える測距装置であって、
前記複数の光検出装置の各々が、
入射光に含まれるフォトン数をカウントする複数の画素と、
前記複数の画素のカウント値の補正に用いる補正値を格納するメモリと、
前記補正値を用いて前記カウント値を補正する補正回路と、を有し、
前記複数の画素が、
前記フォトンに反応する光応答部と、
前記光応答部の反応結果が入力される入力トランジスタを含み、前記反応結果を示すパルスを検出するパルス検出部と、
前記パルスに基づいて、前記カウント値を計測するカウンタと、
前記光応答部と前記パルス検出部との電気的な接続を動的に分離する動的分離スイッチ部と、
前記パルス検出部の入力電圧を前記入力トランジスタがオン状態となる電位に一時的に固定する入力固定部と、を含む測距装置。
（２０） 光検出装置を備える電子機器であって、
前記複数の光検出装置の各々が、
入射光に含まれるフォトン数をカウントする複数の画素と、
前記複数の画素のカウント値の補正に用いる補正値を格納するメモリと、
前記補正値を用いて前記カウント値を補正する補正回路と、を有し、
前記複数の画素が、
前記フォトンに反応する光応答部と、
前記光応答部の反応結果が入力される入力トランジスタを含み、前記反応結果を示すパルスを検出するパルス検出部と、
前記パルスに基づいて、前記カウント値を計測するカウンタと、
前記光応答部と前記パルス検出部との電気的な接続を動的に分離する動的分離スイッチ部と、
前記パルス検出部の入力電圧を前記入力トランジスタがオン状態となる電位に一時的に固定する入力固定部と、を含む電子機器。

本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１１：画素
１１ａ：第１画素
１１ｂ：第２画素
１２：光応答部
１３：パルス検出部
１４：動的分離スイッチ
１５：カウンタ
１６：入力固定部
１７：加算回路
２０：駆動回路
３０：処理回路
５０：メモリ
６０：補正回路
６１：主演算回路
６２：比較回路
６３：減算回路
７０：タイミング調整回路
８０：平均化演算回路
９０：測距装置
１３０：入力トランジスタ
１３４：遅延器
１３６：調整回路
２００：電子機器

Claims (20)

1. 入射光に含まれるフォトン数をカウントする複数の画素と、
   前記複数の画素のカウント値の補正に用いる補正値を格納するメモリと、
   前記補正値を用いて前記カウント値を補正する補正回路と、を備え、
   前記複数の画素が、
   前記フォトンに反応する光応答部と、
   前記光応答部の反応結果が入力される入力トランジスタを含み、前記反応結果を示すパルスを検出するパルス検出部と、
   前記パルスに基づいて、前記カウント値を計測するカウンタと、
   前記光応答部と前記パルス検出部との電気的な接続を動的に分離する動的分離スイッチ部と、
   前記パルス検出部の入力電圧を、前記入力トランジスタがオン状態となる電位に一時的に固定する入力固定部と、を含む、光検出装置。
2. 前記入力トランジスタがオン状態となる電位が、グランド電位である、請求項１に記載の光検出装置。
3. 前記カウンタ値に基づいて、前記フォトン数のカウント時に生じるデッドタイムを算出する処理回路をさらに備える、請求項２に記載の光検出装置。
4. 前記補正値は、前記入力電圧が前記グランド電位に固定されたときに前記処理回路によって算出されたデッドタイムである、請求項３に記載の光検出装置。
5. 前記補正回路は、前記入力固定部によって前記パルス検出部が前記光応答部に接続された状態のときに前記カウンタで計測されたカウンタ値を補正する、請求項４に記載の光検出装置。
6. 前記メモリは、前記複数の画素の全ての前記補正値を格納するフレームメモリである、請求項１に記載の光検出装置。
7. 前記複数の画素にそれぞれ配置された複数の前記パルス検出部の前記パルスを加算する加算回路をさらに備え、
   前記カウンタは、前記加算回路で算出された加算値に基づいて、前記カウント値を算出する、請求項１に記載の光検出装置。
8. 前記複数の画素にそれぞれ配置された複数の前記光応答部の出力信号を加算する加算回路をさらに備え、
   前記パルス検出部は、前記加算回路で算出された加算値に基づいて、前記パルスを検出する、請求項１に記載の光検出装置。
9. 前記複数の画素を駆動するための駆動信号を出力する駆動回路と、
   前記複数の画素と前記駆動回路との間に配置され、前記駆動信号を前記複数の画素へ伝送するタイミングを調整するタイミング調整回路と、をさらに備える、請求項１に記載の光検出装置。
10. 前記複数の画素は、複数の第１画素と、少なくとも１つ以上の第２画素と、を含み、
    前記デッドタイムの平均値を算出する平均化演算回路をさらに備え、
    前記補正回路は、前記入力電圧が前記グランド電位に固定されたときに算出された前記平均値と、前記パルス検出部と前記光応答部とが接続されたときに算出された前記平均値との比較結果に基づいて環境補正係数を算出する比較回路と、前記環境補正係数を用いて前記第１画素の前記カウント値を補正する主演算回路と、を有する、請求項３に記載の光検出装置。
11. 前記第２画素は、前記入力電圧が前記グランド電位に常時固定された画素であるか、または前記入射光を遮光する遮光画素である、請求項１０に記載の光検出装置。
12. 前記比較回路は、前記入力電圧が前記グランド電位に固定されたときに算出された前記第１画素の前記平均値と、前記パルス検出部と前記光応答部とが接続されたときに算出された前記第２画素の前記平均値と、の比較結果に基づいて前記環境補正係数を算出する、請求項１０に記載の光検出装置。
13. 前記複数の画素は、複数の第１画素と、前記複数の第１画素の数よりも少なく、前記入射光を遮光する少なくとも１つ以上の第２画素と、を含み、
    前記デッドタイムの平均値を算出する平均化演算回路をさらに備え、
    前記補正回路は、前記第１画素の前記カウント値を補正する主演算回路と、前記主演算回路の算出値から前記第２画素の前記平均値を減算する減算回路と、を有する、請求項３に記載の光検出装置。
14. 前記補正回路は、前記入力電圧が前記グランド電位に固定されたときに算出された前記第１画素の前記平均値と、前記パルス検出部と前記光応答部とが接続されたときに算出された前記第２画素の前記平均値と、の比較結果に基づいて環境補正係数を算出する比較回路をさらに有し、
    前記主演算回路は、前記環境補正係数を用いて前記第１画素の前記カウント値を補正する、請求項１３に記載の光検出装置。
15. 前記複数の第１画素および複数の前記第２画素が行列状に配置された画素アレイ部をさらに備え、
    前記複数の第１画素が、前記画素アレイ部の中央領域に配置され、
    前記複数の第２画素が、前記複数の第１画素の配置領域を囲むように行方向および列方向に並んで配列されている、請求項１０に記載の光検出装置。
16. 前記第２画素が、前記第１画素と異なる基板に配置されている、請求項１０に記載の光検出装置。
17. 前記複数の第１画素および前記第２画素が行列状に配置された画素アレイ部をさらに備え、
    前記第２画素が、前記画素アレイ部内に分散して配置されている、請求項１０に記載の光検出装置。
18. 前記パルス検出部が、前記カウンタへの前記パルスの出力を遅延させる遅延器を有し、
    前記デッドタイムに基づいて前記遅延器の遅延時間を調整する調整回路をさらに備える、請求項１に記載の光検出装置。
19. 複数の光検出装置を備える測距装置であって、
    前記複数の光検出装置の各々が、
    入射光に含まれるフォトン数をカウントする複数の画素と、
    前記複数の画素のカウント値の補正に用いる補正値を格納するメモリと、
    前記補正値を用いて前記カウント値を補正する補正回路と、を有し、
    前記複数の画素が、
    前記フォトンに反応する光応答部と、
    前記光応答部の反応結果が入力される入力トランジスタを含み、前記反応結果を示すパルスを検出するパルス検出部と、
    前記パルスに基づいて、前記カウント値を計測するカウンタと、
    前記光応答部と前記パルス検出部との電気的な接続を動的に分離する動的分離スイッチ部と、
    前記パルス検出部の入力電圧を前記入力トランジスタがオン状態となる電位に一時的に固定する入力固定部と、を含む測距装置。
20. 光検出装置を備える電子機器であって、
    前記複数の光検出装置の各々が、
    入射光に含まれるフォトン数をカウントする複数の画素と、
    前記複数の画素のカウント値の補正に用いる補正値を格納するメモリと、
    前記補正値を用いて前記カウント値を補正する補正回路と、を有し、
    前記複数の画素が、
    前記フォトンに反応する光応答部と、
    前記光応答部の反応結果が入力される入力トランジスタを含み、前記反応結果を示すパルスを検出するパルス検出部と、
    前記パルスに基づいて、前記カウント値を計測するカウンタと、
    前記光応答部と前記パルス検出部との電気的な接続を動的に分離する動的分離スイッチ部と、
    前記パルス検出部の入力電圧を前記入力トランジスタがオン状態となる電位に一時的に固定する入力固定部と、を含む電子機器。

Images