JP2023037041A - 撮像回路および撮像装置 - Google Patents

Abstract

【課題】回路規模を抑制しつつ、高速な読み出しを行うことが可能な撮像回路および撮像装置を提供する。【解決手段】本開示による撮像回路は、入射光を光電変換して光電流を生成する光電変換素子と、前記光電流を電圧信号に変換する電流電圧変換回路とを含む、複数の回路ブロックと、前記複数の回路ブロックのうち、少なくともいずれかより供給された前記電圧信号をしきい値と比較した結果に応じてアドレスイベントの検出信号を生成する量子化器と、前記量子化器の後段に接続されたデマルチプレクサと、前記デマルチプレクサの異なる出力端子に接続された、複数のラッチ回路とを備える。【選択図】図７

Description

本開示は、撮像回路および撮像装置に関する。

一般的な撮像装置では、同期信号のタイミングで画像データ（フレーム）を撮像する、同期型の撮像素子がしばしば用いられる。ただし、同期型の撮像素子は、同期信号の周期（例えば、１／６０秒）ごとにしか画像データを得ることができず、画像データをより高速に取得する用途には適さない。そこで、非同期型の撮像素子が提案されている。非同期型の撮像素子の画素は、アドレスごとに、光量がしきい値を超えた旨をイベントとしてリアルタイムに検出することが可能なイベント検出回路を含む。

特表２０１６－５３３１４０号公報

非同期型の撮像素子は、同期型の撮像素子と比べて高速にデータを生成し、出力することが可能である。非同期型の撮像素子を使うと、例えば、交通分野において、人または障害物を画像認識する処理を高速に実行して、安全性を向上させることができる。しかし、アドレスイベント検出回路を画素ごとに設けると、実装面積が同期型と比べて大きくなってしまうという課題がある。

本開示は、回路規模を抑制しつつ、高速な読み出しを行うことが可能な撮像回路および撮像装置を提供する。

本開示による撮像回路の一態様は、入射光を光電変換して光電流を生成する光電変換素子と、前記光電流を電圧信号に変換する電流電圧変換回路とを含む、複数の回路ブロックと、前記複数の回路ブロックのうち、少なくともいずれかより供給された前記電圧信号をしきい値と比較した結果に応じてアドレスイベントの検出信号を生成する量子化器と、前記量子化器の後段に接続されたデマルチプレクサと、前記デマルチプレクサの異なる出力端子に接続された、複数のラッチ回路とを備えていてもよい。

前記複数のラッチ回路のそれぞれは、前記量子化器で検出された前記アドレスイベントを格納するように構成されていてもよい。

前記ラッチ回路の数は、２以上であり、前記光電変換素子の数の２倍以下であってもよい。

前記複数の回路ブロックのそれぞれは、インピーダンス変換を行うバッファ回路と、前記電圧信号を差分電圧に変換する減算器とを含んでいてもよい。

前記量子化器は、前記複数の回路ブロックのうち、少なくともいずれかより供給された前記電圧信号が第１しきい値電圧を超えたときにオンイベントを検出してもよい。

前記量子化器は、前記複数の回路ブロックのうち、少なくともいずれかより供給された前記電圧信号が第２しきい値電圧を下回ったときにオフイベントを検出してもよい。

複数の前記光電変換素子のうち、選択した少なくとも一部の前記光電変換素子について、前記オンイベントおよび前記オフイベントの両方を読み出し、前記オンイベントおよび前記オフイベントのそれぞれを前記複数のラッチ回路に格納するように構成されていてもよい。

前記複数のラッチ回路に格納された前記オンイベントおよび前記オフイベントが読み出し線を介して転送された後、複数の前記光電変換素子のうち、残りの前記光電変換素子について、前記オンイベントおよび前記オフイベントの両方を読み出し、前記オンイベントおよび前記オフイベントのそれぞれを前記複数のラッチ回路に格納するように構成されていてもよい。

複数の前記光電変換素子は、読み出し線と略垂直な方向に配列されていてもよい。

複数の前記光電変換素子は、読み出し線と略平行な方向に配列されていてもよい。

本開示による撮像装置の一態様は、記憶部と、複数の撮像回路とを備え、それぞれの前記撮像回路が有する複数のラッチ回路は、異なる読み出し線に接続されており、複数の前記撮像回路の対応する前記ラッチ回路は、同一の前記読み出し線に接続されており、複数の前記読み出し線の後段には、前記記憶部が接続されていてもよい。

前記撮像回路ごとに、前記ラッチ回路に格納された前記アドレスイベントを前記記憶部に転送するように構成されていてもよい。

前記撮像回路ごとに、前記ラッチ回路に格納されたオンイベントまたはオフイベントが交互に読み出され、前記記憶部に転送するように構成されていてもよい。

本開示による撮像装置の一態様は、記憶部と、複数の撮像回路を備え、それぞれの前記撮像回路が有する複数のラッチ回路は、複数の読み出し線のうち、一部の前記読み出し線に接続されており、それぞれの前記撮像回路が有する複数のラッチ回路は、同一の前記読み出し線に接続されるグループに分けられており、前記撮像回路によって、前記複数のラッチ回路が接続される前記読み出し線が異なっており、複数の前記読み出し線の後段には、前記記憶部が接続されていてもよい。

複数の前記撮像回路について、前記グループに属する前記ラッチ回路のうち、いずれかの前記ラッチ回路に格納された前記アドレスイベントを読み出し、前記記憶部に転送するように構成されていてもよい。

それぞれの前記撮像回路から読み出され、前記記憶部に転送される前記アドレスイベントは、オンイベントおよびオフイベントの両方を含んでいてもよい。

複数の前記撮像回路について、前記ラッチ回路に格納されたオンイベントまたはオフイベントが交互に読み出され、前記記憶部に転送するように構成されていてもよい。

本開示による撮像装置の構成例を示したブロック図。 撮像素子の積層構造の例を示した図。 本開示による受光チップの例を示した平面図。 本開示による検出チップの例を示した平面図。 アドレスイベント検出部の例を示した平面図。 アドレスイベント検出回路の構成例を示したブロック図。 本開示によるアドレスイベント回路の例を示した回路図。 ラッチ回路の例を示した回路図。 フォトダイオードの半数に等しい数のラッチ回路を有するアドレスイベント回路の例を示す図。 フォトダイオードの倍の数に等しい数のラッチ回路を有するアドレスイベント回路の例を示す図。 フォトダイオードの数に等しい数のラッチ回路を有するアドレスイベント回路の例を示す図。 ３つのラッチ回路を有するアドレスイベント回路の例を示した図。 ４本の読み出し線に接続されたアドレスイベント回路の例を示す図。 ４本の読み出し線に接続された複数のアドレスイベント回路の例を示す図。 ２本の読み出し線に接続されたアドレスイベント回路の例を示す図。 リードパターンＡのフェーズ＃Ｎの例を示した図。 リードパターンＡのフェーズ＃（Ｎ＋１）の例を示した図。 リードパターンＢのフェーズ＃Ｎの例を示した図。 リードパターンＢのフェーズ＃（Ｎ＋１）の例を示した図。 リードパターンＣのフェーズ＃Ｎの例を示した図。 リードパターンＣのフェーズ＃（Ｎ＋１）の例を示した図。 リードパターンＤのフェーズ＃Ｎの例を示した図。 リードパターンＤのフェーズ＃（Ｎ＋１）の例を示した図。 リードパターンＥのフェーズ＃Ｎの例を示した図。 リードパターンＥのフェーズ＃（Ｎ＋１）の例を示した図。 リードパターンＦのフェーズ＃Ｎの例を示した図。 リードパターンＦのフェーズ＃（Ｎ＋１）の例を示した図。 リードパターンＧのフェーズ＃Ｎの例を示した図。 リードパターンＧのフェーズ＃（Ｎ＋１）の例を示した図。 リードパターンＨのフェーズ＃Ｎの例を示した図。 リードパターンＨのフェーズ＃（Ｎ＋１）の例を示した図。 車両制御システムの概略的な構成例を示すブロック図。 撮像部及び車外情報検出部の設置位置の例を示す図。

以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

［撮像装置の構成例］
図１は、本開示による撮像装置の構成例を示したブロック図である。図１の撮像装置１００は、撮像レンズ１１０、撮像素子２００、記憶部１２０および制御部１３０を備える。撮像装置１００は、例えば、ウェアラブルデバイスに搭載されるカメラまたは車載カメラである。

撮像レンズ１１０は、入射光を撮像素子２００上に集光する。

撮像素子２００は、複数の画素を有する。複数の画素のそれぞれは、輝度の変化量の絶対値がしきい値を超えた場合、アドレスイベントを生成する。アドレスイベントは、例えば、オンイベントと、オフイベントとを含む。ここで、オンイベントは、検出輝度が第１しきい値を超えたことを示す。オフイベントは、検出輝度が第２しきい値を下回ったことを示す。例えば、第１しきい値として、基準値より大きい値を使うことができる。また、第２しきい値として、基準値より小さい値を使うことができる。ただし、第１しきい値および第２しきい値の設定方法を限定するものではない。

撮像素子２００の各画素は、アドレスイベントの検出結果を示す検出信号を出力する。それぞれの検出信号は、例えば、オンイベントの有無を示すオンイベント検出信号ＶＣＨと、オフイベントの有無を示すオフイベント検出信号ＶＣＬとを含む。なお、撮像素子２００内の画素は、オンイベントとオフイベントの両方を検出対象としてもよいし、これらのイベントのいずれかを検出対象としてもよい。

撮像素子２００は、検出信号より画像データを生成することができる。また、撮像素子２００は、画像データに対して認識処理などの所定の処理を実行する。そして、撮像素子２００は、信号線２０９を介して、処理後のデータを記憶部１２０に出力する。

記憶部１２０は、撮像素子２００から出力されたデータを記録するものである。制御部１３０は、撮像素子２００を制御し、所望のタイミングにおける画像データの撮像を実現する。

［撮像素子の構成例］
図２は、撮像素子２００の積層構造の一例を示している。図２の撮像素子２００は、検出チップ２０２と、検出チップ２０２の上に積層された受光チップ２０１とを備える。ビアなどの接続部を介し、これらのチップ間を電気的に接続することが可能である。電気的な接続は、ビアに限らず、例えば、Ｃｕ－Ｃｕ接合またはバンプによるものであってもよい。

図３は、受光チップ２０１の一例を示した平面図である。受光チップ２０１には、受光部２２０が設けられている。受光部２２０には、二次元格子状に複数のフォトダイオード２２１が配列される。フォトダイオード２２１は、入射光を光電変換し光電流を生成するように構成されている。これらのフォトダイオード２２１のそれぞれには、例えば、行アドレスと、列アドレスとを含む画素アドレスが割り当てられる。このため、行アドレス、列アドレスまたは画素アドレスを指定し、各種の制御を行うことが可能である。

図４は、検出チップ２０２の一例を示した平面図である。図４の検出チップ２０２は、信号処理回路２３０と、行駆動回路２５１と、列駆動回路２５２と、アドレス保持部２５３と、アドレスイベント検出部２６０とを備えている。

アドレスイベント検出部２６０は、複数のフォトダイオード２２１（画素）のそれぞれについて輝度の変化量の絶対値が所定のしきい値を超えたとき、アドレスイベントを生成する。そして、アドレスイベント検出部２６０は、各画素について、アドレスイベントの検出結果を示した検出信号を生成する。そして、アドレスイベント検出部２６０は、イネーブル信号に応じて検出信号を信号処理回路２３０に入力する。

ここで、イネーブル信号とは、各画素について、検出信号の出力を有効にするか否かを指定する信号である。イネーブル信号が出力を有効化させる波形である場合には、対応する画素から検出信号が出力される。一方、イネーブル信号が出力を無効化にさせる波形である場合には、対応する画素から検出信号は出力されない。

行駆動回路２５１は、行アドレスを選択し、当該行アドレスに対応する検出信号をアドレスイベント検出部２６０に出力するように構成されている。

列駆動回路２５２は、列アドレスを選択し、当該列アドレスに対応する検出信号をアドレスイベント検出部２６０に出力させるように構成されている。

アドレス保持部２５３は、異常が生じた欠陥画素の画素アドレスを保持するように構成されている。

信号処理回路２３０は、アドレスイベント検出部２６０からの検出信号に対して所定の信号処理を実行するものである。この信号処理回路２３０は、検出信号を画素信号として二次元格子状に配列し、画像データを取得する。そして、信号処理回路２３０は、その画像データに対して画像認識処理などの信号処理を実行する。

なお、信号処理回路２３０は、画素ごとにアドレスイベントの検出頻度を取得し、検出頻度の統計量に基づいて欠陥画素を特定する機能を備えていてもよい。この場合、信号処理回路２３０は、その欠陥画素の画素アドレスをアドレス保持部２５３に保持する。また、信号処理回路２３０は、画素毎にイネーブル信号を生成し、アドレスイベント検出部２６０に供給する。欠陥画素に対応するイネーブル信号については、出力を無効にする波形のイネーブル信号が出力される。

図５は、アドレスイベント検出部２６０の平面図の一例である。図５にアドレスイベント検出部２６０には、二次元格子状に複数のアドレスイベント検出回路３００が配列されている。それぞれのアドレスイベント検出回路３００には画素アドレスが割り当てられる。また、アドレスイベント検出回路３００は、同一アドレスまたは対応するアドレスのフォトダイオード２２１と接続される。

アドレスイベント検出回路３００は、対応するフォトダイオード２２１からの光電流に応じた電圧信号を量子化するように構成されている。また、アドレスイベント検出回路３００は、イネーブル信号に応じて量子化された電圧信号を検出信号として出力するように構成されている。

［アドレスイベント検出回路の構成例］
図６は、アドレスイベント検出回路３００の構成例を示したブロック図である。図６のアドレスイベント検出回路３００は、電流電圧変換回路３１０と、バッファ３２０と、減算器４３０と、量子化器３４０と、転送回路３５０と、Ｎ型トランジスタ３６１および３６２とを備えている。

電流電圧変換回路３１０は、対応するフォトダイオード２２１からの電流信号を電圧信号に変換するように構成されている。また、電流電圧変換回路３１０は、電圧信号をバッファ３２０に供給する。

バッファ３２０は、入力された電圧信号を減算器４３０に出力するように構成されている。バッファ３２０を使うことにより、後段の回路を駆動する電力を増やすことができる。また、バッファ３２０により、後段のスイッチング動作に伴うノイズのアイソレーションを確保することができる。

減算器４３０は、減算処理を実行することにより、補正信号の変化量を求めるように構成されている。減算器４３０は、変化量を微分信号として後段の量子化器３４０に供給する。

量子化器３４０は、微分信号を所定のしきい値と比較し、アナログの微分信号をデジタルの検出信号に変換するように構成されている。この処理は、量子化処理に相当する。量子化器３４０は、例えば、微分信号を第１しきい値および第２しきい値と比較し、比較結果を２ビットの検出信号として転送回路３５０に供給する。なお、量子化器３４０は、比較器の一例である。

Ｎ型トランジスタ３６１および３６２は、イネーブル信号に応じて電流電圧変換回路３１０、バッファ３２０、減算器４３０、量子化器３４０および転送回路３５０に供給される電力のオンオフをすることができる。これらのＮ型トランジスタとして、例えば、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを使うことができる。Ｎ型トランジスタ３６１および３６２は、電源端子と、電源線３６３との間に直列に接続され、それらのゲートには、信号処理回路２３０から供給されたイネーブル信号ＥＮｘおよびＥＮｙが入力される。電源線３６３は、電流電圧変換回路３１０、バッファ３２０、減算器４３０、量子化器３４０のそれぞれの電源端子に接続される。なお、Ｎ型トランジスタ３６１および３６２は、トランジスタの一例である。

ここで、イネーブル信号ＥＮｘおよびＥＮｙは、画素アドレスが（ｘ、ｙ）の画素の出力を有効にするか否かを指示する信号である。例えば、有効にする場合にイネーブル信号ＥＮｘおよびＥＮｙの両方にハイレベルが設定される。また、無効にする場合、イネーブル信号ＥＮｘまたはＥＮｙの少なくとも一方にローレベルが設定される。

転送回路３５０は、列駆動回路２５２からの列駆動信号に応じて、検出信号を信号処理回路２３０に転送するように構成されている。

図７は、本開示によるアドレスイベント検出回路の例を示した回路図である。ここで、アドレスイベント回路は、撮像回路の一例である。図７では、図６のフォトダイオード２２１と、電流電圧変換回路３１０と、バッファ３２０と、減算器４３０と、量子化器３４０と、転送回路３５０とに相当する部分が詳細に示されている。ただし、図７のアドレスイベント検出回路３００Ａは、図６の回路とは異なり、複数のフォトダイオードＰＤを含んでいる。また、図７に例示したように、本開示による撮像回路では、複数のフォトダイオードＰＤについて、フォトダイオードＰＤより後段にある回路の少なくとも一部が共有される構成を採用することが可能である。

図７のアドレスイベント検出回路３００Ａは、回路ブロックをＮ個有する。ここで、Ｎは、２以上の任意の整数である。それぞれの回路ブロックは、フォトダイオードＰＤと、電流電圧変換回路２と、バッファ３と、減算器４と、スイッチ２２とを含む。図７には、回路ブロック５００＿１と、回路ブロック５００＿Ｎが示されているが、回路ブロックの数はこれより多くてもよい。

フォトダイオードＰＤのアノードは、グラウンドに接続されている。グラウンドとして、例えば、回路の基準電位または基板の基準電位を使うことができる。ただし、グラウンドとして使われる基準電位の種類を限定するものではない。

電流電圧変換回路２は、トランジスタ２０と、トランジスタ２１と、電流源Ｓ０とを含んでいる。トランジスタ２０およびトランジスタ２１として、例えば、ＮＭＯＳトランジスタを使うことができる。また、電流源Ｓ０として、例えば、ＰＭＯＳトランジスタを使うことができる。

トランジスタ２０のソースは、フォトダイオードＰＤのカソードに接続されている。トランジスタ２０のドレインは、電源電位に接続されている。トランジスタ２０のゲートは、トランジスタ２１のソースに接続されている。そして、電流源Ｓ０は、電源電位と、トランジスタ２０のゲートおよびトランジスタ２１のソースの間にあるノードとの間に接続されている。また、トランジスタ２１のゲートは、トランジスタ２０のソースおよびフォトダイオードＰＤのカソードに接続されている。トランジスタ２１のドレインは、グラウンドに接続されている。

電流電圧変換回路２は、フォトダイオードＰＤを流れる電流を対数出力の電圧値に変換する。図７の電流電圧変換回路２は、ソース接地型の対数変換回路であるが、この構成は一例にしかすぎない。したがって、電流を電圧に変換するその他の構成の回路を用いてもよい。例えば、電流電圧変換回路２として、ダイオード型の回路、ゲート接地型の回路またはゲインブースト型（多段型）の対数変換回路を使ってもよい。

バッファ３は、トランジスタ３０と、電流源Ｓ１とを含んでいる。トランジスタ３０として、例えば、ＮＭＯＳトランジスタを使うことができる。電流源Ｓ１として、例えば、ＰＭＯＳトランジスタを使うことができる。トランジスタ３０のソースは、電源電位に接続されている。また、トランジスタ３０のゲートは、電流電圧変換回路２（図７の例の場合、電流源Ｓ０およびトランジスタ２１のソースの間にあるノード）に接続されている。電流源Ｓ１は、トランジスタ３０のドレインとグラウンドとの間に接続されている。

上述のように、バッファ３は、インピーダンス変換を行うソースフォロワ回路となっている。ソースフォロワ回路を使うことにより、電流電圧変換回路２から出力される電圧信号の振幅に関わらず、高い入力インピーダンスと、低い出力インピーダンスを維持することが可能となる。

減算器４は、キャパシタＣ１と、キャパシタＣ２と、トランジスタ３１と、トランジスタ３２と、電流源Ｓ２とを備えている。トランジスタ３１およびトランジスタ３２として、例えば、ＰＭＯＳトランジスタを使うことができる。電流源Ｓ２として、例えば、ＮＭＯＳトランジスタを使うことができる。

トランジスタ３２のソースは、電源電位に接続されている。電流源Ｓ２は、トランジスタ３２のドレインと、グラウンドとの間に接続されている。また、トランジスタ３２のドレインおよび電流源Ｓ２を連結するノードと、トランジスタ３０のドレインおよび電流源Ｓ１を連結するノードとの間には、キャパシタＣ１と、キャパシタＣ２が直列に接続されている。トランジスタ３２のゲートと、トランジスタ３１のソースは、いずれもキャパシタＣ１およびキャパシタＣ２を連結するノードに接続されている。トランジスタ３１のドレインは、トランジスタ３２のドレインおよび電流源Ｓ２を連結するノードに接続されている。

トランジスタ３２および電流源Ｓ２は、トランジスタ３２のゲートを入力側、トランジスタ３２のドレインおよび電流源Ｓ２を連結するノードを出力側とする、インバータを形成する。このインバータは、入力電圧を反転して出力するように構成されている。キャパシタＣ２は、インバータに並列に接続されている。トランジスタ３１のゲート電圧は、行駆動信号によって制御される。したがって、トランジスタ３１のソース／ドレイン間は、行駆動信号に応じてオンオフする。

トランジスタ３１のソース／ドレイン間が導通状態となったときにキャパシタＣ１のバッファ３側（入力側）に電圧信号Ｖ_ｉｎｉｔが入力されると、キャパシタＣ１の反対側は、仮想接地端子となる。仮想接地端子の電位をゼロとすると、キャパシタＣ１に蓄えられている電位Ｑ_ｉｎｉｔは、キャパシタＣ１の静電容量をｃ１とすると、下記の式（１）のように表される。

一方、このときキャパシタＣ２の両端は、短絡されているため、キャパシタＣ２の蓄積電荷はほぼゼロになる。

次に、トランジスタ３１のソース／ドレイン間が非導通状態となったときの動作について述べる。この場合、キャパシタＣ１のバッファ３側（入力側）の電圧がＶ_{ａｆｔｅｒ}に変化した場合を考える。この場合、キャパシタＣ１に蓄えられる電荷Ｑ_{ａｆｔｅｒ}は、下記の式（２）のようになる。

一方、このときキャパシタＣ２に蓄えられる電荷Ｑ２は、出力電圧をＶｏｕｔ、キャパシタＣ２の静電容量をｃ２とすると、下記の式（３）のようになる。

トランジスタ３１のソース／ドレイン間の導通状態に関わらず、キャパシタＣ１およびキャパシタＣ２の総電荷量は変化しないため、下記の式（４）が成立する。

式（１）～（３）を式（４）に代入すると、下記の式（５）を得ることができる。

式（５）は、電圧信号の減算動作を示している。減算動作の利得は、ｃ１／ｃ２となる。利得を最大化するために、ｃ１の値が大きく、なおかつｃ２の値が小さくなるような設計を行うことができる。ただし、ｃ２の値を小さく設定しすぎると、ｋＴＣノイズが増大し、特性に影響する可能性がある。したがって、利得とノイズのトレードオフを考慮した設計を行う必要がある。なお、画素ごとに減算器４を含むアドレスイベント検出回路３００が搭載されるため、キャパシタＣ１およびキャパシタＣ２には、面積上の制約がある。

それぞれの減算器４の出力側と、量子化器５の入力側との間には、スイッチ２２が設けられている。アドレスイベント検出回路３００Ａの動作時には、読み出し対象の回路ブロックに対応するスイッチ２２をオンし、読み出し対象ではない回路ブロックに対応するスイッチ２２をオフにすることができる。

量子化器５は、トランジスタ３３～３６を備えている。トランジスタ３３およびトランジスタ３４として、例えば、ＰＭＯＳトランジスタを使うことができる。また、トランジスタ３５およびトランジスタ３６として、例えば、ＮＭＯＳトランジスタを使うことができる。

トランジスタ３３のソースは、電源電位に接続されている。また、トランジスタ３３のドレインは、トランジスタ３５のソースに接続されている。トランジスタ３５のドレインは、グラウンドに接続されている。トランジスタ３４のソースは、電源電位に接続されている。また、トランジスタ３４のドレインは、トランジスタ３６のソースに接続されている。トランジスタ３６のドレインは、グラウンドに接続されている。量子化器５の入力端子は、トランジスタ３３のゲートおよびトランジスタ３４のゲートに接続されている。

トランジスタ３５のゲートには、バイアス電圧Ｖｂｏｎが印加されている。一方、トランジスタ３６のゲートには、バイアス電圧Ｖｂｏｆｆが印加されている。ここで、バイアス電圧Ｖｂｏｎは、第１しきい値に相当し、バイアス電圧Ｖｂｏｆｆは、第２しきい値に相当する。また、量子化器５の一方の出力端子は、トランジスタ３３のドレインおよびトランジスタ３５のソースを連結するノードに接続されている。この出力端子の電圧は、オンイベント検出信号ＶＣＨに相当する。量子化器５の他方の出力端子は、トランジスタ３４のドレインおよびトランジスタ３６のソースを連結するノードに接続されている。この出力端子の電圧は、オフイベント検出信号ＶＣＬに相当する。

すなわち、量子化器５は、微分信号が第１しきい値を超えた場合に、ハイレベルのオンイベント検出信号ＶＣＨを出力し、微分信号が第２しきい値を下回った場合に、ローレベルのオフイベント検出信号ＶＣＬを出力するように構成されている。なお、量子化器５の数はひとつであってもよい。この場合、量子化器５は、時系列にオンイベント検出信号ＶＣＨおよびオフイベント検出信号ＶＣＬを出力するように構成されていてもよい。

転送回路６は、マルチプレクサ２３と、デマルチプレクサ２４と、ラッチ回路２５ａ～２５ｄと、読み出し回路２６ａ～２６ｄとを含む。例えば、読み出し回路２６ａ～２６ｄは、それぞれ選択用トランジスタを含む回路である。量子化器５のふたつの出力端子は、それぞれマルチプレクサ２３の対応する入力端子に接続されている。マルチプレクサ２３の出力端子は、デマルチプレクサ２４の入力端子に接続されている。デマルチプレクサ２４は、複数の出力端子を備える。デマルチプレクサ２４のそれぞれの出力端子の後段には、ラッチ回路と読み出し回路が直列に接続されている。そして、それぞれの読み出し回路の出力側は、読み出し線（Ｌ１～Ｌ４）のうち、いずれかに接続されている。

マルチプレクサ２３は、例えば、第１の制御信号（図示せず）に応じて、いずれかの入力端子に入力されている信号を後段にあるデマルチプレクサ２４に供給することができる。また、デマルチプレクサ２４は、例えば、第２の制御信号（図示せず）に応じて、入力端子に供給された信号をいずれかの出力端子より出力することができる。ここで、第１の制御信号と、第２の制御信号は、共通の信号であってもよいし、異なる信号であってもよい。第１の制御信号および第２の制御信号として、例えば、制御回路またはクロック生成器（いずれも図示せず）の生成するクロック信号またはタイミング信号を使うことができる。ただし、第１の制御信号および第２の制御信号の種類を限定するものではない。

このように、本開示による撮像回路は、複数の回路ブロックと、量子化器と、デマルチプレクサと、複数のラッチ回路とを備えていてもよい。複数の回路ブロックは、入射光を光電変換して光電流を生成する光電変換素子と、光電流を電圧信号に変換する電流電圧変換回路とを含む。フォトダイオードＰＤは、光電変換素子の一例である。量子化器は、複数の回路ブロックのうち、少なくともいずれかより供給された電圧信号をしきい値と比較した結果に応じてアドレスイベントの検出信号を生成する。デマルチプレクサは、量子化器の後段に接続されている。複数のラッチ回路は、デマルチプレクサの異なる出力端子に接続されている。複数のラッチ回路のそれぞれは、量子化器で検出されたアドレスイベントを格納するように構成されていてもよい。

また、複数の回路ブロックのそれぞれは、インピーダンス変換を行うバッファ回路と、電圧信号を差分電圧に変換する減算器とを含んでいてもよい。量子化器は、複数の回路ブロックのうち、少なくともいずれかより供給された電圧信号が第１しきい値電圧を超えたときにオンイベントを検出するように構成されていてもよい。量子化器は、複数の回路ブロックのうち、少なくともいずれかより供給された電圧信号が第２しきい値電圧を下回ったときにオフイベントを検出するように構成されていてもよい。

図７の転送回路６は、それぞれがデマルチプレクサ２４の対応する出力端子に接続されたＭ個のラッチ回路を備えている。ラッチ回路の数Ｍが、例えば、２以上であり、２×Ｎ（フォトダイオードＰＤの数Ｎの２倍）以下の値となるように、設計を行うことができる。これにより、アドレスイベント検出回路の複雑化および実装面積の拡大を防ぐことができる。ただし、ラッチ回路の数Ｍを限定するものではない。

このように、ラッチ回路の数は、２以上であり、光電変換素子の数の２倍以下であってもよい。図７の例のように、複数の光電変換素子は、読み出し線と略平行な方向に配列されていてもよい。ただし、複数の光電変換素子が配列される方向を限定するものではない。

図８は、アドレスイベント検出回路に実装することが可能なラッチ回路の例を示している。例えば、ラッチ回路２５ａ～２５ｄとして、図８のラッチ回路４０を使うことができる。ラッチ回路４０は、スイッチ４１と、インバータ４２と、インバータ４３と、スイッチ４４とを備えている。インバータ４２の出力側は、インバータ４３の入力側に接続されている。また、インバータ４２の入力側は、インバータ４３の出力側に接続されている。ラッチ回路４０の入力端子と、インバータ４２の入力側およびインバータ４３の出力側を連結するノードとの間には、スイッチ４１が接続されている。また、インバータ４２の出力側およびインバータ４３の入力側を連結するノードと、ラッチ回路４０の出力端子との間には、スイッチ４４が接続されている。

ラッチ回路４０は、スイッチ４１がオンで、スイッチ４４がオフであるときに、入力端子の電圧レベルを保持する。そして、ラッチ回路４０は、スイッチ４１がオフで、スイッチ４４がオンであるときに、保持した電圧レベルを出力端子より出力する。

図８の回路は、ラッチ回路の一例にしかすぎない。したがって、これとは異なる構成のラッチ回路を使ってもよい。

次に、複数のフォトダイオードＰＤを含むアドレスイベント検出回路におけるラッチ回路２５の数の接続関係について説明する。

図９のアドレスイベント検出回路は、４つのフォトダイオードＰＤを含んでいる。また、それぞれのフォトダイオードＰＤの後段には、対応する電流電圧変換回路２、バッファ３および減算器４が順に接続されている。一方、図９のアドレスイベント検出回路は、ひとつの量子化器５を備えている。このため、それぞれの減算器４から出力される検出信号は、共通の量子化器５に入力される。また、量子化器５の後段には、マルチプレクサ２３およびデマルチプレクサ２４ａが順に接続されている。デマルチプレクサ２４ａのふたつの出力端子には、それぞれラッチ回路２５が接続されている。さらに、それぞれのラッチ回路２５の後段には、読み出し線が接続されている。

図７の例と同様、マルチプレクサ２３は、第１の制御信号によって制御されるものであってもよい。また、デマルチプレクサ２４ａは、第２の制御信号によって制御されるものであってもよい。なお、以降の図では、説明の簡略化のため、ラッチ回路２５と読み出し線の間にある読み出し回路を省略している。

図９のアドレスイベント検出回路では、ふたつのラッチ回路２５を使って、例えば、いずれかのフォトダイオードＰＤにおけるオンイベントおよびオフイベントを同時に保持することができる。ただし、４つのフォトダイオードＰＤのすべてについてオンイベントおよびオフイベントを取得するためには、逐次的な読み出しが必要となるため、読み出しに要する時間が長くなってしまう。

図１０のアドレスイベント検出回路も、４つのフォトダイオードＰＤを含んでいる。それぞれのフォトダイオードＰＤの後段には、対応する電流電圧変換回路２、バッファ３および減算器４が順に接続されている。一方、図１０のアドレスイベント検出回路は、ひとつの量子化器５を備えている。このため、それぞれの減算器４から出力される検出信号は、共通の量子化器５に入力される。量子化器５の後段には、マルチプレクサ２３およびデマルチプレクサ２４ｂが順に接続されている。デマルチプレクサ２４ｂの８つの出力端子には、それぞれラッチ回路２５が接続されている。さらに、それぞれのラッチ回路２５の後段には、読み出し線が接続されている。

図７の例と同様、マルチプレクサ２３は、第１の制御信号によって制御されるものであってもよい。また、デマルチプレクサ２４ｂは、第２の制御信号によって制御されるものであってもよい。

図１０のアドレスイベント検出回路は、フォトダイオードＰＤの個数の２倍のラッチ回路２５を備えている。したがって、すべてのフォトダイオードＰＤにおけるオンイベントおよびオフイベントを同時に保持することが可能である。ただし、ラッチ回路２５の数が多くなり、実装面積が大きくなってしまう。

図１１のアドレスイベント検出回路も、４つのフォトダイオードＰＤを含んでいる。それぞれのフォトダイオードＰＤの後段には、対応する電流電圧変換回路２、バッファ３および減算器４が順に接続されている。一方、図１１のアドレスイベント検出回路は、ひとつの量子化器５を備えている。このため、それぞれの減算器４から出力される検出信号は、共通の量子化器５に入力される。量子化器５の後段には、マルチプレクサ２３およびデマルチプレクサ２４が順に接続されている。デマルチプレクサ２４の４つの出力端子には、それぞれラッチ回路２５が接続されている。さらに、それぞれのラッチ回路２５の後段には、読み出し線が接続されている。

図７の例と同様、マルチプレクサ２３は、第１の制御信号によって制御されるものであってもよい。また、デマルチプレクサ２４は、第２の制御信号によって制御されるものであってもよい。

このように、ラッチ回路の数Ｍを２以上であり、２×Ｎ（フォトダイオードＰＤの数Ｎの２倍）以下にしてもよい。図１１のアドレスイベント検出回路の場合、４つのフォトダイオードＰＤについてオンイベントを読み出した後、４つのフォトダイオードＰＤについてオフイベントを読み出すことができる。また、２つのラッチ回路を使っていずれかのフォトダイオードＰＤのオンイベントおよびオフイベントを保持し、残りの２つのラッチ回路を使ってその他のフォトダイオードＰＤのオンイベントおよびオフイベントを保持してもよい。このようなパイプライン動作を行わせることにより、ラッチ回路の数を抑えつつ、アドレスイベント検出回路の機能拡張を行うことが可能になる。

図１２のアドレスイベント検出回路は、図１１のアドレスイベント検出回路において、デマルチプレクサ２４の後段にあるラッチ回路２５の数を３つにしたものに相当する。図１２のアドレスイベント検出回路が使われる場合、それぞれのラッチ回路に３つのステップのうち、いずれかのステップに係る処理を規定の順序にしたがって実行させてもよい。例えば、あるタイミングに、ラッチ回路＃１に読み出し処理、ラッチ回路＃２に比較動作（保持処理）、ラッチ＃３にリセット処理を実行させてもよい。この場合、次のタイミングで、ラッチ回路＃１はリセット処理、ラッチ回路＃２は読み出し処理、ラッチ回路＃３は比較動作（保持処理）を実行することができる。このようなパイプライン動作を行うことにより、効率的にイベントを読み出すことが可能となる。

図１３のアドレスイベント検出回路は、図１１のアドレスイベント検出回路と同様、４つのフォトダイオードＰＤと、４つのラッチ回路２５を含んでいる。ただし、図１１の例とは、異なり、それぞれのラッチ回路２５の後段が異なる読み出し線（Ｌ１～Ｌ４）に接続されている。このように、ラッチ回路２５によって後段の読み出し線が異なる構成を採用してもよい。これにより、複数のラッチ回路２５が保持する内容を並列的に読み出すことが可能となり、動作の高速化を実現することができる。なお、図１３の構成を採用した場合、それぞれの読み出し線（Ｌ１～Ｌ４）に、さらに図示されていないその他のアドレスイベント検出回路のラッチ回路２５が接続されていてもよい。すなわち、読み出し線Ｌ１～Ｌ４は、複数のアドレスイベント検出回路で共用されるものであってもよい。図１３のような構成を採用することにより、データの並び替えに必要なラインメモリの数を削減することが可能となる。

図１４は、複数のアドレスイベント回路の出力側が共通の読み出し線に接続されている例を示している。図１４の例では、複数のアドレスイベント回路における対応するラッチ回路が同一の読み出し線に接続されている。すなわち、ラッチ回路＃１は、読み出し線Ｌ１に接続されている。また、ラッチ回路＃２は、読み出し線Ｌ２に接続されている。ラッチ回路＃３は、読み出し線Ｌ３に接続されている。ラッチ回路＃４は、読み出し線Ｌ４に接続されている。例えば、図１４の回路では、それぞれのアドレスイベント回路ごとに、ラッチ回路２５の内容を読み出すことができる。この場合、読み出し線Ｌ１～Ｌ４より同時に出力される内容は、同一のアドレスイベント回路から読み出されたイベントとなるため、後段の回路におけるデータの並び替えが容易となる。

図１５のアドレスイベント回路では、後段に接続されている読み出し線の本数が２本となっている。このように、アドレスイベント回路の後段に接続される読み出し線の本数は、必ずアドレスイベント回路が備えるラッチ回路の数Ｍと等しくなくてもよい。例えば、アドレスイベント回路の後段に接続される読み出し線の本数を、当該アドレスイベント回路が備えるラッチ回路の数Ｍを正の整数で除算した値にすることができる。図１５では、Ｍ＝４を２で除算した値２が読み出し線の本数となっている。ただし、アドレスイベント回路の後段に接続される読み出し線の本数は、必ずこの規則を満たさなくてもよい。この規則が満たされない場合、同時に複数のアドレスイベント回路を読み出すことができる。

図１５のアドレスイベント回路では、ラッチ＃１およびラッチ＃３が読み出し線Ｌ１に接続されている。また、ラッチ＃２およびラッチ＃４が読み出し線Ｌ２に接続されている。

図１６および図１７は、読み出し線Ｌ１～Ｌ４に接続されているアドレスイベント回路５０および５１における読み出しパターン（READ PATTERN A）の例を示している。アドレスイベント回路５０の複数のフォトダイオードＰＤには、０ｘ０１～０ｘ０４のアドレスが割り当てられている。一方、アドレスイベント回路５１の複数のフォトダイオードＰＤには、０ｘ０５～０ｘ０８のアドレスが割り当てられている。また、アドレスイベント回路５０および５１では、ラッチ回路＃１が読み出し線Ｌ１に接続されている。また、アドレスイベント回路５０および５１では、ラッチ回路＃２が読み出し線Ｌ２に接続されている。同様に、ラッチ回路＃３が読み出し線Ｌ３に接続され、ラッチ回路＃４が読み出し線Ｌ４に接続されている。

このように、本開示による撮像装置は、記憶部と、複数の撮像回路とを備えていてもよい。上述のメモリは、記憶部の一例である。それぞれの撮像回路が有する複数のラッチ回路は、異なる読み出し線に接続されていてもよい。また、複数の撮像回路の対応するラッチ回路は、同一の読み出し線に接続されていてもよい。複数の読み出し線の後段には、記憶部が接続されていてもよい。

図１６は、フェーズ＃Ｎにおける動作を示している。フェーズ＃Ｎでは、アドレスイベント回路５０のアドレス０ｘ０１～０ｘ０４のフォトダイオードＰＤについて、オンイベントが読み出されている。当該フェーズで読み出されたオンイベントは、読み出し線Ｌ１～Ｌ４を経由してメモリ４５に格納される。メモリ４５内の４つのデータ断片４６は、それぞれ読み出されたオンイベントに相当している。

図１７は、図１６の次のフェーズに相当する、フェーズ＃（Ｎ＋１）における動作を示している。フェーズ＃（Ｎ＋１）では、アドレスイベント回路５１のアドレス０ｘ０５～０ｘ０８のフォトダイオードＰＤについて、オンイベントが読み出されている。直前のフェーズで読み出されたオンイベントに相当する４つのデータ断片４６は、メモリ４５より後段の回路に転送される。そして、当該フェーズで読み出されたオンイベントは、読み出し線Ｌ１～Ｌ４を経由してメモリ４５に格納される。メモリ４５内の４つのデータ断片４７は、それぞれフェーズ＃（Ｎ＋１）で読み出されたオンイベントに相当している。

図１６および図１７に示した読み出しパターン（READ PATTERN A）が使われる場合、読み出し線Ｌ１～Ｌ４に接続されるメモリ４５は、４ラインのバッファであればよい。図１６および図１７の例では、オンイベントが読み出される場合を例に説明したが、同様の方式によってオフイベントを読み出してもよい。このように、本開示による撮像装置は、撮像回路ごとに、ラッチ回路に格納されたアドレスイベントを記憶部に転送するように構成されていてもよい。

図１８および図１９は、読み出し線Ｌ１～Ｌ４に接続されているアドレスイベント回路５２および５３における読み出しパターン（READ PATTERN B）の例を示している。アドレスイベント回路５２の複数のフォトダイオードＰＤには、０ｘ０１～０ｘ０４のアドレスが割り当てられている。一方、アドレスイベント回路５３の複数のフォトダイオードＰＤには、０ｘ０５～０ｘ０８のアドレスが割り当てられている。

アドレスイベント回路５２および５３では、読み出し線Ｌ１～Ｌ４との接続関係が上述のアドレスイベント回路５０および５１と異なっている。すなわち、アドレスイベント回路５２のラッチ回路＃１およびラッチ回路＃３は、読み出し線Ｌ１に接続されている。一方、アドレスイベント回路５２のラッチ回路＃２およびラッチ回路＃４は、読み出し線Ｌ２に接続されている。また、アドレスイベント回路５３のラッチ回路＃１およびラッチ回路＃３は、読み出し線Ｌ３に接続されている。また、アドレスイベント回路５３のラッチ回路＃２およびラッチ回路＃４は、読み出し線Ｌ４に接続されている。

このように、本開示による撮像装置は、記憶部と、複数の撮像回路とを備えていてもよい。それぞれの撮像回路が有する複数のラッチ回路は、複数の読み出し線のうち、一部の読み出し線に接続されていてもよい。また、それぞれの撮像回路が有する複数のラッチ回路は、同一の読み出し線に接続されるグループに分けられていてもよい。撮像回路によって、複数のラッチ回路が接続される読み出し線が異なっていてもよい。複数の読み出し線の後段には、記憶部が接続されていてもよい。

図１８は、フェーズ＃Ｎにおける動作を示している。フェーズ＃Ｎでは、アドレスイベント回路５２のアドレス０ｘ０１、０ｘ０２およびアドレスイベント回路５３のアドレス０ｘ０５、０ｘ０６のフォトダイオードＰＤについて、オンイベントが読み出されている。当該フェーズで読み出されたオンイベントは、読み出し線Ｌ１～Ｌ４を経由してメモリ４５Ａに格納される。メモリ４５Ａ内の４つのデータ断片４６は、それぞれ読み出されたオンイベントに相当している。

図１９は、図１８の次のフェーズに相当する、フェーズ＃（Ｎ＋１）における動作を示している。フェーズ＃（Ｎ＋１）では、アドレスイベント回路５２のアドレス０ｘ０３、０ｘ０４およびアドレスイベント回路５３のアドレス０ｘ０７、０ｘ０８のフォトダイオードＰＤについて、オンイベントが読み出されている。当該フェーズで読み出されたオンイベントは、読み出し線Ｌ１～Ｌ４を経由してメモリ４５Ａに格納される。メモリ４５Ａ内の４つのデータ断片４７は、それぞれフェーズ＃（Ｎ＋１）で読み出されたオンイベントに相当している。

図１８および図１９に示した読み出しパターン（READ PATTERN B）が使われる場合、複数フェーズでひとつのアドレスイベント回路内におけるイベントの読み出しが完了するため、読み出し線Ｌ１～Ｌ４に接続されるメモリ４５Ａとして、８ラインのバッファを使う必要がある。なお、図１８および図１９の例では、オンイベントが読み出される場合を例に説明したが、同様の方式によってオフイベントを読み出してもよい。このように、本開示による撮像回路は、複数のアドレスイベント回路が同時に読み出されるように構成されていてもよい。また、本開示による撮像装置は、複数の撮像回路について、グループに属するラッチ回路のうち、いずれかのラッチ回路に格納されたアドレスイベントを読み出し、記憶部に転送するように構成されていてもよい。

図２０および図２１は、読み出し線Ｌ１～Ｌ４に接続されているアドレスイベント回路５０および５１における読み出しパターン（READ PATTERN C）の例を示している。図２０および図２１の例におけるアドレス割り当てと、読み出し線Ｌ１～Ｌ４の接続関係は、上述の図１６および図１７の例と同様となっている。

図２０は、フェーズ＃Ｎにおける動作を示している。フェーズ＃Ｎでは、アドレスイベント回路５０のアドレス０ｘ０１～０ｘ０４のフォトダイオードＰＤについて、オンイベントが読み出されている。当該フェーズで読み出されたオンイベントは、読み出し線Ｌ１～Ｌ４を経由してメモリ４５に格納される。メモリ４５内の４つのデータ断片４６は、それぞれフェーズ＃Ｎで読み出されたオンイベントに相当している。

図２１は、図２０の次のフェーズに相当する、フェーズ＃（Ｎ＋１）における動作を示している。フェーズ＃（Ｎ＋１）では、アドレスイベント回路５０のアドレス０ｘ０１～０ｘ０４のフォトダイオードＰＤについて、オフイベントが読み出されている。直前のフェーズで読み出されたオンイベントに相当する４つのデータ断片４６は、メモリ４５より後段の回路に転送される。そして、当該フェーズで読み出されたオフイベントは、読み出し線Ｌ１～Ｌ４を経由してメモリ４５に格納される。メモリ４５内の４つのデータ断片４７は、それぞれフェーズ＃（Ｎ＋１）で読み出されたオフイベントに相当している。

図２０および図２１の読み出しパターン（READ PATTERN C）に示したように、それぞれのアドレスイベント回路について、オンイベントを交互に読み出してもよい。また、それぞれのアドレスイベント回路について、オフイベントを交互に読み出してもよい。このように、本開示による撮像装置は、撮像回路ごとに、ラッチ回路に格納されたオンイベントまたはオフイベントが交互に読み出され、記憶部に転送するように構成されていてもよい。

図２２および図２３は、読み出し線Ｌ１～Ｌ４に接続されているアドレスイベント回路５２および５３における読み出しパターン（READ PATTERN D）の例を示している。図２２および図２３の例におけるアドレス割り当てと、読み出し線Ｌ１～Ｌ４の接続関係は、上述の図１８および図１９の例と同様となっている。

図２２は、フェーズ＃Ｎにおける動作を示している。フェーズ＃Ｎでは、アドレスイベント回路５２のアドレス０ｘ０１、０ｘ０２およびアドレスイベント回路５３のアドレス０ｘ０５、０ｘ０６のフォトダイオードＰＤについて、オンイベントが読み出されている。当該フェーズで読み出されたオンイベントは、読み出し線Ｌ１～Ｌ４を経由してメモリ４５Ａに格納される。メモリ４５Ａ内の４つのデータ断片４６は、それぞれフェーズ＃Ｎで読み出されたオンイベントに相当している。

図２３は、図２２の次のフェーズに相当する、フェーズ＃（Ｎ＋１）における動作を示している。フェーズ＃（Ｎ＋１）では、アドレスイベント回路５２のアドレス０ｘ０３、０ｘ０４およびアドレスイベント回路５３のアドレス０ｘ０７、０ｘ０８のフォトダイオードＰＤについて、オフイベントが読み出されている。当該フェーズで読み出されたオンイベントは、読み出し線Ｌ１～Ｌ４を経由してメモリ４５Ａに格納される。メモリ４５Ａ内の４つのデータ断片４７は、それぞれフェーズ＃Ｎで読み出されたオンイベントに相当している。

図２２および図２３の読み出しパターン（READ PATTERN D）に示したように、複数のアドレスイベント回路について、同時にオンイベントまたはオフイベントを読み出してもよい。図２２および図２３に示した読み出しパターン（READ PATTERN D）が使われる場合、複数フェーズでひとつのアドレスイベント回路内におけるイベントの読み出しが完了するため、読み出し線Ｌ１～Ｌ４に接続されるメモリ４５Ａとして、８ラインのバッファを使う必要がある。このように、本開示による撮像装置は、複数の撮像回路について、ラッチ回路に格納されたオンイベントまたはオフイベントが交互に読み出され記記憶部に転送するように構成されていてもよい。

図２４および図２５は、読み出し線Ｌ１～Ｌ４に接続されているアドレスイベント回路５０および５１における読み出しパターン（READ PATTERN E）の例を示している。図２４および図２５の例におけるアドレス割り当てと、読み出し線Ｌ１～Ｌ４の接続関係は、上述の図１６および図１７の例と同様となっている。

図２４は、フェーズ＃Ｎにおける動作を示している。フェーズ＃Ｎでは、アドレスイベント回路５０のアドレス０ｘ０１、０ｘ０２のフォトダイオードＰＤについて、オンイベントおよびオフイベントが読み出される。このため、アドレスイベント回路５０は、アドレス０ｘ０１のフォトダイオードＰＤのオンイベント、アドレス０ｘ０１のフォトダイオードＰＤのオフイベント、アドレス０ｘ０２のフォトダイオードＰＤのオンイベント、アドレス０ｘ０２のフォトダイオードＰＤのオフイベントがそれぞれいずれかのラッチ回路２５に格納されるよう、制御される。すなわち、フェーズ＃Ｎにおいて、アドレスイベント回路５０内では、同一の回路ブロックについて２回のリード処理が実行される。

当該フェーズで読み出されたイベントは、読み出し線Ｌ１～Ｌ４を経由してメモリ４５に格納される。メモリ４５内の４つのデータ断片４６は、それぞれフェーズ＃Ｎで読み出されたイベントに相当している。

このように、本開示による撮像回路は、複数の光電変換素子のうち、選択した少なくとも一部の光電変換素子について、オンイベントおよびオフイベントの両方を読み出し、オンイベントおよびオフイベントのそれぞれを複数のラッチ回路に格納するように構成されていてもよい。

図２５は、図２４の次のフェーズに相当する、フェーズ＃（Ｎ＋１）における動作を示している。フェーズ＃（Ｎ＋１）では、アドレスイベント回路５０のアドレス０ｘ０３、０ｘ０４のフォトダイオードＰＤについて、オンイベントおよびオフイベントが読み出される。このため、アドレスイベント回路５０は、アドレス０ｘ０３のフォトダイオードＰＤのオンイベント、アドレス０ｘ０３のフォトダイオードＰＤのオフイベント、アドレス０ｘ０４のフォトダイオードＰＤのオンイベント、アドレス０ｘ０４のフォトダイオードＰＤのオフイベントがそれぞれいずれかのラッチ回路２５に格納されるよう、制御される。すなわち、フェーズ＃（Ｎ＋１）において、アドレスイベント回路５０内では、同一の回路ブロックについて２回のリード処理が実行される。

直前のフェーズで読み出されたイベントに相当する４つのデータ断片４６は、メモリ４５より後段の回路に転送される。そして、当該フェーズで読み出されたイベントの内容は、読み出し線Ｌ１～Ｌ４を経由してメモリ４５に格納される。メモリ４５内の４つのデータ断片４７は、それぞれフェーズ＃（Ｎ＋１）で読み出されたイベントに相当している。

このように、本開示による撮像回路は、複数のラッチ回路に格納されたオンイベントおよびオフイベントが読み出し線を介して転送された後、複数の光電変換素子のうち、残りの光電変換素子について、オンイベントおよびオフイベントの両方を読み出し、オンイベントおよびオフイベントのそれぞれを複数のラッチ回路に格納するように構成されていてもよい。

図２４および図２５の読み出しパターン（READ PATTERN E）が採用される場合、２フェーズの読み出し処理によって、ひとつのアドレスイベント回路におけるオンイベントおよびオフイベントに相当するデータが揃う。また、この読み出しパターンの場合、メモリ４５として４ラインのバッファを使えばよい。

図２６および図２７は、読み出し線Ｌ１～Ｌ４に接続されているアドレスイベント回路５０および５１における読み出しパターン（READ PATTERN F）の例を示している。図２４および図２５の例におけるアドレス割り当てと、読み出し線Ｌ１～Ｌ４の接続関係は、上述の図１８および図１９の例と同様となっている。

図２６は、フェーズ＃Ｎにおける動作を示している。フェーズ＃Ｎでは、アドレスイベント回路５２のアドレス０ｘ０１およびアドレスイベント回路５３のアドレス０ｘ０５のフォトダイオードＰＤについて、オンイベントおよびオフイベントが読み出される。このため、アドレスイベント回路５２は、アドレス０ｘ０１のフォトダイオードＰＤのオンイベントおよびアドレス０ｘ０１のフォトダイオードＰＤのオフイベントがそれぞれいずれかのラッチ回路２５に格納されるよう、制御される。また、アドレスイベント回路５３は、アドレス０ｘ０５のフォトダイオードＰＤのオンイベントおよびアドレス０ｘ０５のフォトダイオードＰＤのオフイベントがそれぞれいずれかのラッチ回路２５に格納されるよう、制御される。すなわち、フェーズ＃Ｎにおいて、アドレスイベント回路５２および５３では、同一の回路ブロックについて２回のリード処理が実行される。

当該フェーズで読み出されたイベントは、読み出し線Ｌ１～Ｌ４を経由してメモリ４５に格納される。メモリ４５内の４つのデータ断片４６は、それぞれフェーズ＃Ｎで読み出されたイベントに相当している。

図２７は、図２６の次のフェーズに相当する、フェーズ＃（Ｎ＋１）における動作を示している。フェーズ＃（Ｎ＋１）では、アドレスイベント回路５２のアドレス０ｘ０２およびアドレスイベント回路５３のアドレス０ｘ０６のフォトダイオードＰＤについて、オンイベントおよびオフイベントが読み出される。このため、アドレスイベント回路５２は、アドレス０ｘ０２のフォトダイオードＰＤのオンイベントおよびアドレス０ｘ０２のフォトダイオードＰＤのオフイベントがそれぞれいずれかのラッチ回路２５に格納されるよう、制御される。また、アドレスイベント回路５３は、アドレス０ｘ０６のフォトダイオードＰＤのオンイベントおよびアドレス０ｘ０６のフォトダイオードＰＤのオフイベントがそれぞれいずれかのラッチ回路２５に格納されるよう、制御される。すなわち、フェーズ＃（Ｎ＋１）において、アドレスイベント回路５２および５３では、同一の回路ブロックについて２回のリード処理が実行される。

直前のフェーズで読み出されたイベントに相当する４つのデータ断片４６は、メモリ４５より後段の回路に転送される。そして、当該フェーズで読み出されたイベントの内容は、読み出し線Ｌ１～Ｌ４を経由してメモリ４５に格納される。メモリ４５内の４つのデータ断片４７は、それぞれフェーズ＃（Ｎ＋１）で読み出されたイベントに相当している。

以降のフェーズにおいて、上述と同様の処理により、アドレスイベント回路５２のアドレス０ｘ０３および０ｘ０４のフォトダイオードＰＤ、アドレスイベント回路５３のアドレス０ｘ０７および０ｘ０８のフォトダイオードＰＤにおけるイベントを読み出すことが可能である。このように、本開示による撮像装置では、それぞれの撮像回路から読み出され、記憶部に転送されるアドレスイベントは、オンイベントおよびオフイベントの両方を含んでいてもよい。

本開示による撮像回路は、必ず上述のように複数のフォトダイオードＰＤが読み出し線と略平行方向に配列されているものでなくてもよい。例えば、図２８および図２９のように、ひとつのアドレスイベント回路に含まれるフォトダイオードＰＤが２行（２列）に配列されていてもよい。また、下記の図３０および図３１に示すように、アドレスイベント回路内の複数のフォトダイオードＰＤが読み出し線と略垂直な方向に配列されていてもよい。すなわち、複数の光電変換素子は、読み出し線と略垂直な方向に配列されていてもよい。

図２８および図２９は、読み出し線Ｌ１～Ｌ４に接続されているアドレスイベント回路５４および５５における読み出しパターン（READ PATTERN G）の例を示している。アドレスイベント回路５４の複数のフォトダイオードＰＤには、０ｘ１１、０ｘ１２、０ｘ２１、０ｘ２２のアドレスが割り当てられている。一方、アドレスイベント回路５５の複数のフォトダイオードＰＤには、０ｘ３１、０ｘ３２、０ｘ４１、０ｘ４２のアドレスが割り当てられている。アドレス０ｘ１１、０ｘ２１、０ｘ３１、０ｘ４１のフォトダイオードＰＤは、読み出し線と平行な列（行）を形成している。同様に、アドレス０ｘ１２、０ｘ２２、０ｘ３２、０ｘ４２のフォトダイオードＰＤも、読み出し線と平行な列（行）を形成している。

また、アドレスイベント回路５４および５５では、ラッチ回路＃１が読み出し線Ｌ１に接続されている。また、アドレスイベント回路５０および５１では、ラッチ回路＃２が読み出し線Ｌ２に接続されている。同様に、ラッチ回路＃３が読み出し線Ｌ３に接続され、ラッチ回路＃４が読み出し線Ｌ４に接続されている。

図２８は、フェーズ＃Ｎにおける動作を示している。フェーズ＃Ｎでは、アドレスイベント回路５４のアドレス０ｘ１１、０ｘ１２、０ｘ２１、０ｘ２２のフォトダイオードＰＤについて、オンイベントが読み出されている。当該フェーズで読み出されたオンイベントは、読み出し線Ｌ１～Ｌ４を経由してメモリ４５に格納される。メモリ４５内の４つのデータ断片４６は、それぞれ読み出されたオンイベントに相当している。

図２９は、図２８の次のフェーズに相当する、フェーズ＃（Ｎ＋１）における動作を示している。フェーズ＃（Ｎ＋１）では、アドレスイベント回路５５のアドレス０ｘ３１、０ｘ３２、０ｘ４１、０ｘ４２のフォトダイオードＰＤについて、オンイベントが読み出されている。直前のフェーズで読み出されたオンイベントに相当する４つのデータ断片４６は、メモリ４５より後段の回路に転送される。そして、当該フェーズで読み出されたオンイベントは、読み出し線Ｌ１～Ｌ４を経由してメモリ４５に格納される。メモリ４５内の４つのデータ断片４７は、それぞれフェーズ＃（Ｎ＋１）で読み出されたオンイベントに相当している。

図２８および図２９に示した読み出しパターン（READ PATTERN G)が使われる場合、読み出し線Ｌ１～Ｌ４に接続されるメモリ４５は、４ラインのバッファであればよい。図２８および図２９の例では、オンイベントが読み出される場合を例に説明したが、同様の方式によってオフイベントを読み出してもよい。また、上述で示したように、アドレスイベント回路に同一フェーズで複数回リード処理を実行させ、同一フェーズでオンイベントとオフイベントの両方を読み出してもよい。

図３０および図３１は、読み出し線Ｌ１～Ｌ４に接続されているアドレスイベント回路５６および５７における読み出しパターン（READ PATTERN H）の例を示している。アドレスイベント回路５６の複数のフォトダイオードＰＤには、０ｘ５１、０ｘ５２、０ｘ５３、０ｘ５４のアドレスが割り当てられている。一方、アドレスイベント回路５７の複数のフォトダイオードＰＤには、０ｘ６１、０ｘ６２、０ｘ６３、０ｘ６４のアドレスが割り当てられている。アドレス０ｘ５１、０ｘ５２、０ｘ５３、０ｘ５４のフォトダイオードＰＤは、読み出し線と略垂直方向に列（行）を形成している。同様に、アドレス０ｘ６１、０ｘ６２、０ｘ６３、０ｘ６４のフォトダイオードＰＤも、読み出し線と略垂直方向に列（行）を形成している。

また、アドレスイベント回路５６および５７では、ラッチ回路＃１が読み出し線Ｌ１に接続されている。また、アドレスイベント回路５６および５７では、ラッチ回路＃２が読み出し線Ｌ２に接続されている。同様に、ラッチ回路＃３が読み出し線Ｌ３に接続され、ラッチ回路＃４が読み出し線Ｌ４に接続されている。

図３０は、フェーズ＃Ｎにおける動作を示している。フェーズ＃Ｎでは、アドレスイベント回路５６のアドレス０ｘ５１、０ｘ５２、０ｘ５３、０ｘ５４のフォトダイオードＰＤについて、オンイベントが読み出されている。当該フェーズで読み出されたオンイベントは、読み出し線Ｌ１～Ｌ４を経由してメモリ４５に格納される。メモリ４５内の４つのデータ断片４６は、それぞれ読み出されたオンイベントに相当している。

図３１は、図３０の次のフェーズに相当する、フェーズ＃（Ｎ＋１）における動作を示している。フェーズ＃（Ｎ＋１）では、アドレスイベント回路５７のアドレス０ｘ６１、０ｘ６２、０ｘ６３、０ｘ６４のフォトダイオードＰＤについて、オンイベントが読み出されている。直前のフェーズで読み出されたオンイベントに相当する４つのデータ断片４６は、メモリ４５より後段の回路に転送される。そして、当該フェーズで読み出されたオンイベントは、読み出し線Ｌ１～Ｌ４を経由してメモリ４５に格納される。メモリ４５内の４つのデータ断片４７は、それぞれフェーズ＃（Ｎ＋１）で読み出されたオンイベントに相当している。

図３０および図３１に示した読み出しパターン（READ PATTERN H)が使われる場合、読み出し線Ｌ１～Ｌ４に接続されるメモリ４５は、４ラインのバッファであればよい。図３０および図３１の例では、オンイベントが読み出される場合を例に説明したが、同様の方式によってオフイベントを読み出してもよい。また、上述で示したように、アドレスイベント回路に同一フェーズで複数回リード処理を実行させ、同一フェーズでオンイベントとオフイベントの両方を読み出してもよい。

本開示による撮像回路を使うと、アドレスイベント回路に実装されるラッチ回路の数を削減しつつ、高速なイベントの読み出しを行うことができる。これにより、回路規模を抑制しつつ、高速にデータを生成し、出力することが可能な非同期型の撮像素子を実現することができる。例えば、交通分野において、人または障害物を画像認識する処理を高速に実行して、安全性を向上させることができる。

本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図３２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図３３は、撮像部１２０３１の設置位置の例を示す図である。

図３３では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。

撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図３３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、撮像部１２０３１に、上述の撮像回路または撮像装置を実装することができる。撮像部１２０３１に、本開示に係る技術を適用することにより、幅広い明るさダイナミックレンジの環境において、正確な距離情報を得ることができ、車両１２１００の機能性および安全性を高めることができる。

なお、本技術は、以下のような構成をとることができる。
（１）
入射光を光電変換して光電流を生成する光電変換素子と、前記光電流を電圧信号に変換する電流電圧変換回路とを含む、複数の回路ブロックと、
前記複数の回路ブロックのうち、少なくともいずれかより供給された前記電圧信号をしきい値と比較した結果に応じてアドレスイベントの検出信号を生成する量子化器と、
前記量子化器の後段に接続されたデマルチプレクサと、
前記デマルチプレクサの異なる出力端子に接続された、複数のラッチ回路とを備える、
撮像回路。
（２）
前記複数のラッチ回路のそれぞれは、前記量子化器で検出された前記アドレスイベントを格納するように構成されている、
（１）に記載の撮像回路。
（３）
前記ラッチ回路の数は、２以上であり、前記光電変換素子の数の２倍以下である、
（１）または（２）に記載の撮像回路。
（４）
前記複数の回路ブロックのそれぞれは、インピーダンス変換を行うバッファ回路と、前記電圧信号を差分電圧に変換する減算器とを含む、
（１）ないし（３）のいずれか一項に記載の撮像回路。
（５）
前記量子化器は、前記複数の回路ブロックのうち、少なくともいずれかより供給された前記電圧信号が第１しきい値電圧を超えたときにオンイベントを検出する、
（１）ないし（４）のいずれか一項に記載の撮像回路。
（６）
前記量子化器は、前記複数の回路ブロックのうち、少なくともいずれかより供給された前記電圧信号が第２しきい値電圧を下回ったときにオフイベントを検出する、
（５）に記載の撮像回路。
（７）
複数の前記光電変換素子のうち、選択した少なくとも一部の前記光電変換素子について、前記オンイベントおよび前記オフイベントの両方を読み出し、前記オンイベントおよび前記オフイベントのそれぞれを前記複数のラッチ回路に格納するように構成されている、
（６）に記載の撮像回路。
（８）
前記複数のラッチ回路に格納された前記オンイベントおよび前記オフイベントが読み出し線を介して転送された後、複数の前記光電変換素子のうち、残りの前記光電変換素子について、前記オンイベントおよび前記オフイベントの両方を読み出し、前記オンイベントおよび前記オフイベントのそれぞれを前記複数のラッチ回路に格納するように構成されている、
（７）に記載の撮像回路。
（９）
複数の前記光電変換素子は、読み出し線と略垂直な方向に配列されている、
（１）ないし（８）のいずれか一項に記載の撮像回路。
（１０）
複数の前記光電変換素子は、読み出し線と略平行な方向に配列されている、
（１）ないし（９）のいずれか一項に記載の撮像回路。
（１１）
記憶部と、
複数の（１）ないし（４）のいずれか一項に記載の撮像回路とを備え、
それぞれの前記撮像回路が有する複数のラッチ回路は、異なる読み出し線に接続されており、複数の前記撮像回路の対応する前記ラッチ回路は、同一の前記読み出し線に接続されており、複数の前記読み出し線の後段には、前記記憶部が接続されている、
撮像装置。
（１２）
前記撮像回路ごとに、前記ラッチ回路に格納された前記アドレスイベントを前記記憶部に転送するように構成されている、
（１１）に記載の撮像装置。
（１３）
前記撮像回路ごとに、前記ラッチ回路に格納されたオンイベントまたはオフイベントが交互に読み出され、前記記憶部に転送するように構成されている、
（１１）に記載の撮像装置。
（１４）
記憶部と、
複数の（１）ないし（４）のいずれか一項に記載の撮像回路を備え、
それぞれの前記撮像回路が有する複数のラッチ回路は、複数の読み出し線のうち、一部の前記読み出し線に接続されており、
それぞれの前記撮像回路が有する複数のラッチ回路は、同一の前記読み出し線に接続されるグループに分けられており、
前記撮像回路によって、前記複数のラッチ回路が接続される前記読み出し線が異なっており、複数の前記読み出し線の後段には、前記記憶部が接続されている、
撮像装置。
（１５）
複数の前記撮像回路について、前記グループに属する前記ラッチ回路のうち、いずれかの前記ラッチ回路に格納された前記アドレスイベントを読み出し、前記記憶部に転送するように構成された、
（１４）に記載の撮像装置。
（１６）
それぞれの前記撮像回路から読み出され、前記記憶部に転送される前記アドレスイベントは、オンイベントおよびオフイベントの両方を含む、
（１５）に記載の撮像装置。
（１７）
複数の前記撮像回路について、前記ラッチ回路に格納されたオンイベントまたはオフイベントが交互に読み出され、前記記憶部に転送するように構成されている、
（１５）に記載の撮像装置。

本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

ＰＤ フォトダイオード
２ 電流電圧変換回路
３ バッファ
４ 減算器
５ 量子化器
６ 転送回路
２３ マルチプレクサ
２４ デマルチプレクサ
２５、２５ａ、２５ｂ、２５ｃ、２５ｄ、４０ ラッチ回路
２６ａ、２６ｂ、２５ｃ、２５ｄ 読み出し回路
４１、４４ スイッチ
４２、４３ インバータ
４５、４５Ａ メモリ
５０、５１、５２、５３ 撮像回路
１００ 撮像装置

Claims (17)

1. 入射光を光電変換して光電流を生成する光電変換素子と、前記光電流を電圧信号に変換する電流電圧変換回路とを含む、複数の回路ブロックと、
   前記複数の回路ブロックのうち、少なくともいずれかより供給された前記電圧信号をしきい値と比較した結果に応じてアドレスイベントの検出信号を生成する量子化器と、
   前記量子化器の後段に接続されたデマルチプレクサと、
   前記デマルチプレクサの異なる出力端子に接続された、複数のラッチ回路とを備える、
   撮像回路。
2. 前記複数のラッチ回路のそれぞれは、前記量子化器で検出された前記アドレスイベントを格納するように構成されている、
   請求項１に記載の撮像回路。
3. 前記ラッチ回路の数は、２以上であり、前記光電変換素子の数の２倍以下である、
   請求項１に記載の撮像回路。
4. 前記複数の回路ブロックのそれぞれは、インピーダンス変換を行うバッファ回路と、前記電圧信号を差分電圧に変換する減算器とを含む、
   請求項１に記載の撮像回路。
5. 前記量子化器は、前記複数の回路ブロックのうち、少なくともいずれかより供給された前記電圧信号が第１しきい値電圧を超えたときにオンイベントを検出する、
   請求項１に記載の撮像回路。
6. 前記量子化器は、前記複数の回路ブロックのうち、少なくともいずれかより供給された前記電圧信号が第２しきい値電圧を下回ったときにオフイベントを検出する、
   請求項５に記載の撮像回路。
7. 複数の前記光電変換素子のうち、選択した少なくとも一部の前記光電変換素子について、前記オンイベントおよび前記オフイベントの両方を読み出し、前記オンイベントおよび前記オフイベントのそれぞれを前記複数のラッチ回路に格納するように構成されている、
   請求項６に記載の撮像回路。
8. 前記複数のラッチ回路に格納された前記オンイベントおよび前記オフイベントが読み出し線を介して転送された後、複数の前記光電変換素子のうち、残りの前記光電変換素子について、前記オンイベントおよび前記オフイベントの両方を読み出し、前記オンイベントおよび前記オフイベントのそれぞれを前記複数のラッチ回路に格納するように構成されている、
   請求項７に記載の撮像回路。
9. 複数の前記光電変換素子は、読み出し線と略垂直な方向に配列されている、
   請求項１に記載の撮像回路。
10. 複数の前記光電変換素子は、読み出し線と略平行な方向に配列されている、
    請求項１に記載の撮像回路。
11. 記憶部と、
    複数の請求項１に記載の撮像回路とを備え、
    それぞれの前記撮像回路が有する複数のラッチ回路は、異なる読み出し線に接続されており、複数の前記撮像回路の対応する前記ラッチ回路は、同一の前記読み出し線に接続されており、複数の前記読み出し線の後段には、前記記憶部が接続されている、
    撮像装置。
12. 前記撮像回路ごとに、前記ラッチ回路に格納された前記アドレスイベントを前記記憶部に転送するように構成されている、
    請求項１１に記載の撮像装置。
13. 前記撮像回路ごとに、前記ラッチ回路に格納されたオンイベントまたはオフイベントが交互に読み出され、前記記憶部に転送するように構成されている、
    請求項１１に記載の撮像装置。
14. 記憶部と、
    複数の請求項１に記載の撮像回路を備え、
    それぞれの前記撮像回路が有する複数のラッチ回路は、複数の読み出し線のうち、一部の前記読み出し線に接続されており、
    それぞれの前記撮像回路が有する複数のラッチ回路は、同一の前記読み出し線に接続されるグループに分けられており、
    前記撮像回路によって、前記複数のラッチ回路が接続される前記読み出し線が異なっており、複数の前記読み出し線の後段には、前記記憶部が接続されている、
    撮像装置。
15. 複数の前記撮像回路について、前記グループに属する前記ラッチ回路のうち、いずれかの前記ラッチ回路に格納された前記アドレスイベントを読み出し、前記記憶部に転送するように構成された、
    請求項１４に記載の撮像装置。
16. それぞれの前記撮像回路から読み出され、前記記憶部に転送される前記アドレスイベントは、オンイベントおよびオフイベントの両方を含む、
    請求項１５に記載の撮像装置。
17. 複数の前記撮像回路について、前記ラッチ回路に格納されたオンイベントまたはオフイベントが交互に読み出され、前記記憶部に転送するように構成されている、
    請求項１５に記載の撮像装置。

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