JP7227926B2 - 固体撮像素子、撮像装置および固体撮像素子の制御方法 - Google Patents

固体撮像素子、撮像装置および固体撮像素子の制御方法 Download PDF

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Description

本技術は、固体撮像素子、撮像装置および固体撮像素子の制御方法に関する。詳しくは、輝度の変化を検出する固体撮像素子、撮像装置および固体撮像素子の制御方法に関する。
従来より、垂直同期信号などの同期信号に同期して画像データを撮像する同期型の固体撮像素子が撮像装置などにおいて用いられている。この一般的な同期型の固体撮像素子では、同期信号の周期（例えば、１／６０秒）ごとにしか画像データを取得することができないため、交通やロボットなどに関する分野において、より高速な処理が要求された場合に対応することが困難になる。そこで、一定の閾値を用いて、画素毎にアドレスイベントを検出する非同期型の固体撮像素子が提案されている（例えば、特許文献１参照。）。ここで、アドレスイベントは、ある画素アドレスにおいて、画素の輝度が変化して、その変化量が閾値を超えた旨を意味する。このように、画素毎にアドレスイベントを検出する固体撮像素子は、ＤＶＳ（Dynamic Vision Sensor）と呼ばれる。
特表２００９－５０８０８５号公報
上述の従来技術では、同期型の固体撮像素子よりも遥かに高速にデータを生成して出力することができる。このため、例えば、交通分野において、人や障害物を画像認識する処理を高速に実行して、安全性を向上させることができる。しかしながら、上述のＤＶＳでは、蛍光灯などの、ちらつき（フリッカ）が生じる光源下において、そのフリッカによる輝度の変化をアドレスイベントとして誤検出するおそれがある。そして、その誤検出により、画像データにノイズが生じるという問題がある。
本技術はこのような状況に鑑みて生み出されたものであり、アドレスイベントを検出する固体撮像素子において、フリッカによる誤検出を抑制することを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、
各々が光電流に応じた電圧の変化量と所定の閾値とを比較する複数の画素と、上記複数の画素のそれぞれの上記光電流の和を総電流として検出する電流検出部と、上記総電流に応じた値に上記所定の閾値を制御する閾値制御部とを具備する固体撮像素子、および、その制御方法である。これにより、総電流に応じた値に閾値が制御されるという作用をもたらす。
また、この第１の側面において、上記閾値制御部は、上記総電流を調整して調整電流として出力する調整部と、所定のオフセット電流を生成するオフセット電流源と、上記調整電流と上記所定のオフセット電流との和または差を上記所定の閾値に変換して上記複数の画素のそれぞれに供給する変換部とを備えてもよい。これにより、総電流を調整した電流とオフセット電流との和または差が閾値に変換されるという作用をもたらす。
また、この第１の側面において、上記オフセット電流源は、所定の参照電流を生成する参照電流源と、上記所定の参照電流を互いに異なる複数の比率で分配して複数の分配電流を生成する第１の分配回路と、上記第１の分配回路を制御して上記複数の分配電流のうち所定数の和を上記所定のオフセット電流として出力させる第１のデコーダとを備えてもよい。これにより、参照電流を分配した分配電流の和がオフセット電流として出力されるという作用をもたらす。
また、この第１の側面において、上記調整部は、上記総電流を互いに異なる複数の比率で分配して複数の分配電流を生成する第２の分配回路と、上記第２の分配回路を制御して上記複数の分配電流のうち所定数の和を上記調整電流として出力させる第２のデコーダとを備えてもよい。これにより、総電流を分配した分配電流の和が調整電流として出力されるという作用をもたらす。
また、この第１の側面において、上記変換部は、複数の抵抗素子と、上記複数の抵抗素子のうち所定数を並列に接続して上記所定数の抵抗素子の合成抵抗に上記調整電流が流れて生じる電圧を上記所定の閾値として出力させる第３のデコーダとを備えてもよい。これにより、合成抵抗に生じる電圧が閾値として出力されるという作用をもたらす。
また、この第１の側面において、上記電流検出部は、上記複数の画素のうち一部の画素のそれぞれの上記光電流の和を上記総電流として検出することもできる。これにより、一部の画素の光電流の和に応じた値に閾値が制御されるという作用をもたらす。
また、この第１の側面において、上記閾値制御部は、上記総電流が大きいほど高い値に上記所定の閾値を制御してもよい。これにより、総電流が大きいほど高い値に閾値が制御されるという作用をもたらす。
また、この第１の側面において、上記所定の閾値は、互いに異なる上限閾値および下限閾値を含み、上記複数の画素のそれぞれは、上記変化量が上記上限閾値を超えた旨をオンイベントとして検出し、上記変化量が上記下限閾値を下回る旨をオフイベントとして検出してもよい。これにより、オンイベントとオフイベントとが画素毎に検出されるという作用をもたらす。
また、本技術の第２の側面は、各々が光電流に応じた電圧の変化量と所定の閾値とを比較する複数の画素と、上記複数の画素のそれぞれの上記光電流の和を総電流として検出する電流検出部と、上記総電流に応じた値に上記所定の閾値を制御する閾値制御部と、上記複数の画素のそれぞれの比較結果からなる信号を処理する信号処理部とを具備する撮像装置である。これにより、総電流に応じた閾値と光電流の比較結果からなる信号が処理されるという作用をもたらす。
本技術によれば、アドレスイベントを検出する固体撮像素子において、フリッカによる誤検出を抑制することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の積層構造を説明するための図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素アレイ部の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態におけるコンパレータの入出力特性の一例を示すグラフである。 本技術の第１の実施の形態における電流検出部および閾値制御部の一構成例を示すブロック図である。 本技術の第１の実施の形態における正側ｐＭＯＳ並列回路の一構成例を示す回路図である。 本技術の第１の実施の形態における正側ｎＭＯＳ並列回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるＡＥＲ（Address Event Representation）ロジック回路の一構成例を示す回路図である。 本技術の第１の実施の形態における行ＡＥＲ回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における行ＡＥＲブロックの一構成例を示す回路図である。 本技術の第１の実施の形態における列ＡＥＲ回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における列ＡＥＲブロックの一構成例を示すブロック図である。 本技術の第１の実施の形態における行アービタの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるアービタブロックの一構成例を示す回路図である。 本技術の第１の実施の形態におけるハンドシェイクの一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるＡＥＲ処理の一例を示すフローチャートである。 本技術の第１の実施の形態におけるアドレスイベントの検出結果の一例を示す図である。 比較例におけるアドレスイベントの検出結果の一例を示す図である。 本技術の第１の実施の形態における画像データの変化の一例を示す図である。 比較例における画像データの変化の一例を示す図である。 本技術の第２の実施の形態における電流検出部および閾値制御部の一構成例を示すブロック図である。 本技術の第２の実施の形態における正側電流スプリッタの一構成例を示す回路図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（総電流に応じて閾値を制御する例）
２．第２の実施の形態（オフセット電流を制御し、総電流に応じて閾値を制御する例）
３．移動体への応用例
＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、産業用ロボットに搭載されるカメラや、車載カメラなどが想定される。
光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、画素毎に、輝度の変化量の絶対値が閾値の絶対値を超えた旨をアドレスイベントとして検出するものである。このアドレスイベントは、例えば、輝度のプラスの変化量がプラスの閾値を超えた旨を示すオンイベントと、マイナスの変化量がマイナスの閾値を下回った旨を示すオフイベントとからなる。固体撮像素子２００は、画素ごとにオンイベントおよびオフイベントのそれぞれの有無を２ビットのデータにより表す画像データを生成し、ＤＳＰ回路１２０に信号線２０９を介して供給する。
ＤＳＰ回路１２０は、固体撮像素子２００からの画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データ、及び、イベントデータをバス１５０を介してフレームメモリ１６０などに出力する。なお、ＤＳＰ回路１２０は、特許請求の範囲に記載の信号処理部の一例である。
表示部１３０は、画像データ、及び、イベントデータを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
なお，固体撮像素子２００は複数あってもよいし、また、複数のシリコン内耳（コヒーラ）と呼ばれる固体聴覚装置があっても良い。
［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、受光チップ２０１と、その受光チップ２０１に積層された回路チップ２０２とを備える。
図３は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、列アービタ２１３、列ＡＥＲ回路２２０、列アドレスエンコーダ２１４、画素アレイ部３００およびステートマシン２１５を備える。また、固体撮像素子２００は、行アドレスエンコーダ２１６、行ＡＥＲ回路２６０、行アービタ６００、電流検出部４１０および閾値制御部４２０を備える。そして、画素アレイ部３００には、二次元格子状に複数の画素が配列される。以下、画素アレイ部３００において所定の方向に配列された画素の集合を「行」と称し、行に垂直な方向に配列された画素の集合を「列」と称する。
画素アレイ部３００内の画素のそれぞれは、光電流に応じた電圧の変化量を示す微分信号を生成し、その信号のレベルと所定の閾値とを比較する。この比較結果は、アドレスイベントの検出結果を示す。ここで、微分信号と比較するための閾値は、互いに異なる２つの閾値を含み、それらのうち大きい方の閾値を上限閾値とし、小さい方の閾値を下限閾値とする。また、アドレスイベントは、オンイベントおよびオフイベントを含み、その検出結果は、１ビットのオンイベントの検出結果と１ビットのオフイベントの検出結果とを含む。オンイベントは、微分信号が上限閾値を超えた際に検出され、オフイベントは、その微分信号が下限閾値を下回った際に検出される。
画素は、アドレスイベントを検出した際に行ＡＥＲ回路２６０との間で、アドレスイベントの検出結果を外部出力させるためにリクエストおよび応答の送受信（以下、「ハンドシェイク」と称する。）を行う。次に画素は、列ＡＥＲ回路２２０との間でハンドシェイクを行う。
列アービタ２１３は、列ＡＥＲ回路２２０からのリクエストを調停して調停結果に基づいて応答を列ＡＥＲ回路２２０に送信するものである。
列ＡＥＲ回路２２０は、列のそれぞれと、列アービタ２１３と、ステートマシン２１５との間で、アドレスイベントの検出結果の外部出力を要求するリクエストと応答とを送受信（ハンドシェイク）するものである。
列アドレスエンコーダ２１４は、アドレスイベントの発生した列のアドレスをエンコードしてステートマシン２１５に送信するものである。
行アドレスエンコーダ２１６は、アドレスイベントの発生した行のアドレスをエンコードしてステートマシン２１５に送信するものである。
行アービタ６００は、行ＡＥＲ回路２６０からのリクエストを調停して調停結果に基づいて応答を行ＡＥＲ回路２６０に送信するものである。
行ＡＥＲ回路２６０は、行のそれぞれと、行アービタ６００と、ステートマシン２１５との間で、アドレスイベントの検出結果の外部出力を要求するリクエストと応答とを送受信（ハンドシェイク）するものである。
ステートマシン２１５は、列ＡＥＲ回路２２０および行ＡＥＲ回路２６０との間でハンドシェイクを行うものである。このステートマシン２１５は、列ＡＥＲ回路２２０および行ＡＥＲ回路２６０からリクエストを受信すると、列アドレスエンコーダ２１４および行アドレスエンコーダ２１６からのデータをデコードして、アドレスイベントの検出されたアドレスを特定する。画素毎のアドレスイベントの検出結果を２次元格子状に配列することにより、画像データが生成される。ステートマシン２１５は、その画像データをＤＳＰ回路１２０に供給する。
電流検出部４１０は、全画素のそれぞれの光電流の和を総電流として検出し、閾値制御部４２０に供給するものである。閾値制御部４２０は、総電流に応じた値に、上限閾値および下限閾値を制御するものである。例えば、総電流が大きいほど高い値に、それらの閾値が制御される。
図４は、本技術の第１の実施の形態における画素アレイ部３００の一構成例を示すブロック図である。この画素アレイ部３００には、複数の画素３１０が二次元格子状に配列される。それぞれの画素３１０は、電流検出部４１０と信号線４１９を介して共通に接続される。この信号線４１９は、行ごとに分岐し、さらに列ごとに分岐して画素３１０のそれぞれに接続される。
画素３１０のそれぞれは、入射光を光電変換して光電流を生成し、信号線４１９を介して電流検出部４１０へ供給する。信号線４１９は、行ごと、列ごとに分岐しているため、各行および各列の電流は分岐元において合流し、それらの和である総電流Ｉｐｉｘ_ｔｏｔが電流検出部４１０に供給される。
また、画素３１０のそれぞれは、信号線４２９を介して閾値制御部４２０と共通に接続されている。閾値制御部４２０は、信号線４２９を介して画素３１０のそれぞれに上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆを供給する。
［画素の構成例］
図５は、本技術の第１の実施の形態における画素３１０の一構成例を示す回路図である。この画素３１０は、対数応答部３２０、バッファ３３０、微分回路３４０、コンパレータ３５０およびＡＥＲロジック回路３６０を備える。
対数応答部３２０は、ｎＭＯＳ（negative channel MOS）トランジスタ３２１および３２３と、フォトダイオード３２２と、ｐＭＯＳ（positive channel MOS）トランジスタ３２４とを備える。
フォトダイオード３２２は、入射光に対する光電変換により光電流を生成するものである。ｐＭＯＳトランジスタ３２４およびｎＭＯＳトランジスタ３２３は、電源と接地端子との間において直列に接続される。また、ｎＭＯＳトランジスタ３２１のゲートは、ｐＭＯＳトランジスタ３２４およびｎＭＯＳトランジスタ３２３の接続点に接続され、ソースはフォトダイオード３２２に接続され、ドレインは電流検出部４１０に接続される。そして、ｐＭＯＳトランジスタ３２４のゲートには、バイアス電圧Ｖｂｌｏｇが印加される。このような接続により、フォトダイオード３２２に流れる光電流は、対数的に電圧Ｖｐに変換される。
また、フォトダイオード３２２と、ｎＭＯＳトランジスタ３２１および３２３とは、受光チップ２０１に配置される。一方、ｐＭＯＳトランジスタ３２４以降の回路は、回路チップ２０２に配置される。
また、バッファ３３０は、電源および接地端子の間において直列に接続されたｐＭＯＳトランジスタ３３１および３３２を備える。接地側のｐＭＯＳトランジスタ３３２のゲートは、対数応答部３２０に接続され、電源側のｐＭＯＳトランジスタ３３１のゲートには、バイアス電圧Ｖｂｓｆが印加される。また、ｐＭＯＳトランジスタ３３１および３３２の接続点は、微分回路３４０に接続される。この接続により、Ｖｐに対するインピーダンス変換が行われる。
微分回路３４０は、容量３４１および３４３と、ｐＭＯＳトランジスタ３４２および３４４と、ｎＭＯＳトランジスタ３４５とを備える。
容量３４１の一端は、バッファ３３０に接続され、他端は、容量３４３の一端とｐＭＯＳトランジスタ３４４のゲートとに接続される。ｐＭＯＳトランジスタ３４２のゲートにはリセット信号ｘｒｓｔが入力され、ソースおよびドレインは容量３４３の両端に接続される。ｐＭＯＳトランジスタ３４４およびｎＭＯＳトランジスタ３４５は電源と接地端子との間において直列に接続される。また、容量３４３の他端は、ｐＭＯＳトランジスタ３４４およびｎＭＯＳトランジスタ３４５の接続点に接続される。接地側のｎＭＯＳトランジスタ３４５のゲートには、バイアス電圧Ｖｂａが印加され、ｐＭＯＳトランジスタ３４４およびｎＭＯＳトランジスタ３４５の接続点はコンパレータ３５０にも接続される。このような接続により、微分信号が生成されてコンパレータ３５０に出力される。また、微分信号は、リセット信号ｘｒｓｔにより初期化される。
コンパレータ３５０は、ｐＭＯＳトランジスタ３５１および３５３とｎＭＯＳトランジスタ３５２および３５４とを備える。ｐＭＯＳトランジスタ３５１およびｎＭＯＳトランジスタ３５２は、電源と接地端子との間において直列に接続され、ｐＭＯＳトランジスタ３５３およびｎＭＯＳトランジスタ３５４も、電源と接地端子との間において直列に接続される。また、ｐＭＯＳトランジスタ３５１および３５３のゲートは、微分回路３４０に接続される。ｎＭＯＳトランジスタ３５２のゲートには、閾値制御部４２０からの上限閾値Ｖｏｎが印加され、ｎＭＯＳトランジスタ３５４のゲートには、閾値制御部４２０からの下限閾値Ｖｏｆｆが印加される。
ｐＭＯＳトランジスタ３５１およびｎＭＯＳトランジスタ３５２の接続点は、ＡＥＲロジック回路３６０に接続され、この接続点の電圧が比較結果ＶＣＨとして出力される。ｐＭＯＳトランジスタ３５３およびｎＭＯＳトランジスタ３５４の接続点も、ＡＥＲロジック回路３６０に接続され、この接続点の電圧が比較結果ＶＣＬとして出力される。このような接続により、微分信号が上限閾値Ｖｏｎを超えた場合にコンパレータ３５０は、ハイレベルの比較結果ＶＣＨを出力し、微分信号が下限閾値Ｖｏｆｆを下回った場合にローレベルの比較結果ＶＣＬを出力する。この比較結果ＶＣＨは、オンイベントの検出結果を示し、比較結果ＶＣＬは、オフイベントの検出結果を示す。
なお、コンパレータ３５０は、オンイベントおよびオフイベントの両方を検出しているが、一方のみを検出してもよい。例えば、オンイベントのみを検出する際には、対応するｐＭＯＳトランジスタ３５１およびｎＭＯＳトランジスタ３５２のみが配置される。
ＡＥＲロジック回路３６０は、比較結果ＶＣＨおよびＶＣＬに基づいてハンドシェイクを行うものである。このＡＥＲロジック回路３６０は、アドレスイベントが生じた場合に行ＡＥＲ回路２６０との間でハンドシェイクを行う。次にＡＥＲロジック回路３６０は、列ＡＥＲ回路２２０との間でハンドシェイクを行い、リセット信号ｘｒｓｔにより微分回路３４０をリセットする。
なお、フォトダイオード３２２と、ｎＭＯＳトランジスタ３２１および３２３とを受光チップ２０１に配置し、それ以外を回路チップ２０２に配置しているが、それぞれのチップへ配置する回路は、この構成に限定されない。例えば、フォトダイオード３２２のみを受光チップ２０１に配置し、それ以外を回路チップ２０２に配置することもできる。また、対数応答部３２０を受光チップ２０１に配置し、それ以外を回路チップ２０２に配置することもできる。また、対数応答部３２０およびバッファ３３０を受光チップ２０１に配置し、それ以外を回路チップ２０２に配置することもできる。また、対数応答部３２０およびバッファ３３０と容量３４１とを受光チップ２０１に配置し、それ以外を回路チップ２０２に配置することもできる。また、対数応答部３２０、バッファ３３０、微分回路３４０およびコンパレータ３５０を受光チップ２０１に配置し、それ以外を回路チップ２０２に配置することもできる。
図６は、本技術の第１の実施の形態におけるコンパレータ３５０の入出力特性の一例を示すグラフである。同図における縦軸は、コンパレータ３５０の出力信号（ＶＣＨまたはＶＣＬ）のレベルを示し、横軸はコンパレータ３５０の入力信号（微分信号）のレベルを示す。また、実線は、比較結果ＶＣＨの軌跡を示し、一点鎖線は、比較結果ＶＣＬの軌跡を示す。
輝度に応じた電圧の変化量（すなわち、微分信号）が上限閾値Ｖｏｎを超えると、比較結果ＶＣＨはローレベルからハイレベルに変化してオンイベントが検出される。一方、微分信号が下限閾値Ｖｏｆｆを下回ると、比較結果ＶＣＬはハイレベルからローレベルに変化してオフイベントが検出される。
［電流検出部および閾値制御部の構成例］
図７は、本技術の第１の実施の形態における電流検出部４１０および閾値制御部４２０の一構成例を示すブロック図である。電流検出部４１０は、ｐＭＯＳトランジスタ４１１を備える。また、閾値制御部４２０は、正側ｐＭＯＳ並列回路４３０、正側ｎＭＯＳ並列回路４４０、負側ｐＭＯＳ並列回路４５０、負側ｎＭＯＳ並列回路４６０、正側オフセット電流源４２１および負側オフセット電流源４２２を備える。
ｐＭＯＳトランジスタ４１１は、総電流Ｉｐｉｘ_ｔｏｔを検出するものである。このｐＭＯＳトランジスタ４１１のゲートは正側ｐＭＯＳ並列回路４３０および負側ｐＭＯＳ並列回路４５０に接続され、ソースは電源に接続され、ドレインは、画素アレイ部３００に接続される。また、ｐＭＯＳトランジスタ４１１のゲートおよびドレインは短絡されている。
正側ｐＭＯＳ並列回路４３０は、総電流Ｉｐｉｘ_ｔｏｔを調整して調整電流Ｉｐｉｘ_ｃｔｌ＋として、正側ｎＭＯＳ並列回路４４０に出力するものである。正側オフセット電流源４２１は、一定の電流をオフセット電流Ｉｏｆｓ＋として生成し、正側ｎＭＯＳ並列回路４４０に供給するものである。
正側ｎＭＯＳ並列回路４４０は、調整電流Ｉｐｉｘ_ｃｔｌ＋およびオフセット電流Ｉｏｆｓ＋の和を電圧に変換して、上限閾値Ｖｏｎとして画素アレイ部３００に供給するものである。
負側ｐＭＯＳ並列回路４５０は、総電流Ｉｐｉｘ_ｔｏｔを調整して調整電流Ｉｐｉｘ_ｃｔｌ－として、負側ｎＭＯＳ並列回路４６０に出力するものである。負側オフセット電流源４２２は、一定の電流をオフセット電流Ｉｏｆｓ－として生成するものである。なお、正側ｐＭＯＳ並列回路４３０および負側ｐＭＯＳ並列回路４５０は、特許請求の範囲における調整部の一例である。また、正側オフセット電流源４２１および負側オフセット電流源４２２は、特許請求の範囲に記載のオフセット電流源の一例である。
負側ｎＭＯＳ並列回路４６０は、調整電流Ｉｐｉｘ_ｃｔｌ－およびオフセット電流Ｉｏｆｓ－の差を電圧に変換して、下限閾値Ｖｏｆｆとして画素アレイ部３００に供給するものである。なお、正側ｎＭＯＳ並列回路４４０および負側ｎＭＯＳ並列回路４６０は、特許請求の範囲に記載の変換部の一例である。
上述の構成により、閾値制御部４２０は、総電流Ｉｐｉｘ_ｔｏｔが大きいほど高い値に上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆを制御する。
なお、画素アレイ部３００内の画素は、オンイベントおよびオフイベントの両方を検出しているが、一方のみを検出してもよい。例えば、画素がオンイベントのみを検出する際には、閾値制御部４２０において、対応する正側ｐＭＯＳ並列回路４３０、正側ｎＭＯＳ並列回路４４０および正側オフセット電流源４２１のみが配置される。
また、電流検出部４１０は、全画素の光電流の和を総電流Ｉｐｉｘ_ｔｏｔとして検出しているが、画素アレイ部３００内の一部の画素の光電流の和を総電流Ｉｐｉｘ_ｔｏｔとして検出することもできる。例えば、それぞれの画素数が２以上の複数のエリアに画素アレイ部３００を分割し、エリアごとに、そのエリア内の１画素のみが光電流を電流検出部４１０に出力する構成であってもよい。これにより、全画素の光電流の和を検出する場合と比較して信号線４１９の分岐点の個数を削減することができる。
［正側ｐＭＯＳ並列回路の構成例］
図８は、本技術の第１の実施の形態における正側ｐＭＯＳ並列回路４３０の一構成例を示す回路図である。この正側ｐＭＯＳ並列回路４３０は、ｍ＋１（ｍは、整数）個のスイッチ４３１と、ｍ＋１個のｐＭＯＳトランジスタ４３２と、ｍ－１個のｐＭＯＳトランジスタ４３３と、デコーダ４３４とを備える。なお、負側ｐＭＯＳ並列回路４５０の構成は、正側ｐＭＯＳ並列回路４３０の構成と同様である。
スイッチ４３１は、互いに異なるｐＭＯＳトランジスタ４３２に対応付けられる。このスイッチ４３１は、対応するトランジスタのソースと電源との間の経路をデコーダ４３４の制御に従って開閉する。
ｐＭＯＳトランジスタ４３２のそれぞれのゲートは、電流検出部４１０内のｐＭＯＳトランジスタ４１１のゲートと接続される。また、ｐＭＯＳトランジスタ４３２のそれぞれのドレインは、正側ｎＭＯＳ並列回路４４０に共通に接続される。
ｐＭＯＳトランジスタ４３３のそれぞれのゲートは、電流検出部４１０内のｐＭＯＳトランジスタ４１１のドレインと接続される。また、ｍ個目のｐＭＯＳトランジスタ４３３のソースおよびドレインは、ｍ個目およびｍ＋１個目のｐＭＯＳトランジスタ４３２のそれぞれのドレインに接続される。
デコーダ４３４は、レジスタ等に予め保持された所定の設定値に従って、スイッチ４３１のそれぞれを制御するものである。
ｐＭＯＳトランジスタ４３２のそれぞれは、ｐＭＯＳトランジスタ４１１とカレントミラー回路を構成する。これらのカレントミラー回路は、トランジスタのそれぞれのゲート幅およびゲート長に応じた分配比率により、総電流を分配して複数の分配電流を生成することができる。なお、ｍ＋１個のスイッチ４３１と、ｍ＋１個のｐＭＯＳトランジスタ４３２と、ｍ－１個のｐＭＯＳトランジスタ４３３とからなる回路は、特許請求の範囲に記載の第２の分配回路の一例である。
例えば、ｐＭＯＳトランジスタ４１１と、１番目乃至ｍ番目のｐＭＯＳトランジスタ４３２とのそれぞれのゲート幅Ｗおよびゲート長Ｌは次の式を満たす値に設定される。
Ｗ／Ｌ＝（Ｎ－１）×α ・・・式１
ｍ＋１番目のｐＭＯＳトランジスタ４３２のゲート幅Ｗおよびゲート長Ｌは次の式を満たす値に設定される。
Ｗ／Ｌ＝α ・・・式２
また、ｐＭＯＳトランジスタ４３３のゲート幅Ｗおよびゲート長Ｌは次の式を満たす値に設定される。
Ｗ／Ｌ＝Ｎ×α／（Ｎ－１） ・・・式３
式１乃至式３を満たすゲート幅Ｗおよびゲート長Ｌを設定した場合、１番目乃至ｍ番目のｐＭＯＳトランジスタ４３２に流れる分配電流Ｉｍは、次の式により表される。
Ｉｍ＝Ｉｐｉｘ_ｔｏｔ／Ｎｍ－１ ・・・式４
また、ｍ＋１番目のｐＭＯＳトランジスタ４３２に流れる分配電流Ｉｍ＋１は、次の式により表される。
Ｉｍ＋１＝Ｉｐｉｘ_ｔｏｔ／｛Ｎｍ－１（Ｎ－１）｝ ・・・式５
デコーダ４３４が設定値に従ってスイッチ４３１を開閉することにより、式４および式５に基づいて、調整電流Ｉｐｉｘ_ｃｔｌ＋をサブ－ピコアンペアのオーダーで制御することができる。例えば、１番目およびｍ＋１番目のスイッチ４３１を閉状態にし、残りを開状態にした場合、調整電流Ｉｐｉｘ_ｃｔｌ＋を分配電流Ｉ１およびＩｍ＋１の和に制御することができる。なお、デコーダ４３４は、特許請求の範囲における第２のデコーダの一例である。また、正側ｐＭＯＳ並列回路４３０の構成は、総電流を調整することができるものであれば、同図に例示した回路に限定されない。
［正側ｎＭＯＳ並列回路の構成例］
図９は、本技術の第１の実施の形態における正側ｎＭＯＳ並列回路４４０の一構成例を示す回路図である。この正側ｎＭＯＳ並列回路４４０は、ｎ（ｎは、整数）個のスイッチ４４１と、ｎ個のｎＭＯＳトランジスタ４４２と、デコーダ４４３とを備える。なお、負側ｎＭＯＳ並列回路４６０の構成は、正側ｎＭＯＳ並列回路４４０と同様である。
スイッチ４４１のそれぞれは、互いに異なるｎＭＯＳトランジスタ４４２に対応付けられる。スイッチ４４１のそれぞれの一端は、正側ｐＭＯＳ並列回路４３０および正側オフセット電流源４２１に接続され、他端は、対応するｎＭＯＳトランジスタ４４２のドレインに接続される。
ｎＭＯＳトランジスタ４４２のそれぞれのゲートおよびドレインは短絡され、いわゆるダイオード接続の状態である。なお、ｎＭＯＳトランジスタ４４２は、特許請求の範囲に記載の抵抗素子の一例である。
デコーダ４４３は、レジスタ等に予め保持された所定の設定値に従って、スイッチ４４１のそれぞれを制御するものである。
デコーダ４４３が設定値に従ってスイッチ４４１を開閉することにより、ダイオード接続されたｎ個のｎＭＯＳトランジスタ４４２の合成抵抗を制御することができる。そして、調整電流Ｉｐｉｘ_ｃｔｌ＋およびオフセット電流Ｉｏｆｓ＋の和が、その合成抵抗に流れて生じた電圧が上限閾値Ｖｏｎとして出力される。なお、デコーダ４４３は、特許請求の範囲における第３のデコーダの一例である。また、正側ｎＭＯＳ並列回路４４０の構成は、電流電圧変換により上限閾値Ｖｏｎを生成することができるものであれば、同図に例示した回路に限定されない。
［ＡＥＲロジック回路の構成例］
図１０は、本技術の第１の実施の形態におけるＡＥＲロジック回路３６０の一構成例を示すブロック図である。このＡＥＲロジック回路３６０は、ｎＭＯＳトランジスタ３６１乃至３６３、３６５乃至３６８、３７０および３７１と、ｐＭＯＳトランジスタ３６４および３６９と、容量３７２とを備える。
ｎＭＯＳトランジスタ３６１および３６２は直列に接続される。ｎＭＯＳトランジスタ３６２および３６３のゲートには、比較結果ＶＣＨが入力され、ｎＭＯＳトランジスタ３６１のゲートには応答ＡｃｋＹｐ１が入力される。また、ｎＭＯＳトランジスタ３６２および３６３のソースは接地され、ｎＭＯＳトランジスタ３６１のドレインから列ＡＥＲ回路２２０へリクエストＲｅｑＨＸｐ１が出力される。ｎＭＯＳトランジスタ３６３のドレインから行ＡＥＲ回路２６０へリクエストＲｅｑＹｐ１が出力される。
ｐＭＯＳトランジスタ３６４およびｎＭＯＳトランジスタ３６５は電源と接地端子との間において直列に接続される。また、ｐＭＯＳトランジスタ３６４のゲートには比較結果ＶＣＬが入力され、ｎＭＯＳトランジスタ３６５のゲートには、バイアス電圧Ｖｂａｅｒが印加される。
ｎＭＯＳトランジスタ３６６および３６７は直列に接続される。ｎＭＯＳトランジスタ３６７および３６８のゲートは、ｐＭＯＳトランジスタ３６４およびｎＭＯＳトランジスタ３６５の接続点に接続される。ｎＭＯＳトランジスタ３６６のゲートには応答ＡｃｋＹｐ１が入力される。また、ｎＭＯＳトランジスタ３６７および３６８のソースは接地され、ｎＭＯＳトランジスタ３６６のドレインから列ＡＥＲ回路２２０へリクエストＲｅｑＬＸｐ１が出力される。ｎＭＯＳトランジスタ３６８のドレインから行ＡＥＲ回路２６０へリクエストＲｅｑＹｐ１が出力される。
ｐＭＯＳトランジスタ３６９とｎＭＯＳトランジスタ３７０および３７１とは、電源と接地端子との間において直列に接続される。また、ｐＭＯＳトランジスタ３６９のゲートにはバイアス電圧Ｖｂｒｓｔが印加される。ｎＭＯＳトランジスタ３７０のゲートには応答ＡｃｋＹｐ１が入力され、ｎＭＯＳトランジスタ３７１のゲートには応答ＡｃｋＸｐ１が入力される。容量３７２の一端は、電源に接続され、他端は、ｐＭＯＳトランジスタ３６９およびｎＭＯＳトランジスタ３７０の接続点に接続される。また、ｐＭＯＳトランジスタ３６９およびｎＭＯＳトランジスタ３７０の接続点の電圧は、リセット信号ｘｒｓｔとして微分回路３４０へ出力される。
上述の構成により、ハイレベルの比較結果ＶＣＨが入力される（すなわち、オンイベントが検出される）とＡＥＲロジック回路３６０は、ローレベルのリクエストＲｅｑＹｐ１を行ＡＥＲ回路２６０へ送信する。そして、行ＡＥＲ回路２６０からハイレベルの応答ＡｃｋＹｐ１を受信するとＡＥＲロジック回路３６０は、ローレベルのリクエストＲｅｑＨＸｐ１を列ＡＥＲ回路２２０に送信する。次いで列ＡＥＲ回路２２０からハイレベルの応答ＡｃｋＸｐ１を受信するとＡＥＲロジック回路３６０は、ローレベルのリセット信号ｘｒｓｔを微分回路３４０に出力する。
また、ローレベルの比較結果ＶＣＬが入力される（すなわち、オフイベントが検出される）とＡＥＲロジック回路３６０は、ローレベルのリクエストＲｅｑＹｐ１を行ＡＥＲ回路２６０へ送信する。そして、行ＡＥＲ回路２６０からハイレベルの応答ＡｃｋＹｐ１を受信するとＡＥＲロジック回路３６０は、ローレベルのリクエストＲｅｑＬＸｐ１を列ＡＥＲ回路２２０に送信する。次いで列ＡＥＲ回路２２０からハイレベルの応答ＡｃｋＸｐ１を受信するとＡＥＲロジック回路３６０は、ローレベルのリセット信号ｘｒｓｔを微分回路３４０に出力する。
［行ＡＥＲ回路の構成例］
図１１は、本技術の第１の実施の形態における行ＡＥＲ回路２６０の一構成例を示すブロック図である。この行ＡＥＲ回路２６０は、行ごとに、行ＡＥＲブロック２７０を備える。行ＡＥＲブロック２７０は、対応する行と行アービタ６００とステートマシン２１５との間でハンドシェイクを行うものである。
［行ＡＥＲブロックの構成例］
図１２は、本技術の第１の実施の形態における行ＡＥＲブロック２７０の一構成例を示す回路図である。この行ＡＥＲブロック２７０は、ｐＭＯＳトランジスタ２７１と、ｎＭＯＳトランジスタ２７２および２７３と、ＮＯＲゲート２７６と、インバータ２７４および２７５とを備える。
ｐＭＯＳトランジスタ２７１と、ｎＭＯＳトランジスタ２７２および２７３とは、電源と接地端子との間において直列に接続される。また、ｐＭＯＳトランジスタ２７１およびｎＭＯＳトランジスタ２７２のゲートには、ステートマシン２１５からの制御信号ＬＯＡＤが入力される。この制御信号ＬＯＡＤは、アドレスイベントの検出結果の読出しを指示する信号である。また、ｎＭＯＳトランジスタ２７３のゲートには、ステートマシン２１５からの応答ＣＨＩＰ_ＡＣＫを反転したｘＣＨＩＰ_ＡＣＫが入力される。
ＮＯＲゲート２７６は、２つの入力値の否定論理和をリクエストＲｅｑＹａ１として行アービタ６００に出力するものである。ＮＯＲゲート２７６の入力端子の一方には、ステートマシン２１５からの応答ＣＨＩＰ_ＡＣＫが入力される。ＮＯＲゲート２７６の入力端子の他方は、ｐＭＯＳトランジスタ２７１およびｎＭＯＳトランジスタ２７２の接続点と、画素アレイ部３００からのリクエストＲｅｑＹｐ１を伝送する信号線とに接続される。
インバータ２７５は、行アービタ６００からの応答ＡｃｋＹａ１を反転してインバータ２７４に出力するものである。インバータ２７４は、インバータ２７５からの信号を反転して応答ＡｃｋＹｐ１として、画素アレイ部３００へ出力するものである。
上述の構成により、行ＡＥＲブロック２７０は、ローレベルのリクエストＲｅｑＹｐ１が入力されると、応答ＣＨＩＰ_ＡＣＫがハイレベルであれば、ローレベルのリクエストＲｅｑＹａ１を出力する。また、行ＡＥＲブロック２７０は、ハイレベルの応答ＡｃｋＹａ１を遅延させて応答ＡｃｋＹｐ１として出力する。
［列ＡＥＲ回路の構成例］
図１３は、本技術の第１の実施の形態における列ＡＥＲ回路２２０の一構成例を示すブロック図である。この列ＡＥＲ回路２２０は、列ごとに列ＡＥＲブロック２２１を備える。列ＡＥＲブロック２２１は、対応する列と、ステートマシン２１５と、列アービタ２１３との間でハンドシェイクを行うものである。
［列ＡＥＲブロックの構成例］
図１４は、本技術の第１の実施の形態における列ＡＥＲブロック２２１の一構成例を示すブロック図である。この列ＡＥＲブロック２２１は、Ｈ側列ＡＥＲブロック２２２、Ｌ側列ＡＥＲブロック２２３およびＯＲゲート２２４を備える。
Ｈ側列ＡＥＲブロック２２２は、ローレベルのリクエストＲｅｑＨＸｐ１が入力されるとハンドシェイクを行うものである。このＨ側列ＡＥＲブロック２２２は、ハイレベルの応答ＡｃｋＨＸａ１を遅延させた信号をＯＲゲート２２４に出力する。Ｌ側列ＡＥＲブロック２２３は、ローレベルのリクエストＲｅｑＬＸｐ１が入力されるとハンドシェイクを行うものである。このＬ側列ＡＥＲブロック２２３は、ハイレベルの応答ＡｃｋＬＸａ１を遅延させた信号をＯＲゲート２２４に出力する。また、Ｈ側列ＡＥＲブロック２２２およびＬ側列ＡＥＲブロック２２３により、画素アレイ部３００からのローレベルのリクエストが反転される。これらのＨ側列ＡＥＲブロック２２２およびＬ側列ＡＥＲブロック２２３の構成は、図１２に例示した行ＡＥＲブロック２７０と同様である。なお、これらの行や列のＡＥＲブロックの構成は、ハンドシェイクを行うことができるものであれば、図１２に例示した回路に限定されない。
ＯＲゲート２２４は、Ｈ側列ＡＥＲブロック２２２およびＬ側列ＡＥＲブロック２２３からの信号の論理和を応答ＡｃｋＸｐ１として出力するものである。
［行アービタの構成例］
図１５は、本技術の第１の実施の形態における行アービタ６００の一構成例を示すブロック図である。この行アービタ６００は、アービタブロック６１０、６５０乃至６５４とインバータ６０１および６０２とを７行ごとに備える。なお、同図は、垂直のイベントドリブンの画素数を７画素とした場合の図である。例えば、垂直のイベントドリブンの画素数が１０００画素であれば、２＾１０段（＝１０２４画素分）までカバーする１０段のアービタが設けられる。
アービタブロック６１０は、１行目からのリクエストと２行目からのリクエストとを調停するものである。このアービタブロック６１０は、アービタブロック６５２との間でハンドシェイクを行い、調停結果に基づいて応答を１行目または２行目に出力する。
アービタブロック６５０は、３行目からのリクエストと４行目からのリクエストとを調停するものである。このアービタブロック６５０は、アービタブロック６５２との間でハンドシェイクを行い、調停結果に基づいて応答を３行目または４行目に出力する。
アービタブロック６５１は、５行目からのリクエストと６行目からのリクエストとを調停するものである。このアービタブロック６５１は、アービタブロック６５３との間でハンドシェイクを行い、調停結果に基づいて応答を５行目または６行目に出力する。
アービタブロック６５２は、アービタブロック６１０からのリクエストとアービタブロック６５０からのリクエストとを調停するものである。このアービタブロック６５２は、アービタブロック６５４との間でハンドシェイクを行い、調停結果に基づいて応答をアービタブロック６１０または６５０に出力する。
アービタブロック６５３は、アービタブロック６５１からのリクエストと７行目からのリクエストとを調停するものである。このアービタブロック６５３は、アービタブロック６５４との間でハンドシェイクを行い、調停結果に基づいて応答をアービタブロック６５１または７行目に出力する。
アービタブロック６５４は、アービタブロック６５２からのリクエストとアービタブロック６５３からのリクエストとを調停するものである。このアービタブロック６５４は、早い方のリクエストに対する応答をインバータ６０１および６０２で遅延させてアービタブロック６５２または６５３に供給する。
なお、列アービタ２１３の構成は、行アービタ６００と同様である。また、これらのアービタの構成は、リクエストを調停することができるのであれば、同図に例示した構成に限定されない。
［アービタブロックの構成例］
図１６は、本技術の第１の実施の形態におけるアービタブロック６１０の一構成例を示す回路図である。このアービタブロック６１０は、ｐＭＯＳトランジスタ６１１、６１４、６１５乃至６１７、６２０、６２２、６２５および６２６と、ｎＭＯＳトランジスタ６１２、６１３、６１８、６１９、６２３、６２４および６２７とインバータ６２１とを備える。
ｐＭＯＳトランジスタ６１１および６１４は、電源に並列に接続される。ｎＭＯＳトランジスタ６１２および６１３は、ｐＭＯＳトランジスタ６１１および６１４のドレインと接地端子との間において直列に接続される。また、ｐＭＯＳトランジスタ６１１およびｎＭＯＳトランジスタ６１３のゲートには、１行目からのリクエストＲｅｑＸａ１が入力される。
ｐＭＯＳトランジスタ６１５および６１６は、電源に直列に接続される。また、ｐＭＯＳトランジスタ６１５のゲートにはリクエストＲｅｑＸａ１が入力され、ｐＭＯＳトランジスタ６１６のゲートには２行目からのリクエストＲｅｑＸａ２が入力される。
ｐＭＯＳトランジスタ６１７および６２０は、電源に並列に接続される。ｎＭＯＳトランジスタ６１８および６１９は、ｐＭＯＳトランジスタ６１７および６２０のドレインと接地端子との間において直列に接続される。また、ｐＭＯＳトランジスタ６１７およびｎＭＯＳトランジスタ６１８のゲートは、ｐＭＯＳトランジスタ６１１および６１４のドレインに接続される。ｐＭＯＳトランジスタ６２０およびｎＭＯＳトランジスタ６１９のゲートには、リクエストＲｅｑＸａ２が入力される。ｐＭＯＳトランジスタ６１７および６２０のドレインは、ｐＭＯＳトランジスタ６１４およびｎＭＯＳトランジスタ６１２のゲートに接続される。
また、ｎＭＯＳトランジスタ６１２および６１３の接続点と、ｐＭＯＳトランジスタ６１６のドレインと、ｎＭＯＳトランジスタ６１８および６１９の接続点とは、リクエストＲｅｑＸｂ１を伝送する信号線に接続される。このリクエストＲｅｑＸｂ１は、上位のアービタブロック６５２に出力される。
インバータ６２１は、上位のアービタブロック６５２からの応答ＡｃｋＸｂ１を反転するものである。このインバータ６２１は、反転した信号をｐＭＯＳトランジスタ６２５およびｎＭＯＳトランジスタ６２４のゲートへ出力する。
ｐＭＯＳトランジスタ６２５および６２６とｎＭＯＳトランジスタ６２７とは、電源と接地端子との間に直列に接続される。また、ｐＭＯＳトランジスタ６２２およびｎＭＯＳトランジスタ６２３は、ｐＭＯＳトランジスタ６２５および６２６の接続点と接地端子との間に直列に接続される。ｎＭＯＳトランジスタ６２４のソースおよびドレインは、ｐＭＯＳトランジスタ６２２およびｎＭＯＳトランジスタ６２３の接続点と、ｐＭＯＳトランジスタ６２６およびｎＭＯＳトランジスタ６２７の接続点とに接続される。
また、ｐＭＯＳトランジスタ６２２およびｎＭＯＳトランジスタ６２３のゲートは、ｐＭＯＳトランジスタ６１１および６１４のドレインに接続される。ｐＭＯＳトランジスタ６２６およびｎＭＯＳトランジスタ６２７のゲートは、ｐＭＯＳトランジスタ６１７および６２０のドレインに接続される。ｐＭＯＳトランジスタ６２２およびｎＭＯＳトランジスタ６２３の接続点は、１行目への応答ＡｃｋＸａ１を伝送する信号線に接続される。ｐＭＯＳトランジスタ６２６およびｎＭＯＳトランジスタ６２７の接続点は、２行目への応答ＡｃｋＸａ２を伝送する信号線に接続される。
上述の構成により、アービタブロック６１０は、リクエストＲｅｑＸａ１またはリクエストＲｅｑＸａ２を受け取ると、リクエストＲｅｑＸｂ１を出力する。そして、応答ＡｃｋＸｂ１を受け取るとアービタブロック６１０は、リクエストＲｅｑＸａ１およびリクエストＲｅｑＸａ２のうち到着の早い方に対応する応答を出力する。
なお、アービタブロック６５０乃至６５４の構成は、同図に例示したアービタブロック６１０と同様である。
図１７は、本技術の第１の実施の形態におけるハンドシェイクの一例を示すタイミングチャートである。画素３１０がローレベルのリクエストＲｅｑＹｐ１を出力すると、行ＡＥＲブロック２７０は、応答ＣＨＩＰ_ＡＣＫがハイレベルであれば、ハイレベルの応答ＡｃｋＹｐ１を返す。
応答ＡｃｋＹｐ１を受け取ると画素３１０は、オンイベントが生じた場合にはローレベルのリクエストＲｅｑＨＸｐ１を出力する。なお、オフイベントが生じた場合にはローレベルのリクエストＲｅｑＬＸｐ１が出力される。
リクエストＲｅｑＨＸｐ１を受け取ると列ＡＥＲブロック２２１は、応答ＣＨＩＰ_ＡＣＫがハイレベルであれば、ハイレベルの応答ＡｃｋＸｐ１を返す。応答ＡｃｋＸｐ１を受け取ると画素３１０は、ローレベルのリセット信号ｘｒｓｔを生成してリクエストＲｅｑＹｐ１およびＲｅｑＨＸｐ１とをハイレベルに初期化する。
また、応答ＡｃｋＸｐ１を出力すると、列ＡＥＲブロック２２１は、ローレベルのリクエストＣＨＩＰ_ＲＥＱを出力する。リクエストＣＨＩＰ_ＲＥＱを受け取るとステートマシン２１５は、アドレスイベントの検出結果をＤＳＰ回路１２０に転送し、ローレベルの応答ＣＨＩＰ_ＡＣＫを返す。
応答ＣＨＩＰ_ＡＣＫを受け取ると行ＡＥＲブロック２７０は、リクエストＲｅｑＹｐ１がハイレベルであれば、応答ＡｃｋＹｐ１をローレベルに初期化する。また、応答ＣＨＩＰ_ＡＣＫを受け取ると列ＡＥＲブロック２２１は、リクエストＲｅｑＨＸｐ１がハイレベルであれば、応答ＡｃｋＸｐ１をローレベルに初期化する。
応答ＡｃｋＸｐ１が初期化されると画素３１０は、リセット信号ｘｒｓｔをハイレベルに初期化し、列ＡＥＲブロック２２１は、リクエストＣＨＩＰ_ＲＥＱをハイレベルに初期化する。また、ステートマシン２１５は、応答ＣＨＩＰ_ＡＣＫをハイレベルに初期化する。
［固体撮像素子の動作例］
図１８は、本技術の第１の実施の形態におけるＡＥＲ処理の一例を示すフローチャートである。このＡＥＲ処理は、例えば、アドレスイベントを検出するための所定のアプリケーションが実行されたときに開始される。
画素３１０は、リセット信号ｘｒｓｔなどにより初期化を行い（ステップＳ９２０）、光電流を微分信号に変換する（ステップＳ９２１）。また、電流検出部４１０は、総電流を検出し（ステップＳ９２２）、閾値制御部４２０は、その総電流に応じて閾値（上限閾値および下限閾値）を制御する（ステップＳ９２３）。そして、画素３１０は、輝度に応じた電圧の変化量（微分信号）と上限閾値とを比較して、微分信号が上限閾値を超えるか否かを判断する（ステップＳ９２４）。
微分信号が上限閾値を超える場合に（ステップＳ９２４：Ｙｅｓ）、画素３１０は、ついてオンイベントを検出する（ステップＳ９２７）。一方、微分信号が上限閾値以下の場合に（ステップＳ９２４：Ｎｏ）、画素３１０は、微分信号が下限閾値を下回るか否かを判断する（ステップＳ９２５）。
微分信号が下限閾値を下回る場合に（ステップＳ９２５：Ｙｅｓ）、画素３１０は、オフイベントを検出する（ステップＳ９２６）。画素３１０は、ステップＳ９２６またはＳ９２７の後に、検出結果をハンドシェイクにより転送し（ステップＳ９２８）、初期化を行う（ステップＳ９２９）。
微分信号が下限閾値以上の場合（ステップＳ９２５：Ｎｏ）、または、ステップＳ９２９の後に画素３１０等は、ステップＳ９２１以降を繰り返し実行する。
図１９は、本技術の第１の実施の形態におけるアドレスイベントの検出結果の一例を示す図である。図２０は、比較例におけるアドレスイベントの検出結果の一例を示す図である。図１９および図２０におけるａは、本技術の第１の実施の形態および比較例のそれぞれの画素からの信号レベルの変動の一例を示す図であり、図１９および２０におけるｂは、第１の実施の形態および比較例のそれぞれのアドレスイベントの検出結果の一例を示す図である。図１９および図２０のａにおける縦軸は、信号のレベルを示し、横軸は時間を示す。図１９および図２０のｂにおける縦軸は、微分回路からの出力信号のレベルを示し、横軸は時間を示す。また、細い実線の曲線は、フリッカに応じて変動する微分信号のレベルの軌跡を示す。太い実線は、フリッカ以外の輝度変化に応じて変動する微分信号のレベルを示す。一点鎖線は、上限閾値Ｖｏｎを示し、鎖線は、下限閾値Ｖｏｆｆを示す。
蛍光灯などのフリッカが生じる光源下においては、そのフリッカの影響により、細い実線に例示するように、光電流を変換した微分信号が周期的に変動する。例えば、フリッカの周期を６０ヘルツ（Ｈｚ）とすると、微分信号が変動する周期も６０ヘルツ（Ｈｚ）となる。
ここで、図２０におけるａに例示するように、上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆを一定に固定した比較例を想定する。この比較例では、同図におけるｂに例示するように微分信号が、フリッカに応じて変動した際に、そのレベルが上限閾値Ｖｏｎを超えることや、下限閾値Ｖｏｆｆを下回ることがある。例えば、タイミングＴ０や、タイミングＴ４乃至６などにおいて、微分信号のレベルが上限閾値Ｖｏｎを超えるため、オンイベントが検出される。また、タイミングＴ３やＴ７などにおいて、微分信号のレべルが下限閾値Ｖｏｆｆを下回るため、オフイベントが検出される。また、フリッカ以外の輝度変化がタイミングＴ２において生じると、オンイベントやオフイベントが検出される。
車載システムや監視システムにおいては、一般に、フリッカはアドレスイベントの検出対象では無い。このため、フリッカにより誤って検出されたアドレスイベントは、画像データにおいてノイズとして扱われる。上述の比較例のように、上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆを固定値にすると、フリッカによりノイズが生じるおそれがある。
これに対して、第１の実施の形態の固体撮像素子２００では、全画素の総電流Ｉｐｉｘ_ｔｏｔを検出し、その電流が大きいほど高い値に上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆを制御している。この構成では、図１９におけるａに例示するように、フリッカにより光源の照度が変化すると、全画素で光電流が増減し、それらの和の総電流Ｉｐｉｘ_ｔｏｔが増減するため、フリッカに追従して上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆも変化する。したがって、フリッカにより信号のレベルが変動しても、同図におけるｂに例示するようにオンイベントやオフイベントが検出されることは無い。一方、フリッカ以外の輝度変化がタイミングＴ２において生じると、微分信号のレベルが上限閾値Ｖｏｎを超えるため、オンイベントが検出される。このように、フリッカによるノイズを低減し、検出対象のアドレスイベントのみを高精度で検出することができる。
図２１は、本技術の第１の実施の形態における画像データの変化の一例を示す図である。同図におけるａは、フリッカ以外の輝度変化が生じる前の画像データ７００の一例であり、同図におけるｂは、フリッカ以外の輝度変化の際の画像データ７１０の一例である。同図において、斜線の部分は、アドレスイベントが検出されない領域を示し、白い部分は、アドレスイベントが検出された領域を示す。
フリッカが生じていても、フリッカに追従して上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆが制御されるため、画像データ７００において、フリッカによるノイズは生じない。一方、フリッカ以外の輝度変化が生じると、画像データ７１０内の領域７１１などに例示するように、アドレスイベントが検出される。
図２２は、上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆを固定値にした比較例における画像データの変化の一例を示す図である。同図におけるａは、フリッカにより輝度が変化する前の画像データ７３０の一例であり、同図におけるｂは、フリッカにより輝度が変化した際の画像データ７４０の一例である。同図において、斜線の部分は、アドレスイベントが検出されない領域を示し、白い部分は、アドレスイベントが検出された領域を示す。
フリッカにより輝度が変化する前の画像データ７３０においては、アドレスイベントは検出されない。一方、フリッカにより輝度が変化した際の画像データ７４０においては、全画素において、アドレスイベントが誤って検出されてしまう。この結果、フリッカにより画像データにノイズが生じてしまう。
このように、本技術の第１の実施の形態によれば、固体撮像素子２００が、全画素の総電流に応じた値に閾値を制御するため、フリッカが生じた際の総電流の変動に起因するアドレスイベントの誤検出を抑制することができる。これにより、画像データにおいて、フリッカによるノイズを低減することができる。
＜２．第２の実施の形態＞
上述の第１の実施の形態では、閾値制御部４２０は、デコーダにより調整電流や合成抵抗を制御し、固定のオフセット電流Ｉｏｆｓ＋およびＩｏｆｓ－を加減算して、上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆに変換していた。しかしながら、この構成では、オフセット電流が固定であるため、上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆの微調整が困難になるおそれがある。この第２の実施の形態の固体撮像素子２００は、オフセット電流をさらに制御する点において第１の実施の形態と異なる。
図２３は、本技術の第２の実施の形態における電流検出部４１０および閾値制御部４２０の一構成例を示すブロック図である。この第２の実施の形態の閾値制御部４２０は、正側オフセット電流源４２１および負側オフセット電流源４２２の代わりに正側電流スプリッタ４７０および負側電流スプリッタ４８０を備える点において第１の実施の形態と異なる。
図２４は、本技術の第２の実施の形態における正側電流スプリッタ４７０の一構成例を示す回路図である。この正側電流スプリッタ４７０は、参照電流源４７１と、ｎＭＯＳトランジスタ４７２と、ｍ＋１個のスイッチ４７３と、ｍ＋１個のｎＭＯＳトランジスタ４７４と、ｍ－１個のｎＭＯＳトランジスタ４７５と、デコーダ４７６と、バッファ４７７とを備える。
参照電流源４７１は、所定の参照電流ＩＲＥＦを生成してｎＭＯＳトランジスタ４７２のドレインに供給するものである。
ｎＭＯＳトランジスタ４７２のドレインおよびゲートは短絡され、ソースは接地される。
スイッチ４７３のそれぞれは、互いに異なるｎＭＯＳトランジスタ４７４に対応付けられる。スイッチ４７３は、デコーダ４７６の制御に従って、対応するトランジスタのドレインを、バッファ４７７と出力先の正側ｎＭＯＳ並列回路４４０とのいずれかに接続する。
ｎＭＯＳトランジスタ４７４のそれぞれのゲートは、ｎＭＯＳトランジスタ４７２のゲートと接続される。また、ｎＭＯＳトランジスタ４７４のそれぞれのソースは、接地端子に共通に接続される。
ｎＭＯＳトランジスタ４７５のそれぞれのゲートは、ｎＭＯＳトランジスタ４７２のゲートと接続される。また、ｍ個目のｎＭＯＳトランジスタ４７５のドレインおよびソースは、ｍ個目およびｍ＋１個目のｎＭＯＳトランジスタ４７４のそれぞれのソースに接続される。
デコーダ４７６は、レジスタ等に予め保持された所定の設定値に従って、スイッチ４７３のそれぞれを制御するものである。
バッファ４７７の入力端子は、出力先の正側ｎＭＯＳ並列回路４４０に接続され、出力端子はスイッチ４７３のそれぞれに接続される。
ｎＭＯＳトランジスタ４７４のそれぞれは、ｎＭＯＳトランジスタ４７２とカレントミラー回路を構成する。これらのカレントミラー回路は、トランジスタのそれぞれのゲート幅およびゲート長に応じた分配比率により、総電流を分配して複数の分配電流を生成することができる。なお、ｍ＋１個のスイッチ４７３と、ｍ＋１個のｎＭＯＳトランジスタ４７４と、ｍ－１個のｎＭＯＳトランジスタ４７５とからなる回路は、特許請求の範囲に記載の第１の分配回路の一例である。
例えば、ｎＭＯＳトランジスタ４７２と、１番目乃至ｍ番目のｎＭＯＳトランジスタ４７４とのそれぞれのゲート幅Ｗおよびゲート長Ｌは次の式を満たす値に設定される。
Ｗ／Ｌ＝（Ｎ－１）×α ・・・式６
ｍ＋１番目のｎＭＯＳトランジスタ４７２のゲート幅Ｗおよびゲート長Ｌは次の式を満たす値に設定される。
Ｗ／Ｌ＝α ・・・式７
また、ｎＭＯＳトランジスタ４７５のゲート幅Ｗおよびゲート長Ｌは次の式を満たす値に設定される。
Ｗ／Ｌ＝Ｎ×α／（Ｎ－１） ・・・式８
式６乃至式８を満たすゲート幅Ｗおよびゲート長Ｌを設定した場合、１番目乃至ｍ番目のｎＭＯＳトランジスタ４７２に流れる分配電流Ｉｍは、次の式により表される。
Ｉｍ＝ＩＲＥＦ／Ｎｍ－１ ・・・式９
また、ｍ＋１番目のｎＭＯＳトランジスタ４７２に流れる分配電流Ｉｍ＋１は、次の式により表される。
Ｉｍ＋１＝ＩＲＥＦ／｛Ｎｍ－１（Ｎ－１）｝ ・・・式１０
デコーダ４７６が設定値に従ってスイッチ４７３の接続先を制御することにより、式９および式１０に基づいて、オフセット電流Ｉｏｆｓ＋をサブ－ピコアンペアのオーダーで制御することができる。例えば、１番目およびｍ＋１番目のスイッチ４７３接続先を出力側にし、残りをバッファ４７７側にした場合、オフセット電流Ｉｏｆｓ＋を分配電流Ｉ１およびＩｍ＋１の和に制御することができる。なお、デコーダ４７６は、特許請求の範囲における第１のデコーダの一例である。また、正側電流スプリッタ４７０の構成は、オフセット電流Ｉｏｆｓ＋を制御することができるものであれば、同図に例示した回路に限定されない。
このように、本技術の第２の実施の形態によれば、調整電流や合成抵抗に加えて、オフセット電流も制御するため、調整電流や合成抵抗のみを制御する場合と比較して、上限閾値Ｖｏｎおよび下限閾値Ｖｏｆｆの微調整が容易となる。
＜３．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図２５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図２６は、撮像部１２０３１の設置位置の例を示す図である。
図２６では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図２６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、車外情報検出ユニット１２０３０に適用され得る。具体的には、図１の撮像装置１００は、車外情報検出ユニット１２０３０に適用することができる。車外情報検出ユニット１２０３０に本開示に係る技術を適用することにより、フリッカによるノイズを低減し、より見やすい撮影画像を得ることができるため、人、車や障害物の検出精度を向上させることができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）各々が光電流に応じた電圧の変化量と所定の閾値とを比較する複数の画素と、
前記複数の画素のそれぞれの前記光電流の和を総電流として検出する電流検出部と、
前記総電流に応じた値に前記所定の閾値を制御する閾値制御部と
を具備する固体撮像素子。
（２）前記閾値制御部は、
前記総電流を調整して調整電流として出力する調整部と、
所定のオフセット電流を生成するオフセット電流源と、
前記調整電流と前記所定のオフセット電流との和または差を前記所定の閾値に変換して前記複数の画素のそれぞれに供給する変換部と
を備える前記（１）記載の固体撮像素子。
（３）前記オフセット電流源は、
所定の参照電流を生成する参照電流源と、
前記所定の参照電流を互いに異なる複数の比率で分配して複数の分配電流を生成する第１の分配回路と、
前記第１の分配回路を制御して前記複数の分配電流のうち所定数の和を前記所定のオフセット電流として出力させる第１のデコーダと
を備える前記（２）記載の固体撮像素子。
（４）前記調整部は、
前記総電流を互いに異なる複数の比率で分配して複数の分配電流を生成する第２の分配回路と、
前記第２の分配回路を制御して前記複数の分配電流のうち所定数の和を前記調整電流として出力させる第２のデコーダと
を備える前記（２）または（３）に記載の固体撮像素子。
（５）前記変換部は、
複数の抵抗素子と、
前記複数の抵抗素子のうち所定数を並列に接続して前記所定数の抵抗素子の合成抵抗に前記調整電流が流れて生じる電圧を前記所定の閾値として出力させる第３のデコーダと
を備える前記（２）から（４）のいずれかに記載の固体撮像素子。
（６）前記電流検出部は、前記複数の画素のうち一部の画素のそれぞれの前記光電流の和を前記総電流として検出する
前記（１）から（５）のいずれかに記載の固体撮像素子。
（７）前記閾値制御部は、前記総電流が大きいほど高い値に前記所定の閾値を制御する
前記（１）から（６）のいずれかに記載の固体撮像素子。
（８）前記所定の閾値は、互いに異なる上限閾値および下限閾値を含み、
前記複数の画素のそれぞれは、
前記変化量が前記上限閾値を超えた旨をオンイベントとして検出し、
前記変化量が前記下限閾値を下回る旨をオフイベントとして検出する
前記（１）から（７）のいずれかに記載の固体撮像素子。
（９）各々が光電流に応じた電圧の変化量と所定の閾値とを比較する複数の画素と、
前記複数の画素のそれぞれの前記光電流の和を総電流として検出する電流検出部と、
前記総電流に応じた値に前記所定の閾値を制御する閾値制御部と、
前記複数の画素のそれぞれの比較結果からなる信号を処理する信号処理部と
を具備する撮像装置。
（１０）複数の画素の各々が光電流に応じた電圧の変化量と所定の閾値とを比較する比較手順と、
前記複数の画素のそれぞれの前記光電流の和を総電流として検出する電流検出手順と、
前記総電流に応じた値に前記所定の閾値を制御する閾値制御手順と
を具備する固体撮像素子の制御方法。
１００ 撮像装置
１１０ 光学部
１２０ ＤＳＰ回路
１３０ 表示部
１４０ 操作部
１５０ バス
１６０ フレームメモリ
１７０ 記憶部
１８０ 電源部
２００ 固体撮像素子
２０１ 受光チップ
２０２ 回路チップ
２１３ 列アービタ
２１４ 列アドレスエンコーダ
２１５ ステートマシン
２１６ 行アドレスエンコーダ
２２０ 列ＡＥＲ回路
２２１ 列ＡＥＲブロック
２２２ Ｈ側列ＡＥＲブロック
２２３ Ｌ側列ＡＥＲブロック
２２４ ＯＲゲート
２６０ 行ＡＥＲ回路
２７０ 行ＡＥＲブロック
２７１、３２４、３３１、３３２、３４２、３４４、３５１、３５３、３６４、３６９、４１１、４３２、４３３、６１１、６１４～６１７、６２０、６２２、６２５、６２６ ｐＭＯＳトランジスタ
２７２、２７３、３２１、３２３、３４５、３５２、３５４、３６１～３６３、３６５～３６８、３７０、３７１、４４２、４７２、４７４、４７５、６１２、６１３、６１８、６１９、６２３、６２４、６２７ ｎＭＯＳトランジスタ
２７４、２７５、６０１、６０２、６２１ インバータ
２７６ ＮＯＲゲート
３００ 画素アレイ部
３１０ 画素
３２０ 対数応答部
３２２ フォトダイオード
３３０、４７７ バッファ
３４０ 微分回路
３４１、３４３、３７２ 容量
３５０ コンパレータ
３６０ ＡＥＲロジック回路
４１０ 電流検出部
４２０ 閾値制御部
４２１ 正側オフセット電流源
４２２ 負側オフセット電流源
４３０ 正側ｐＭＯＳ並列回路
４３１、４４１、４７３ スイッチ
４３４、４４３、４７６ デコーダ
４４０ 正側ｎＭＯＳ並列回路
４５０ 負側ｐＭＯＳ並列回路
４６０ 負側ｎＭＯＳ並列回路
４７０ 正側電流スプリッタ
４７１ 参照電流源
４８０ 負側電流スプリッタ
６００ 行アービタ
６１０、６５０～６５４ アービタブロック
１２０３０ 車外情報検出ユニット

Claims (9)

  1. 各々が光電流に応じた電圧の変化量と所定の閾値とを比較する複数の画素と、
    前記複数の画素のそれぞれの前記光電流の和を総電流として検出する電流検出部と、
    前記総電流が大きいほど高い値に前記所定の閾値を制御する閾値制御部と
    を具備する固体撮像素子。
  2. 前記閾値制御部は、
    前記総電流を調整して調整電流として出力する調整部と、
    所定のオフセット電流を生成するオフセット電流源と、
    前記調整電流と前記所定のオフセット電流との和または差を前記所定の閾値に変換して前記複数の画素のそれぞれに供給する変換部と
    を備える請求項１記載の固体撮像素子。
  3. 前記オフセット電流源は、
    所定の参照電流を生成する参照電流源と、
    前記所定の参照電流を互いに異なる複数の比率で分配して複数の分配電流を生成する第１の分配回路と、
    前記第１の分配回路を制御して前記複数の分配電流のうち所定数の和を前記所定のオフセット電流として出力させる第１のデコーダと
    を備える請求項２記載の固体撮像素子。
  4. 前記調整部は、
    前記総電流を互いに異なる複数の比率で分配して複数の分配電流を生成する第２の分配回路と、
    前記第２の分配回路を制御して前記複数の分配電流のうち所定数の和を前記調整電流として出力させる第２のデコーダと
    を備える請求項２記載の固体撮像素子。
  5. 前記変換部は、
    複数の抵抗素子と、
    前記複数の抵抗素子のうち所定数を並列に接続して前記所定数の抵抗素子の合成抵抗に前記調整電流が流れて生じる電圧を前記所定の閾値として出力させる第３のデコーダと
    を備える請求項２記載の固体撮像素子。
  6. 前記電流検出部は、前記複数の画素のうち一部の画素のそれぞれの前記光電流の和を前記総電流として検出する
    請求項１記載の固体撮像素子。
  7. 前記所定の閾値は、互いに異なる上限閾値および下限閾値を含み、
    前記複数の画素のそれぞれは、
    前記変化量が前記上限閾値を超えた旨をオンイベントとして検出し、
    前記変化量が前記下限閾値を下回る旨をオフイベントとして検出する
    請求項１記載の固体撮像素子。
  8. 各々が光電流に応じた電圧の変化量と所定の閾値とを比較する複数の画素と、
    前記複数の画素のそれぞれの前記光電流の和を総電流として検出する電流検出部と、
    前記総電流が大きいほど高い値に前記所定の閾値を制御する閾値制御部と、
    前記複数の画素のそれぞれの比較結果からなる信号を処理する信号処理部と
    を具備する撮像装置。
  9. 複数の画素の各々が光電流に応じた電圧の変化量と所定の閾値とを比較する比較手順と、
    前記複数の画素のそれぞれの前記光電流の和を総電流として検出する電流検出手順と、
    前記総電流が大きいほど高い値に前記所定の閾値を制御する閾値制御手順と
    を具備する固体撮像素子の制御方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7449663B2 (ja) * 2018-10-30 2024-03-14 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
US11240449B2 (en) 2019-09-18 2022-02-01 Sony Semiconductor Solutions Corporation Solid-state imaging device and imaging device with combined dynamic vision sensor and imaging functions
DE112020005911T5 (de) * 2019-12-02 2022-09-22 Sony Group Corporation Signalverarbeitungsvorrichtung, signalverarbeitungsverfahren und detektionssensor
JP2023072098A (ja) * 2020-04-01 2023-05-24 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び撮像方法
JP2023085573A (ja) * 2020-04-10 2023-06-21 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び撮像方法
JP2023093778A (ja) * 2020-05-21 2023-07-05 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び撮像方法
JPWO2021246194A1 (ja) * 2020-06-04 2021-12-09

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008066320A (ja) 2006-09-04 2008-03-21 Sumitomo Electric Ind Ltd レーザダイオード駆動回路
JP2009508085A (ja) 2005-06-03 2009-02-26 ウニヴェルズィテート チューリッヒ 時間依存性の画像データを検出するフォトアレイ
JP2016501495A (ja) 2012-12-11 2016-01-18 コンセホ・スペリオール・デ・インベスティガシオネス・シエンティフィカスＣｏｎｓｅｊｏ Ｓｕｐｅｒｉｏｒ Ｄｅ Ｉｎｖｅｓｔｉｇａｃｉｏｎｅｓ Ｃｉｅｎｔｉｆｉｃａｓ 光センサーのマトリクス中の光強度の時間的変化を検出するための方法およびデバイス
US20170033777A1 (en) 2015-07-31 2017-02-02 Samsung Electronics Co., Ltd. Method and apparatus for controlling threshold voltage
JP2017521746A (ja) 2014-04-30 2017-08-03 サントル ナスィオナル ド ラ ルシェルシュ スィアンティフィク（セ．エン．エル．エス．） 非同期光センサーによって観測されたシーン内の形状を追跡する方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3875461B2 (ja) * 2000-07-06 2007-01-31 株式会社東芝 固体撮像システム
JP5779656B2 (ja) * 2011-10-14 2015-09-16 株式会社Ｊｏｌｅｄ 画像表示装置
JP6237045B2 (ja) * 2013-09-24 2017-11-29 株式会社ニコン 撮像素子および撮像装置
JP6541347B2 (ja) * 2014-03-27 2019-07-10 キヤノン株式会社 固体撮像装置および撮像システム
CN104658480A (zh) * 2015-03-06 2015-05-27 京东方科技集团股份有限公司 像素电路及其驱动方法、显示装置
CN104978932A (zh) * 2015-07-16 2015-10-14 京东方科技集团股份有限公司 像素驱动电路、像素驱动方法和显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009508085A (ja) 2005-06-03 2009-02-26 ウニヴェルズィテート チューリッヒ 時間依存性の画像データを検出するフォトアレイ
JP2008066320A (ja) 2006-09-04 2008-03-21 Sumitomo Electric Ind Ltd レーザダイオード駆動回路
JP2016501495A (ja) 2012-12-11 2016-01-18 コンセホ・スペリオール・デ・インベスティガシオネス・シエンティフィカスＣｏｎｓｅｊｏ Ｓｕｐｅｒｉｏｒ Ｄｅ Ｉｎｖｅｓｔｉｇａｃｉｏｎｅｓ Ｃｉｅｎｔｉｆｉｃａｓ 光センサーのマトリクス中の光強度の時間的変化を検出するための方法およびデバイス
JP2017521746A (ja) 2014-04-30 2017-08-03 サントル ナスィオナル ド ラ ルシェルシュ スィアンティフィク（セ．エン．エル．エス．） 非同期光センサーによって観測されたシーン内の形状を追跡する方法
US20170033777A1 (en) 2015-07-31 2017-02-02 Samsung Electronics Co., Ltd. Method and apparatus for controlling threshold voltage

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Patrick Lichtsteiner ほか２ 名，A 128 × 128 120 dB 15 μs Latency Asynchronous Temporal Contrast Vision Sensor，IEEE Journal of Solid-State CIRCUITS，2008年01月31日，Vol.43 No.2，p.566-576

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