JP7141440B2 - 固体撮像素子 - Google Patents
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Description
1.第1の実施の形態(受光チップにフォトダイオードを配置する例)
2.第2の実施の形態(受光チップにフォトダイオード、電流電圧変換回路およびバッファを配置する例)
3.第3の実施の形態(受光チップにフォトダイオードを配置し、電流電圧変換回路内にN型トランジスタ1つを配置する例)
4.第4の実施の形態(受光チップにフォトダイオードを配置し、電流電圧変換回路内にダイオードを配置する例)
5.第5の実施の形態(受光チップにフォトダイオードを配置し、電流電圧変換回路内にゲート接地回路を配置する例)
6.第6の実施の形態(受光チップにフォトダイオードを配置し、電流電圧変換回路内に2段のループ回路を配置する例)
7.第7の実施の形態(受光チップにフォトダイオードを配置し、残りを検出チップおよび信号処理チップに配置する例)
8.第8の実施の形態(受光チップにフォトダイオードを配置し、複数の画素でアドレスイベント検出回路を共有する例)
9.第9の実施の形態(受光チップにフォトダイオードを配置し、検出チップとの間にシールドを配置する例)
10.第10の実施の形態(受光チップ内の通常画素および位相差画素のそれぞれにフォトダイオードを配置する例)
11.第11の実施の形態(受光チップにフォトダイオードを配置し、複数の画素で電流電圧変換回路を共有する例)
12.第12の実施の形態(受光チップにフォトダイオードを配置し、電圧信号を複数の閾値電圧と比較する例)
13.移動体への応用例
[撮像装置の構成例]
図1は、本技術の第1の実施の形態における撮像装置100の一構成例を示すブロック図である。この撮像装置100は、撮像レンズ110、固体撮像素子200、記録部120および制御部130を備える。撮像装置100としては、産業用ロボットに搭載されるカメラや、車載カメラなどが想定される。
図2は、本技術の第1の実施の形態における固体撮像素子200の積層構造の一例を示す図である。この固体撮像素子200は、検出チップ202と、その検出チップ202に積層された受光チップ201とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Cu-Cu接合やバンプにより接続することもできる。なお、受光チップ201は、特許請求の範囲に記載の第1のチップの一例であり、検出チップ202は、特許請求の範囲に記載の第2のチップの一例である。
図6は、本技術の第1の実施の形態におけるアドレスイベント検出回路300の一構成例を示すブロック図である。このアドレスイベント検出回路300は、電流電圧変換回路310、バッファ320、減算器330、量子化器340および転送回路350を備える。
図7は、本技術の第1の実施の形態における電流電圧変換回路310の一構成例を示す回路図である。この電流電圧変換回路310は、N型トランジスタ311および313とP型トランジスタ312とを備える。これらのトランジスタとして、例えば、MOS(Metal-Oxide-Semiconductor)トランジスタが用いられる。
図8は、本技術の第1の実施の形態における減算器330および量子化器340の一構成例を示す回路図である。減算器330は、コンデンサ331および333と、インバータ332と、スイッチ334とを備える。また、量子化器340は、コンパレータ341を備える。
Qinit=C1×Vinit ・・・式1
一方、コンデンサ333に蓄積される電荷Q2は、出力電圧をVoutとすると、次の式により表される。
Q2=-C2×Vout ・・・式3
Qinit=Qafter+Q2 ・・・式4
Vout=-(C1/C2)×(Vafter-Vinit) ・・・式5
上述の第1の実施の形態では、電流電圧変換回路310の全てを検出チップ202に配置していたが、画素数の増大に伴って、検出チップ202内の回路の回路規模が増大するおそれがある。この第1の実施の形態の変形例の固体撮像素子200は、電流電圧変換回路310の一部の回路を受光チップ201に設けた点において第1の実施の形態と異なる。
上述の第1の実施の形態では、アドレスイベント検出回路300内の回路の全てを検出チップ202に配置していたが、画素数の増大に伴って、検出チップ202内の回路の回路規模が増大するおそれがある。この第2の実施の形態の固体撮像素子200は、アドレスイベント検出回路300内の電流電圧変換回路310およびバッファ320を受光チップ201に設けた点において第1の実施の形態と異なる。
上述の第2の実施の形態では、減算器330の全てを検出チップ202に配置していたが、画素数の増大に伴って、検出チップ202内の回路の回路規模や実装面積が増大するおそれがある。この第2の実施の形態の第1の変形例の固体撮像素子200は、減算器330の一部を受光チップ201に設けた点において第2の実施の形態と異なる。
上述の第2の実施の形態では、減算器330および量子化器340を検出チップ202に配置していたが、画素数の増大に伴って、検出チップ202内の回路の回路規模が増大するおそれがある。この第2の実施の形態の第2の変形例の固体撮像素子200は、減算器330および量子化器340を受光チップ201に設けた点において第2の実施の形態と異なる。
上述の第1の実施の形態では、N型トランジスタ311および313とP型トランジスタ312とからなる電流電圧変換回路310をアドレスイベント検出部260内に画素毎に配列していた。しかしながら、画素数の増大に伴って、アドレスイベント検出部260の回路規模が増大するおそれがある。この第3の実施の形態の固体撮像素子200は、N型トランジスタ311のみを電流電圧変換回路310に配置した点において第1の実施の形態と異なる。
上述の第1の実施の形態では、N型トランジスタ311および313とP型トランジスタ312とからなる電流電圧変換回路310をアドレスイベント検出部260内に画素毎に配列していた。しかしながら、画素数の増大に伴って、アドレスイベント検出部260の回路規模が増大するおそれがある。この第4の実施の形態の固体撮像素子200は、ダイオードのみを電流電圧変換回路310に配置した点において第1の実施の形態と異なる。
上述の第1の実施の形態では、ソースフォロワ回路を電流電圧変換回路310に設けていたが、一般にソースフォロワ回路は、周波数特性があまり良くない。このため、低周波ノイズが発生する際に、そのノイズを十分に抑制することができないおそれがある。この第5の実施の形態の電流電圧変換回路310は、ゲート接地回路を配置して低周波数ノイズを抑制する点において第1の実施の形態と異なる。
上述の第1の実施の形態では、1個のループ回路を電流電圧変換回路310に設けていたが、ループ回路1個のみでは、電流を電圧に変換する際の変換ゲインが不足するおそれがある。この第6の実施の形態の電流電圧変換回路310は、2段のループ回路を電流電圧変換回路310に設けた点において第1の実施の形態と異なる。
上述の第1の実施の形態では、固体撮像素子200内の回路を2枚のチップに分散して配置していたが、画素数の増大に伴って、固体撮像素子200内の回路の実装面積が増大するおそれがある。この第7の実施の形態の固体撮像素子200は、回路を3枚のチップに分散して配置した点において第1の実施の形態と異なる。
上述の第1の実施の形態では、検出チップ202においてアドレスイベント検出回路300を画素毎に配置していたが、画素数の増大に伴って検出チップ202の回路規模が増大するおそれがある。この第8の実施の形態の固体撮像素子200は、複数の画素が1つのアドレスイベント検出回路300を共有する点において第1の実施の形態と異なる。
上述の第8の実施の形態では、検出チップ202においてマルチプレクサ261およびアドレスイベント検出回路300を画素毎に配置していたが画素数の増大に伴って検出チップ202の回路規模が増大するおそれがある。この第8の実施の形態の変形例の固体撮像素子200は、マルチプレクサ261を受光チップ201に配置する点において第1の実施の形態と異なる。
上述の第1の実施の形態では、受光チップ201および検出チップ202のそれぞれに回路を配置していたが、それらの回路の動作により電磁ノイズが発生するおそれがある。この第9の実施の形態の固体撮像素子200は、受光チップ201と検出チップ202との間にシールドを設けた点において第1の実施の形態と異なる。
上述の第1の実施の形態では、固体撮像素子200は、検出信号からなる画像データを撮像していたが、この画像データから物体までの距離を測定することはできない。距離を測定する方式としては、ステレオ画像を用いる方式やToF(Time of Flight)方式などがあるが、これらの方式では撮像レンズ110や固体撮像素子200とは別途に、カメラを追加する必要がある。このため、これらの方式により距離を求める構成では、部品点数やコストが増大するおそれがある。この第10の実施の形態の固体撮像素子200は、位相差画素により、像面位相差方式を用いて距離を測定する点において第1の実施の形態と異なる。
上述の第1の実施の形態では、検出チップ202において電流電圧変換回路310を画素毎に配置していたが、画素数の増大に伴って検出チップ202の回路規模や実装面積が増大するおそれがある。この第11の実施の形態の固体撮像素子200は、複数の画素が1つの電流電圧変換回路310を共有する点において第1の実施の形態と異なる。
上述の第1の実施の形態では、固体撮像素子200は、電圧信号と1つの閾値電圧とを比較して1ビットの検出信号を画素毎に生成していた。しかし、画素毎に1ビットの情報しか生成されないため、画素毎に複数ビットを生成する場合と比較して画像データの画質が低下してしまう。この第12の実施の形態の固体撮像素子200は、電圧信号と複数の閾値電圧とを比較して複数ビットの検出信号を画素毎に生成する点において第1の実施の形態と異なる。
本開示に係る技術(本技術)は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
(1)行駆動回路と、
列駆動回路と、
複数の画素とを備え、
前記複数の画素はそれぞれ、
入射光を光電変換して光電流を生成するフォトダイオードと、
前記光電流に応じた電圧信号を量子化して検出信号として出力する画素回路と、
接続部とを有し、
前記行駆動回路および前記列駆動回路は第2のチップに設けられ、
前記フォトダイオードは第1のチップに設けられ、
少なくとも一部の前記画素回路は前記第2のチップに設けられ、前記接続部を介して前記第1のチップに設けられた前記フォトダイオードに電気的に接続される固体撮像素子。
(2)前記画素回路において、
前記第1のチップには、前記光電流を前記電圧信号に変換して出力する複数のN型トランジスタがさらに設けられ、
前記第2のチップには、前記複数のN型トランジスタのいずれかに一定の電流を供給するP型トランジスタがさらに設けられる
前記(1)記載の固体撮像素子。
(3)前記画素回路において、前記第2のチップには、前記光電流を前記電圧信号に変換する電流電圧変換回路がさらに設けられる
前記(1)に記載の固体撮像素子。
(4)前記電流電圧変換回路は、
前記フォトダイオードのカソードにドレインが接続され、ゲートおよびソースが電源に共通に接続されたN型トランジスタを含み、
前記N型トランジスタと前記フォトダイオードとの接続点は、前記バッファの入力端子に接続される
前記(3)記載の固体撮像素子。
(5)前記電流電圧変換回路は、
前記フォトダイオードのカソードにアノードが接続され、カソードが電源に接続されたダイオードを含み、
前記ダイオードと前記フォトダイオードとの接続点は、前記バッファの入力端子に接続される
前記(3)または(4)に記載の固体撮像素子。
(6)前記電流電圧変換回路は、
所定のバイアス電圧がゲートに印加され、ドレインが前記フォトダイオードのカソードに接続された第1のN型トランジスタと、
前記フォトダイオードと前記第1トランジスタとの接続点にゲートが接続され、ドレインが前記第1のN型トランジスタのソースに接続され、ソースが接地された第2のN型トランジスタと
を含み、
前記第1および第2のトランジスタの接続点は、前記バッファの入力端子に接続される
前記(3)から(5)のいずれかに記載の固体撮像素子。
(7)前記電流電圧変換回路は、複数段のループ回路を含み、
前記複数段のループ回路のそれぞれは、
第1のN型トランジスタと、
前記第1のN型トランジスタのソースにゲートが接続され、前記第1のN型トランジスタのゲートにドレインが接続された第2のN型トランジスタと
を備える前記(3)から(6)のいずれかに記載の固体撮像素子。
(8)前記画素回路において、前記第1のチップには、前記光電流を前記電圧信号に変換する電流電圧変換回路と前記電圧信号を補正して出力するバッファとがさらに設けられる
前記(1)記載の固体撮像素子。
(9)前記画素回路において、
前記第1のチップには、前記バッファの出力端子に一端が接続された第1コンデンサがさらに設けられ、
前記第2のチップには、前記第1コンデンサの他端に入力端子が接続されたインバータと前記インバータに並列に接続された第2コンデンサとがさらに設けられる
前記(8)記載の固体撮像素子。
(10)前記画素回路において、前記第1のチップには、前記バッファから出力された前記電圧信号のレベルを低下させる減算器と前記低下した電圧信号を量子化して前記検出信号として出力する量子化器とがさらに設けられる
前記(8)記載の固体撮像素子。
(1)入射光を光電変換して光電流を生成するフォトダイオードが設けられた受光チップと、
前記光電流に応じた電圧信号を量子化して検出信号として出力する検出チップと
を具備する固体撮像素子。
(2)前記受光チップには、前記光電流を前記電圧信号に変換して出力する複数のN型トランジスタがさらに設けられ、
前記検出チップには、前記複数のN型トランジスタのいずれかに一定の電流を供給するP型トランジスタがさらに設けられる
前記(1)記載の固体撮像素子。
(3)前記検出チップには、前記光電流を前記電圧信号に変換する電流電圧変換回路がさらに設けられる
前記(1)記載の固体撮像素子。
(4)前記電流電圧変換回路は、
前記フォトダイオードのカソードにドレインが接続され、ゲートおよびソースが電源に共通に接続されたN型トランジスタを含み、
前記N型トランジスタと前記フォトダイオードとの接続点は、前記バッファの入力端子に接続される
前記(3)記載の固体撮像素子。
(5)前記電流電圧変換回路は、
前記フォトダイオードのカソードにアノードが接続され、カソードが電源に接続されたダイオードを含み、
前記ダイオードと前記フォトダイオードとの接続点は、前記バッファの入力端子に接続される
前記(3)または(4)に記載の固体撮像素子。
(6)前記電流電圧変換回路は、
所定のバイアス電圧がゲートに印加され、ドレインが前記フォトダイオードのカソードに接続された第1のN型トランジスタと、
前記フォトダイオードと前記第1トランジスタとの接続点にゲートが接続され、ドレインが前記第1のN型トランジスタのソースに接続され、ソースが接地された第2のN型トランジスタと
を含み、
前記第1および第2のトランジスタの接続点は、前記バッファの入力端子に接続される
前記(3)から(5)のいずれかに記載の固体撮像素子。
(7)前記電流電圧変換回路は、複数段のループ回路を含み、
前記複数段のループ回路のそれぞれは、
第1のN型トランジスタと、
前記第1のN型トランジスタのソースにゲートが接続され、前記第1のN型トランジスタのゲートにドレインが接続された第2のN型トランジスタと
を備える前記(3)から(6)のいずれかに記載の固体撮像素子。
(8)前記受光チップには、前記光電流を前記電圧信号に変換する電流電圧変換回路と前記電圧信号を補正して出力するバッファとがさらに設けられる
前記(1)記載の固体撮像素子。
(9)前記受光チップには、前記バッファの出力端子に一端が接続された第1コンデンサがさらに設けられ、
前記検出チップには、前記第1コンデンサの他端に入力端子が接続されたインバータと前記インバータに並列に接続された第2コンデンサとがさらに設けられる
前記(8)記載の固体撮像素子。
(10)前記受光チップには、前記バッファから出力された前記電圧信号のレベルを低下させる減算器と前記低下した電圧信号を量子化して前記検出信号として出力する量子化器とがさらに設けられる
前記(8)記載の固体撮像素子。
(11)前記検出信号を処理する信号処理チップをさらに具備する
前記(1)から(10)のいずれかに記載の固体撮像素子。
(12)前記受光チップには、所定数の前記フォトダイオードが二次元格子状に配列された受光部が設けられ、
前記検出チップには、前記検出信号を出力するアドレスイベント検出回路が設けられ、
前記アドレスイベント検出回路は、前記受光部内で隣接する複数のフォトダイオードに共通に接続される
前記(1)記載の固体撮像素子。
(13)前記検出チップには、前記複数のフォトダイオードのそれぞれの光電流のいずれかを選択して前記アドレスイベント検出回路に出力するマルチプレクサがさらに設けられる
前記(12)記載の固体撮像素子。
(14)前記受光チップには、前記複数のフォトダイオードのそれぞれの光電流のいずれかを選択して前記アドレスイベント検出回路に出力するマルチプレクサがさらに設けられる
前記(12)記載の固体撮像素子。
(15)前記受光チップと前記検出チップとの間に設けられたシールドをさらに具備する
前記(1)から(14)のいずれかに記載の固体撮像素子。
(16)前記フォトダイオードは、通常画素と位相差画素とのそれぞれに設けられ、
前記位相差画素のフォトダイオードの一部は遮光されている
前記(1)から(15)のいずれかに記載の固体撮像素子。
(17)前記受光チップには、二次元格子状に配列された所定数の前記フォトダイオードと前記光電流を前記電圧信号に変換する電流電圧変換回路とが設けられ、
前記所定数の前記フォトダイオードのうち隣接する複数のフォトダイオードは、前記電流電圧変換回路に共通に接続される
前記(1)記載の固体撮像素子。
(18)前記検出チップには、前記電圧信号と複数の閾値電圧とを比較して当該比較結果を示す複数ビットの信号を前記検出信号として出力する量子化器が設けられる
前記(1)記載の固体撮像素子。
110 撮像レンズ
120 記録部
130 制御部
200 固体撮像素子
201 受光チップ
202 検出チップ
203 信号処理チップ
211、212、213、231、232、233、253、254 ビア配置部
220 受光部
221、411 フォトダイオード
222 画素ブロック
223 通常画素
224 位相差画素
240 信号処理回路
251 行駆動回路
252 列駆動回路
260 アドレスイベント検出部
261 マルチプレクサ
300 アドレスイベント検出回路
310、413 電流電圧変換回路
311、313、315、316、321、322、335~337、342~345 N型トランジスタ
312 P型トランジスタ
314 ダイオード
320、332、414 バッファ
330 減算器
331、333 コンデンサ
334 スイッチ
340 量子化器
341 コンパレータ
350 転送回路
401、402、403 シールド
412 遮光部
12031 撮像部
Claims (15)
- フォトダイオードと、
電流電圧変換器と、
前記電流電圧変換器に接続されたバッファ回路と、
前記バッファ回路に接続された第1の容量と、
前記第1の容量に接続され、前記第1の容量に印可された第1電圧に基づく第2電圧と参照電圧との比較結果に基づいてイベント検出信号を出力するように構成されたコンパレータと
を具備し、
前記電流電圧変換器は、
前記フォトダイオードにゲートが接続された第1のトランジスタと、
前記フォトダイオードにソースまたはドレインが接続された第2のトランジスタと、
前記第1のトランジスタのソースまたはドレインと前記第2のトランジスタのゲートとにソースまたはドレインが電気的に接続された第3のトランジスタと
を含み、
前記第1および第2のトランジスタの導電型は、前記第3のトランジスタの導電型と異なり、
前記フォトダイオードと前記第1のトランジスタと前記第2のトランジスタとが第1の基板に含まれ、前記第1の基板に積層された第2の基板に前記第3のトランジスタが含まれる
イベント検出センサー。 - 前記第2の基板は、前記バッファ回路と前記コンパレータとをさらに含む
請求項1記載のイベント検出センサー。 - 前記第2のトランジスタのソースまたはドレインは、電源電圧を受け取るように構成される
請求項1記載のイベント検出センサー。 - 前記第3のトランジスタのゲートは、バイアス電圧を受け取るラインに接続される
請求項1記載のイベント検出センサー。 - 前記第1の基板と前記第2の基板との間に配線されたシールドをさらに具備する
請求項1記載のイベント検出センサー。 - 前記フォトダイオードの下部に配置されたシールドをさらに具備する
請求項1記載のイベント検出センサー。 - フォトダイオードと、
前記フォトダイオードにゲートが接続された第1のトランジスタと、
前記フォトダイオードにソースまたはドレインが接続された第2のトランジスタと、
前記第1のトランジスタのソースまたはドレインと前記第2のトランジスタのゲートとにソースまたはドレインが電気的に接続された第3のトランジスタと、
第1の容量と、前記第1の容量に接続されたインバータと、インバータの入力端子および出力端子に接続されたスイッチ回路とを含む減算器と、
前記減算器に接続され、前記減算器からの出力に基づく電圧と参照電圧との比較結果に基づいてイベント検出信号を出力するように構成された量子化器と
を具備し、
前記第1および第2のトランジスタの導電型は、前記第3のトランジスタの導電型と異なり、
フォトダイオードと前記第1のトランジスタと前記第2のトランジスタとが第1の基板に含まれ、前記第1の基板に積層された第2の基板に前記第3のトランジスタが含まれる
イベント検出センサー。 - 前記第2の基板は、前記減算器と前記量子化器とをさらに含む
請求項7記載のイベント検出センサー。 - 前記第2のトランジスタのソースまたはドレインは、電源電圧を受け取るように構成される
請求項7記載のイベント検出センサー。 - 前記第3のトランジスタのゲートは、バイアス電圧を受け取るラインに接続される
請求項7記載のイベント検出センサー。 - 前記減算器は、第1の容量と前記第1の容量に接続されたインバータとを含む
請求項7記載のイベント検出センサー。 - 前記減算器は、前記インバータの入力端子および出力端子に接続された第1のスイッチ回路をさらに含む
請求項11記載のイベント検出センサー。 - 前記第1の基板と前記第2の基板との間に配線されたシールドをさらに具備する
請求項7記載のイベント検出センサー。 - 前記フォトダイオードの下部に配置されたシールドをさらに具備する
請求項7記載のイベント検出センサー。 - 前記第2および第3のトランジスタの接続ノードと前記減算器との間に接続されたバッファ回路をさらに具備する
請求項7記載のイベント検出センサー。
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