JP2909515B2 - Ｃｃｄの出力アンプ - Google Patents
Ｃｃｄの出力アンプInfo
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- JP2909515B2 JP2909515B2 JP2081396A JP8139690A JP2909515B2 JP 2909515 B2 JP2909515 B2 JP 2909515B2 JP 2081396 A JP2081396 A JP 2081396A JP 8139690 A JP8139690 A JP 8139690A JP 2909515 B2 JP2909515 B2 JP 2909515B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、CCD（charge coupled device）において転
送された信号電荷を検出し、低い出力インピーダンスの
検出信号にインピーダンス変換して出力するCCDの出力
アンプに関する。
送された信号電荷を検出し、低い出力インピーダンスの
検出信号にインピーダンス変換して出力するCCDの出力
アンプに関する。
従来、CCDの出力アンプの典型例としては、FDA（floa
ting diffusion amplifier）法やFGA（floating gate a
mplifier）法などを適用した構造のものが知られてい
る。
ting diffusion amplifier）法やFGA（floating gate a
mplifier）法などを適用した構造のものが知られてい
る。
FDA法による出力アンプは、CCDの電荷転送路の出力端
にフローティング状態の不純物領域（以下、フローティ
ングディフュージョン領域）から成る検出部を形成して
おき、この不純物領域を所定電位にリセットした後、電
荷転送路から転送されて来る信号電荷の電荷量に応じた
電圧を容量結合によって検出し、該検出電圧を低出力イ
ンピーダンスのソースフォロワ型アンプを介して出力す
る。
にフローティング状態の不純物領域（以下、フローティ
ングディフュージョン領域）から成る検出部を形成して
おき、この不純物領域を所定電位にリセットした後、電
荷転送路から転送されて来る信号電荷の電荷量に応じた
電圧を容量結合によって検出し、該検出電圧を低出力イ
ンピーダンスのソースフォロワ型アンプを介して出力す
る。
FGA法による出力アンプは、CCDの電荷転送路の出力端
にゲート電極から成る検出部を設けておき、このゲート
を所定電位にリセットした後、電荷転送路から転送され
て来る信号電荷の電荷量に応じた電圧を容量結合によっ
て検出し、該検出電圧を低出力インピーダンスのソース
フォロワ型アンプを介して出力する。
にゲート電極から成る検出部を設けておき、このゲート
を所定電位にリセットした後、電荷転送路から転送され
て来る信号電荷の電荷量に応じた電圧を容量結合によっ
て検出し、該検出電圧を低出力インピーダンスのソース
フォロワ型アンプを介して出力する。
このように、いずれの方法においても、検出部で検出
された検出信号を低出力インピーダンスの検出信号に変
換するためにソースフォロワ型アンプをCCDと同一の半
導体基板上に一体に形成している。
された検出信号を低出力インピーダンスの検出信号に変
換するためにソースフォロワ型アンプをCCDと同一の半
導体基板上に一体に形成している。
これらの方法のうち、FDA法を適用した出力アンプの
構造及び機能を第５図及び第６図に従って詳述する。
尚、第５図は縦断面構造図、第６図は等価回路である。
構造及び機能を第５図及び第６図に従って詳述する。
尚、第５図は縦断面構造図、第６図は等価回路である。
まず、第５図において、n-型半導体基板１に埋設され
たｐ型不純物のＰウェル層２の上部にCCDと一体に形成
されている。
たｐ型不純物のＰウェル層２の上部にCCDと一体に形成
されている。
即ち、n-型不純物から成る埋込みチャネル領域３の上
部に電荷転送のための駆動信号φ１，φ２が印加される
ゲート電極を積層することによってCCDの電荷転送路が
形成され、埋込みチャネル領域３の終端部には、一定電
圧VOGが印加されたゲート電極が積層されると共に、n+
型不純物からなるフローティングディフュージョン領域
４が埋設され、更に、フローティングディフュージョン
領域４から離れた位置に、n+型不純物領域５が埋設して
いる。
部に電荷転送のための駆動信号φ１，φ２が印加される
ゲート電極を積層することによってCCDの電荷転送路が
形成され、埋込みチャネル領域３の終端部には、一定電
圧VOGが印加されたゲート電極が積層されると共に、n+
型不純物からなるフローティングディフュージョン領域
４が埋設され、更に、フローティングディフュージョン
領域４から離れた位置に、n+型不純物領域５が埋設して
いる。
n+型不純物領域５は一定電圧のリセット電圧VRDが印
加され、フローティングディフュージョン領域４とn+型
不純物領域５の間のチャネル領域を、ゲート電極６に印
加するリセットパルス信号φRSに同期して導通とするこ
とによって、フローティングディフュージョン領域４を
リセット電圧VRDに等しい電位にリセットすることがで
きるようになっている。尚、フローティングディフュー
ジョン領域４とn+型不純物領域５及びゲート電極６によ
るMOSトランジスタが第６図中のM1に相当すると共に、
フローティングディフュージョン領域４が第６図の可変
容量ダイオード４に相当する。
加され、フローティングディフュージョン領域４とn+型
不純物領域５の間のチャネル領域を、ゲート電極６に印
加するリセットパルス信号φRSに同期して導通とするこ
とによって、フローティングディフュージョン領域４を
リセット電圧VRDに等しい電位にリセットすることがで
きるようになっている。尚、フローティングディフュー
ジョン領域４とn+型不純物領域５及びゲート電極６によ
るMOSトランジスタが第６図中のM1に相当すると共に、
フローティングディフュージョン領域４が第６図の可変
容量ダイオード４に相当する。
第５図中のn+型不純物領域7,8,9及び、それらの間に
設けられたゲート電極10,11により、第６図中のエンハ
ンスメント型MOSトランジスタM2及びディプレッション
型MOSトランジスタM3から成る第１段目のソースフォロ
ワ型アンプを構成している。即ち、MOSトランジスタM2
に係るn+型不純物領域７は電極電圧VDDが供給されるド
レインノード、n+型不純物領域８はドレインノードに相
当し、フローティングディフュージョン４からゲート電
極10へ印加される信号を増幅してドレインノードに出力
する。一方、MOSトランジスタM3は、n+型不純物領域９
とゲート電極11が共通にアース接点に接続することによ
り、トランジスタM2の直流バイアス電流を設定するため
の定電流負荷回路を構成している。
設けられたゲート電極10,11により、第６図中のエンハ
ンスメント型MOSトランジスタM2及びディプレッション
型MOSトランジスタM3から成る第１段目のソースフォロ
ワ型アンプを構成している。即ち、MOSトランジスタM2
に係るn+型不純物領域７は電極電圧VDDが供給されるド
レインノード、n+型不純物領域８はドレインノードに相
当し、フローティングディフュージョン４からゲート電
極10へ印加される信号を増幅してドレインノードに出力
する。一方、MOSトランジスタM3は、n+型不純物領域９
とゲート電極11が共通にアース接点に接続することによ
り、トランジスタM2の直流バイアス電流を設定するため
の定電流負荷回路を構成している。
更に、第５図中のn+型不純物領域12,13,14及び、それ
らの間に設けられたゲート電極15,16により、第６図中
のエンハンスメント型MOSトランジスタM4及びディプレ
ッション型MOSトランジスタM5から成る第２段目のソー
スフォロワ型アンプを構成している。即ち、MOSトラン
ジスタM4に係るn+型不純物領域12は電極電圧VDDが供給
されるドレインノード、n+型不純物領域13はソースノー
ドに相当し、第１段目のソースフォロワ型アンプからゲ
ート電極15へ印加される信号を増幅してソースノードに
出力する。一方、MOSトランジスタM5は、n+型不純物領
域14とゲート電極16が共通にアース接点に接続すること
により、トランジスタM4の直流バイアス電流を設定する
ための定電流負荷回路を構成している。
らの間に設けられたゲート電極15,16により、第６図中
のエンハンスメント型MOSトランジスタM4及びディプレ
ッション型MOSトランジスタM5から成る第２段目のソー
スフォロワ型アンプを構成している。即ち、MOSトラン
ジスタM4に係るn+型不純物領域12は電極電圧VDDが供給
されるドレインノード、n+型不純物領域13はソースノー
ドに相当し、第１段目のソースフォロワ型アンプからゲ
ート電極15へ印加される信号を増幅してソースノードに
出力する。一方、MOSトランジスタM5は、n+型不純物領
域14とゲート電極16が共通にアース接点に接続すること
により、トランジスタM4の直流バイアス電流を設定する
ための定電流負荷回路を構成している。
更に、ｐウェル層２の適宜の位置に埋設されたp+型不
純物領域17,18をアース接点に接続することによってｐ
ウェル層をアース電位に固定すると共に、ｐウェル層２
に対する半導体基板１の電位を逆バイアスに設定するた
めの基板電圧VSBを半導体基板１に印加している。
純物領域17,18をアース接点に接続することによってｐ
ウェル層をアース電位に固定すると共に、ｐウェル層２
に対する半導体基板１の電位を逆バイアスに設定するた
めの基板電圧VSBを半導体基板１に印加している。
次に、第６図に基づいて動作を説明すれば、まず、リ
セット信号φRSによってトランジスタM1を導通にするこ
とにより、フローティングディフュージョン４を所定電
圧VRDに設定することで、フローティングディフュージ
ョン領域４とｐウェル層２との境界容量Ｃを所定値にリ
セットする。
セット信号φRSによってトランジスタM1を導通にするこ
とにより、フローティングディフュージョン４を所定電
圧VRDに設定することで、フローティングディフュージ
ョン領域４とｐウェル層２との境界容量Ｃを所定値にリ
セットする。
次に、CCDの電荷転送路から信号電荷Ｑが転送されて
来ると、Vq＝Q/Cの関係による電圧Vqがフローティング
ディフュージョン領域４に発生し、更に、この電圧Vqの
信号は２段目のソースフォロワ型アンプによって低出力
インピーダンスの検出信号として出力される。
来ると、Vq＝Q/Cの関係による電圧Vqがフローティング
ディフュージョン領域４に発生し、更に、この電圧Vqの
信号は２段目のソースフォロワ型アンプによって低出力
インピーダンスの検出信号として出力される。
そして、電荷転送路から信号電荷が転送されてくる所
定タイミングに同期して上記リセット動作を繰返すこと
により、夫々の信号電荷量に比例した検出信号を出力す
ることができるようになっている。
定タイミングに同期して上記リセット動作を繰返すこと
により、夫々の信号電荷量に比例した検出信号を出力す
ることができるようになっている。
しかしながら、このようなソースフォロワ型アンプを
有する出力アンプにあっては、ゲート電極に入力信号が
印加されるMOSトランジスタのドレイン・ゲート間の電
位差が大きく、且つ比較的大電流の直流バイアス電流に
よってバイアスされるので、該MOSトランジスタのチャ
ネル領域中にインパクトイオン化キャリアが発生し、こ
のインパクトイオン化キャリアとｐウェル層内部の内部
抵抗に起因する電圧降下によって、内部の寄生トランジ
スタを順バイアス化させて、不要なリーク電流が半導体
基板からｐウェル層を介して定電流負荷回路の不純物領
域へ流れ込み、消費電力が増加したり、半導体基板全体
が過熱したり、内部素子が破壊したり、電荷転送路が過
熱されて温度ドリフトや暗電流の発生でCCDの特性変動
や特性悪化を招来する等の問題があった。
有する出力アンプにあっては、ゲート電極に入力信号が
印加されるMOSトランジスタのドレイン・ゲート間の電
位差が大きく、且つ比較的大電流の直流バイアス電流に
よってバイアスされるので、該MOSトランジスタのチャ
ネル領域中にインパクトイオン化キャリアが発生し、こ
のインパクトイオン化キャリアとｐウェル層内部の内部
抵抗に起因する電圧降下によって、内部の寄生トランジ
スタを順バイアス化させて、不要なリーク電流が半導体
基板からｐウェル層を介して定電流負荷回路の不純物領
域へ流れ込み、消費電力が増加したり、半導体基板全体
が過熱したり、内部素子が破壊したり、電荷転送路が過
熱されて温度ドリフトや暗電流の発生でCCDの特性変動
や特性悪化を招来する等の問題があった。
更に、この問題点を第７図及び第８図に基づいて詳述
する。尚、第７図は第５図における第２段目のソースフ
ォロワ型アンプの縦断面図、第８図はその構造的な等価
回路を示す。
する。尚、第７図は第５図における第２段目のソースフ
ォロワ型アンプの縦断面図、第８図はその構造的な等価
回路を示す。
まず、電極電圧VDDは一般的に約10〜15ボルトに設定
され、基板１に印加する基板電圧VSBは約20ボルト程度
に設定され、更に、定電流負荷回路となっているトラン
ジスタM5には、予め決められた直流バイアス電流IDが流
れている。尚、低出力インピーダンスの検出信号を出力
するために、バイアス電流IDは10mA程度に設定されてい
る。
され、基板１に印加する基板電圧VSBは約20ボルト程度
に設定され、更に、定電流負荷回路となっているトラン
ジスタM5には、予め決められた直流バイアス電流IDが流
れている。尚、低出力インピーダンスの検出信号を出力
するために、バイアス電流IDは10mA程度に設定されてい
る。
このようなバイアス状態で、第１段目のソースフォロ
ワ型アンプからトランジスタM4のゲート電極15に信号が
入力すると、ゲート電極15下のチャネル電流が入力信号
の電圧レベルに応じて変化することにより、増幅作用が
得られる。ここで、トランジスタM4のゲート・ドレイン
間のピンチオフ領域の電界は高いので、電源電圧VDDか
らの電流がドレイン領域12、チャネル領域及びソース領
域13を流れる時に、該ピンチオフ領域においてインパク
トイオン化キャリアが発生し、一方のキャリア即ち電子
（図中、●印で示す）はドレイン領域12を介して電源電
圧VDDへ流れ込み、他方のキャリア即ち正孔（図中、○
印で示す）はｐウェル層２内を移動してアース電位に設
定されたp+領域18へ流れる。
ワ型アンプからトランジスタM4のゲート電極15に信号が
入力すると、ゲート電極15下のチャネル電流が入力信号
の電圧レベルに応じて変化することにより、増幅作用が
得られる。ここで、トランジスタM4のゲート・ドレイン
間のピンチオフ領域の電界は高いので、電源電圧VDDか
らの電流がドレイン領域12、チャネル領域及びソース領
域13を流れる時に、該ピンチオフ領域においてインパク
トイオン化キャリアが発生し、一方のキャリア即ち電子
（図中、●印で示す）はドレイン領域12を介して電源電
圧VDDへ流れ込み、他方のキャリア即ち正孔（図中、○
印で示す）はｐウェル層２内を移動してアース電位に設
定されたp+領域18へ流れる。
この正孔に起因する電流Iimpは、 の式で求められる電流値となる。但し、VDSはドレイン
・ソース間電圧、VDSSATはドレイン飽和電圧（VDSSAT＝
VG−Vt）、IDはドレイン電流、εｍはチャネル領域の最
大電界であり、更に、AiとBiは素子により決まる定数で
あり、Biはｎチャネルの場合、ｐチャネルの場合に較べ
て約２倍の値となるので、ｎチャネルの場合には特に電
流Iimpが多くなって問題となる。
・ソース間電圧、VDSSATはドレイン飽和電圧（VDSSAT＝
VG−Vt）、IDはドレイン電流、εｍはチャネル領域の最
大電界であり、更に、AiとBiは素子により決まる定数で
あり、Biはｎチャネルの場合、ｐチャネルの場合に較べ
て約２倍の値となるので、ｎチャネルの場合には特に電
流Iimpが多くなって問題となる。
上記式から明らかなように、ソース・ドレイン間を流
れるドレイン電流IDが大きく且つ、ピンチオフ領域の電
界εｍが大きいほどリーク電流Iimpが大きくなる。
れるドレイン電流IDが大きく且つ、ピンチオフ領域の電
界εｍが大きいほどリーク電流Iimpが大きくなる。
更にｐウェル層２の抵抗値は５×104Ω／□程度の高
抵抗に設定されているので、電流Iimpが流れることによ
って、ｐウェル層２内部に電圧降下を生じる。この結
果、定電流負荷回路を構成するトランジスタM5のソース
領域14とｐウェル層２及び半導体基板１によるｎ−ｐ−
ｎ構造の寄生トランジスタTrが該電圧降下によって導通
状態となり、電源VSBから半導体基板１、ｐウェル層２
及びソース領域14を介してリーク電流Iinjが流れること
となる。そして、このリーク電流Iinjは、 となる。但し、Rpは寄生トランジスタTrのベース領域に
かかる寄生抵抗、ｋはボルツマン定数、Ｔはケルビン温
度、VSBは基板の電圧、ｐは電荷定数である。
抵抗に設定されているので、電流Iimpが流れることによ
って、ｐウェル層２内部に電圧降下を生じる。この結
果、定電流負荷回路を構成するトランジスタM5のソース
領域14とｐウェル層２及び半導体基板１によるｎ−ｐ−
ｎ構造の寄生トランジスタTrが該電圧降下によって導通
状態となり、電源VSBから半導体基板１、ｐウェル層２
及びソース領域14を介してリーク電流Iinjが流れること
となる。そして、このリーク電流Iinjは、 となる。但し、Rpは寄生トランジスタTrのベース領域に
かかる寄生抵抗、ｋはボルツマン定数、Ｔはケルビン温
度、VSBは基板の電圧、ｐは電荷定数である。
そして、上記式（１）を式（２）へ代入することで、
インパクトイオン化キャリアの発生に対するリーク電流
Iinjを求めることができ、約数十mAに達することから、
上述した多量の発熱を生じる等の問題が起こっていた。
インパクトイオン化キャリアの発生に対するリーク電流
Iinjを求めることができ、約数十mAに達することから、
上述した多量の発熱を生じる等の問題が起こっていた。
本発明は、このような問題に鑑みて成されたものであ
り、寄生トランジスタを流れるリーク電流を大幅に低減
することを目的とする。
り、寄生トランジスタを流れるリーク電流を大幅に低減
することを目的とする。
このような目的を達成するため本発明に係るCCDの出
力アンプは、半導体基板に埋設されたウェル層中に形成
された電荷転送路の終端に設けられた検出部で検出した
信号を低インピーダンスの検出信号に変換して出力する
１段以上のソースフォロワ型アンプを、該ウェル層中に
一体形成して成るCCDの出力アンプにおいて、前記ソー
スフォロワ型アンプは直流バイアス電流を設定するため
の定電流負荷回路と、該定電流負荷回路のバイアス電流
で直流バイアスされ且つ入力信号に対応した検出信号を
ソースノードへ出力するトランジスタで構成し、上記定
電流負荷回路の一部を構成すると共に直流バイアス電流
が流れる不純物領域をエミッタとし、ウェル層をベース
とし、半導体基板をコレクタとする寄生NPNトランジス
タのベース・エミッタ間すなわち前記ウェル層と前記不
純物領域との間の電圧を順バイアス電圧未満に設定する
電源を設けたことを特徴とするものである。
力アンプは、半導体基板に埋設されたウェル層中に形成
された電荷転送路の終端に設けられた検出部で検出した
信号を低インピーダンスの検出信号に変換して出力する
１段以上のソースフォロワ型アンプを、該ウェル層中に
一体形成して成るCCDの出力アンプにおいて、前記ソー
スフォロワ型アンプは直流バイアス電流を設定するため
の定電流負荷回路と、該定電流負荷回路のバイアス電流
で直流バイアスされ且つ入力信号に対応した検出信号を
ソースノードへ出力するトランジスタで構成し、上記定
電流負荷回路の一部を構成すると共に直流バイアス電流
が流れる不純物領域をエミッタとし、ウェル層をベース
とし、半導体基板をコレクタとする寄生NPNトランジス
タのベース・エミッタ間すなわち前記ウェル層と前記不
純物領域との間の電圧を順バイアス電圧未満に設定する
電源を設けたことを特徴とするものである。
このような構造を有する本発明によれば、上記定電流
負荷回路の一部を構成すると共に直流バイアス電流が流
れる不純物領域とウェル層及び半導体基板とで構成され
る寄生トランジスタのベース・エミッタ間の電圧を順バ
イアス電圧未満に設定する電源を設けたので、寄生トラ
ンジスタは導通せず、この結果、リーク電流の発生を大
幅に低減することができる。
負荷回路の一部を構成すると共に直流バイアス電流が流
れる不純物領域とウェル層及び半導体基板とで構成され
る寄生トランジスタのベース・エミッタ間の電圧を順バ
イアス電圧未満に設定する電源を設けたので、寄生トラ
ンジスタは導通せず、この結果、リーク電流の発生を大
幅に低減することができる。
以下、本発明の一実施例を図面と共に説明する。
尚、第１図はFDA法を適用した出力アンプの構造を示
す縦断面図であり、第５図と同一又は相当する部分は同
一符号で示している。又、第２図は、第１図に対応する
出力アンプの等価回路である。
す縦断面図であり、第５図と同一又は相当する部分は同
一符号で示している。又、第２図は、第１図に対応する
出力アンプの等価回路である。
まず、第１図において、第５図に示した従来例との相
違点を説明すると、第１段及び第２段のソースフォロワ
型アンプ中のディプレッション型MOSトランジスタM3及
びM5のゲート電極11,16とソース領域9,14の電位を、ｐ
ウェル層２の電位よりも所定電圧だけ高くする直流電圧
電源VSSを設けている。
違点を説明すると、第１段及び第２段のソースフォロワ
型アンプ中のディプレッション型MOSトランジスタM3及
びM5のゲート電極11,16とソース領域9,14の電位を、ｐ
ウェル層２の電位よりも所定電圧だけ高くする直流電圧
電源VSSを設けている。
この電圧源VSSを設けると、第８図に示した寄生トラ
ンジスタTrのエミッタの電位がVSSだけ上昇することと
なり、ベース・エミッタ間の順バイアス電圧が強制的に
下げられることとなるので、リーク電流Iinjが流れるの
を大幅に阻止することとなる。
ンジスタTrのエミッタの電位がVSSだけ上昇することと
なり、ベース・エミッタ間の順バイアス電圧が強制的に
下げられることとなるので、リーク電流Iinjが流れるの
を大幅に阻止することとなる。
尚、この実施例では、電圧VSSを約0.5ボルト程度に設
定している。そして、この程度の電圧であれば、設計
上、バックゲート効果等による不具合は全く無視するこ
とがき、出力アンプとしての特性劣下を生じない。
定している。そして、この程度の電圧であれば、設計
上、バックゲート効果等による不具合は全く無視するこ
とがき、出力アンプとしての特性劣下を生じない。
次に、第３図及び第４図に基づいてこの実施例の効果
を述べる。
を述べる。
第４図は従来のソースフォロワ型アンプの駆動側トラ
ジスタM4のゲート・ソース間電圧VGSに対するリーク電
流Iinjの特性を示し、第３図はこの実施例によるソース
フォロワ型アンプの駆動側トラジスタM4のゲート・ソー
ス間電圧VGSに対するリーク電流Iinjの特性を示してい
る。尚、いずれの場合も、ソース・ドレイン間を流れる
ドレイン電流Id（曲線A,A′で示す）が、電圧VGSの変化
に対して等しい特性に設定した場合を示し、電源電圧V
DDをVDD1に設定した場合でのリーク電流（曲線B,B′で
示す）と、VDD2に設定した場合でのリーク電流（曲線C,
C′で示す）の特性を対数グラフ上に示している。尚、
電源電圧はVDD1＞VDD2の関係に設定してある。
ジスタM4のゲート・ソース間電圧VGSに対するリーク電
流Iinjの特性を示し、第３図はこの実施例によるソース
フォロワ型アンプの駆動側トラジスタM4のゲート・ソー
ス間電圧VGSに対するリーク電流Iinjの特性を示してい
る。尚、いずれの場合も、ソース・ドレイン間を流れる
ドレイン電流Id（曲線A,A′で示す）が、電圧VGSの変化
に対して等しい特性に設定した場合を示し、電源電圧V
DDをVDD1に設定した場合でのリーク電流（曲線B,B′で
示す）と、VDD2に設定した場合でのリーク電流（曲線C,
C′で示す）の特性を対数グラフ上に示している。尚、
電源電圧はVDD1＞VDD2の関係に設定してある。
これらの図から明らかなように、VDD1とVDD2のいずれ
の電源電圧であっても、第３図に示す本実施例のリーク
電流の方が、第４図に示す従来例よりも大幅に低減され
る。この結果、発熱量及び消費電力が大幅に減少するこ
ととなり、更に、CCDの特性の向上をもたらすことが可
能となる。
の電源電圧であっても、第３図に示す本実施例のリーク
電流の方が、第４図に示す従来例よりも大幅に低減され
る。この結果、発熱量及び消費電力が大幅に減少するこ
ととなり、更に、CCDの特性の向上をもたらすことが可
能となる。
尚、この実施例はFDA法による場合を説明したが、FGA
法にも適用することができる。
法にも適用することができる。
又、固体撮像デバイスの出力アンプやCCD遅延線、そ
の他のCCDデバイスに適用することができる。
の他のCCDデバイスに適用することができる。
更に、２段のソースフォロワ型アンプを従属接続する
場合に限定されるものではなく、任意の段数のソースフ
ォロワ型アンプを有する出力アンプに適用でき、特に、
大電流のバイアス電流を設定したソースフォロワ型アン
プに適用すると大きな効果が得られる。
場合に限定されるものではなく、任意の段数のソースフ
ォロワ型アンプを有する出力アンプに適用でき、特に、
大電流のバイアス電流を設定したソースフォロワ型アン
プに適用すると大きな効果が得られる。
以上説明したように本発明によれば、ソースフォロワ
型アンプの定電流負荷回路の一部を構成すると共に直流
バイアス電流が流れる不純物領域とウェル層及び半導体
基板とで構成される寄生トランジスタのベース・エミッ
タ間の電圧を順バイアス電圧未満に設定する電源を設け
たので、寄生トランジスタは導通せず、この結果、リー
ク電流の発生を大幅に低減することができ、半導体基板
全体が発熱、消費電力の低減や、内部素子が破壊防止、
温度ドリフトや暗電流の発生を低減して、CCDの特性向
上を図ることができる。
型アンプの定電流負荷回路の一部を構成すると共に直流
バイアス電流が流れる不純物領域とウェル層及び半導体
基板とで構成される寄生トランジスタのベース・エミッ
タ間の電圧を順バイアス電圧未満に設定する電源を設け
たので、寄生トランジスタは導通せず、この結果、リー
ク電流の発生を大幅に低減することができ、半導体基板
全体が発熱、消費電力の低減や、内部素子が破壊防止、
温度ドリフトや暗電流の発生を低減して、CCDの特性向
上を図ることができる。
第１図は本発明の一実施例の縦断面構造を示す実施例構
造説明図、 第２図は第１図に示す出力アンプの等価回路、 第３図は実施例の特定を示す特性曲線図、 第４図は従来例の特性を示す特性曲線図、 第５図は従来の出力アンプの縦断面構造を示す従来例構
造説明図、 第６図は第５図に示す出力アンプの等価回路、 第７図は従来例の問題点を説明するための出力アンプの
部分縦断面図、 第８図は第７図の等価回路である。 図中の符号： 1;半導体基板 2;pウェル層 7,8,9,12,13,14;n+型不純物領域 VSS；電源電圧 M1,M2,M3,M4,M5;MOSトランジスタ
造説明図、 第２図は第１図に示す出力アンプの等価回路、 第３図は実施例の特定を示す特性曲線図、 第４図は従来例の特性を示す特性曲線図、 第５図は従来の出力アンプの縦断面構造を示す従来例構
造説明図、 第６図は第５図に示す出力アンプの等価回路、 第７図は従来例の問題点を説明するための出力アンプの
部分縦断面図、 第８図は第７図の等価回路である。 図中の符号： 1;半導体基板 2;pウェル層 7,8,9,12,13,14;n+型不純物領域 VSS；電源電圧 M1,M2,M3,M4,M5;MOSトランジスタ
Claims (1)
- 【請求項１】半導体基板に埋設されたウェル層中に形成
された電荷転送路の終端に設けられた検出部で検出した
信号を低インピーダンスの検出信号に変換して出力する
１段以上のソースフォロワ型アンプを、該ウェル層中に
一体形成して成るCCDの出力アンプにおいて、 前記ソースフォロワ型アンプは直流バイアス電流を設定
するための定電流負荷回路と、該定電流負荷回路のバイ
アス電流で直流バイアスされ且つ入力信号に対応した検
出信号をソースノードへ出力するトランジスタで構成
し、 上記定電流負荷回路の一部を構成すると共に直流バイア
ス電流が流れる不純物領域をエミッタとし、ウェル層を
ベースとし、半導体基板をコレクタとする寄生NPNトラ
ンジスタのベース・エミッタ間すなわち前記ウェル層と
前記不純物領域との間の電圧を順バイアス電圧未満に設
定する電源を設けたことを特徴とするCCDの出力アン
プ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2081396A JP2909515B2 (ja) | 1990-03-30 | 1990-03-30 | Ｃｃｄの出力アンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2081396A JP2909515B2 (ja) | 1990-03-30 | 1990-03-30 | Ｃｃｄの出力アンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283806A JPH03283806A (ja) | 1991-12-13 |
| JP2909515B2 true JP2909515B2 (ja) | 1999-06-23 |
Family
ID=13745145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2081396A Expired - Lifetime JP2909515B2 (ja) | 1990-03-30 | 1990-03-30 | Ｃｃｄの出力アンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2909515B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4792334B2 (ja) * | 2006-06-12 | 2011-10-12 | 富士フイルム株式会社 | Ｃｃｄ型固体撮像素子及びその出力回路 |
| US8283979B2 (en) * | 2011-01-19 | 2012-10-09 | Harman International Industries, Incorporated | Amplifier system for a power converter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155984A (en) * | 1976-06-22 | 1977-12-24 | Toshiba Corp | Charge transfer device |
-
1990
- 1990-03-30 JP JP2081396A patent/JP2909515B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03283806A (ja) | 1991-12-13 |
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