JP2828124B2 - 電荷転送装置 - Google Patents
電荷転送装置Info
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- JP2828124B2 JP2828124B2 JP3977092A JP3977092A JP2828124B2 JP 2828124 B2 JP2828124 B2 JP 2828124B2 JP 3977092 A JP3977092 A JP 3977092A JP 3977092 A JP3977092 A JP 3977092A JP 2828124 B2 JP2828124 B2 JP 2828124B2
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Description
【０００１】
【産業上の利用分野】本発明は電荷転送装置に関し、特
に、環状接合ゲート型低雑音電荷転送装置の構造に関す
る。
に、環状接合ゲート型低雑音電荷転送装置の構造に関す
る。
【０００２】
【従来の技術】従来、固体撮像素子の信号電荷を検出す
る手段として、リセットゲートを有する浮遊拡散層によ
る電荷検出が用いられていたが、固体撮像素子の高集積
度化により、出力部で発生するランダム雑音の低減を目
的として、初段ソースフォロワをｐ型のＪＦＥＴ（接合
型電界効果トランジスタ、以下同じ）で構成し、これを
ドライバーに用いるとともに、このＪＦＥＴのゲートを
電荷検出容量とする環状接合ゲート型低雑音型電荷転送
装置が用いられつつある。
る手段として、リセットゲートを有する浮遊拡散層によ
る電荷検出が用いられていたが、固体撮像素子の高集積
度化により、出力部で発生するランダム雑音の低減を目
的として、初段ソースフォロワをｐ型のＪＦＥＴ（接合
型電界効果トランジスタ、以下同じ）で構成し、これを
ドライバーに用いるとともに、このＪＦＥＴのゲートを
電荷検出容量とする環状接合ゲート型低雑音型電荷転送
装置が用いられつつある。
【０００３】図４に上述した従来の環状接合ゲート型低
雑音電荷転送装置（ＲＪＧ型電荷転送装置）の模式図を
示す。
雑音電荷転送装置（ＲＪＧ型電荷転送装置）の模式図を
示す。
【０００４】図４を参照すると、この種の電荷転送装置
では、ｎ型半導体基板（第一導電型半導体基板）１上の
ｐウエル（第二導電型ウエル）２中に、ｐ+ 拡散層（第
二導電型素子分離領域）３により区画して設けられたｎ
型転送チャネル領域を有する電荷転送レジスタを設け、
更に、この電荷転送レジスタの出力端に隣接して信号電
荷が蓄積されるｎ型の環状接合ゲート領域５を形成する
とともに、この環状接合ゲート領域５内にソースとなる
ｐ+ 領域（第二導電型のソース領域）４を形成し、且
つ、ｐウエル（第二導電型ウエル）２領域の一部を電流
チャネル、ｐ+ 拡散層３の一部をドレイン領域とするｐ
型のＪＦＥＴを構成している。
では、ｎ型半導体基板（第一導電型半導体基板）１上の
ｐウエル（第二導電型ウエル）２中に、ｐ+ 拡散層（第
二導電型素子分離領域）３により区画して設けられたｎ
型転送チャネル領域を有する電荷転送レジスタを設け、
更に、この電荷転送レジスタの出力端に隣接して信号電
荷が蓄積されるｎ型の環状接合ゲート領域５を形成する
とともに、この環状接合ゲート領域５内にソースとなる
ｐ+ 領域（第二導電型のソース領域）４を形成し、且
つ、ｐウエル（第二導電型ウエル）２領域の一部を電流
チャネル、ｐ+ 拡散層３の一部をドレイン領域とするｐ
型のＪＦＥＴを構成している。
【０００５】この環状のｎウエル５が環状接合ゲート
（ＲＪＧ：Ring Junction Gate、以下、ｎウエルをＲ
ＪＧと称する）であって、電荷検出容量をも兼ね、ま
た、ドレインはｐ+ 拡散層３と共通になっている。この
ｐ型ＪＦＥＴがドライバーとなり、ロード用ＪＦＥＴ１
０と共に初段ソースフォロワアンプを構成している。
（ＲＪＧ：Ring Junction Gate、以下、ｎウエルをＲ
ＪＧと称する）であって、電荷検出容量をも兼ね、ま
た、ドレインはｐ+ 拡散層３と共通になっている。この
ｐ型ＪＦＥＴがドライバーとなり、ロード用ＪＦＥＴ１
０と共に初段ソースフォロワアンプを構成している。
【０００６】なお、ディプリーション型のＭＯＳＦＥＴ
（絶縁ゲート型電界効果トランジスタ、以下同じ）９で
構成される第二、第三段のソースフォロワアンプも同一
チップ上で形成される。
（絶縁ゲート型電界効果トランジスタ、以下同じ）９で
構成される第二、第三段のソースフォロワアンプも同一
チップ上で形成される。
【０００７】この電荷検出部の駆動方法としては、図７
に示すように、電荷転送パルス７１とリセットパルス７
２とを同じ周期に設定し、信号出力７３を信号転送周期
毎に得る。
に示すように、電荷転送パルス７１とリセットパルス７
２とを同じ周期に設定し、信号出力７３を信号転送周期
毎に得る。
【０００８】なお、リセットパルス７２は、ＲＪＧ５に
蓄積された信号電荷をリセットさせるために、リセット
トランジスタのリセットゲート電極４１に加えられる信
号である。
蓄積された信号電荷をリセットさせるために、リセット
トランジスタのリセットゲート電極４１に加えられる信
号である。
【０００９】図５は、前述のドライバーｐ型ＪＦＥＴの
図４におけるＹ1 −Ｙ2 部の断面図で、図６（ａ）は、
図４におけるＸ1 −Ｘ2 部の断面図、図６（ｂ）はその
リセット動作時のリセットトランジスタのチャネル電位
の模式図である。
図４におけるＹ1 −Ｙ2 部の断面図で、図６（ａ）は、
図４におけるＸ1 −Ｘ2 部の断面図、図６（ｂ）はその
リセット動作時のリセットトランジスタのチャネル電位
の模式図である。
【００１０】以下、電荷検出部の原理を図４〜図７を参
照して説明する。
照して説明する。
【００１１】固体撮像素子の受光部（図示省略）で発生
し、図示方向８（図４）より転送された信号電荷５１
は、電荷転送パルス７１（図７）と同じ周期で電荷転送
部最終電極７の直下まで転送される。この最終電極７に
加わる電荷転送パルス７１がハイレベルの状態で信号電
荷５１は最終電極７の直下に保持され、リセットトラン
ジスタ（φＲ）がオン状態となる。このリセットトラン
ジスタ（φＲ）は、リセットドレイン電位（ＶRD）にリ
セットされてオフ状態となる。
し、図示方向８（図４）より転送された信号電荷５１
は、電荷転送パルス７１（図７）と同じ周期で電荷転送
部最終電極７の直下まで転送される。この最終電極７に
加わる電荷転送パルス７１がハイレベルの状態で信号電
荷５１は最終電極７の直下に保持され、リセットトラン
ジスタ（φＲ）がオン状態となる。このリセットトラン
ジスタ（φＲ）は、リセットドレイン電位（ＶRD）にリ
セットされてオフ状態となる。
【００１２】次に、電荷転送パルス７１がローレベルに
なると、信号電荷５１は転送出力ゲート部６を通ってＲ
ＪＧ５に蓄積される。図５に示すように、これに伴い生
じるＲＪＧ５の電位変動によって、ＲＪＧ５直下のｐウ
エル２を流れるホール電流５２が変調され、電流増幅さ
れて次段ソースフォロワアンプに伝達される。
なると、信号電荷５１は転送出力ゲート部６を通ってＲ
ＪＧ５に蓄積される。図５に示すように、これに伴い生
じるＲＪＧ５の電位変動によって、ＲＪＧ５直下のｐウ
エル２を流れるホール電流５２が変調され、電流増幅さ
れて次段ソースフォロワアンプに伝達される。
【００１３】その後、最終電極７に加わる電荷転送パル
ス７１がハイレベルになると同時にリセットトランジス
タのゲート電極４１（図６（ａ））にリセットパルス７
２を加え、ＲＪＧ５に蓄積されていた信号電荷５１をリ
セットドレインのｎ+ 拡散層４２に放出する（図６
（ｂ））。
ス７１がハイレベルになると同時にリセットトランジス
タのゲート電極４１（図６（ａ））にリセットパルス７
２を加え、ＲＪＧ５に蓄積されていた信号電荷５１をリ
セットドレインのｎ+ 拡散層４２に放出する（図６
（ｂ））。
【００１４】
【発明が解決しようとする課題】ところで、上記構造の
電荷転送装置では、電荷を検出するｐ+ 領域４に寄生す
る容量ＣFJを小さくするほど、信号電荷５１の電圧変動
率は大きくなり、信号検出の感度が向上する。そのため
に、電荷を検出するｐ+ 領域４の拡がりや配線長を縮小
し、ｐ+ 領域４に寄生する容量の低減を図っているのが
通常である。
電荷転送装置では、電荷を検出するｐ+ 領域４に寄生す
る容量ＣFJを小さくするほど、信号電荷５１の電圧変動
率は大きくなり、信号検出の感度が向上する。そのため
に、電荷を検出するｐ+ 領域４の拡がりや配線長を縮小
し、ｐ+ 領域４に寄生する容量の低減を図っているのが
通常である。
【００１５】しかしながら、従来の装置では、ｐ+ 領域
４とゲート電極４１間には必ず容量が残っており、信号
電荷５１の電圧変動率が十分でない問題があった。
４とゲート電極４１間には必ず容量が残っており、信号
電荷５１の電圧変動率が十分でない問題があった。
【００１６】
【課題を解決するための手段】上記問題点を解決するた
め、本発明では、ｎ型半導体基板上のｐ型ウエル領域中
に、ｐ+ 拡散層により区画して設けられたｎ型転送チャ
ネル領域を有する電荷転送レジスタを設け、更に、この
電荷転送レジスタの出力端に隣接して信号電荷が蓄積さ
れるｎ型のＲＪＧを形成するとともに、このＲＪＧ内に
ｐ型のソース領域を形成し、且つ、ｐウエルの一部を電
流チャネル、ｐ+ 拡散層の一部をドレイン領域とするＪ
ＦＥＴを構成して成る電荷転送装置において、前記ソー
ス領域をリセットダイオードのアノードとし、ＲＪＧに
残った電荷をリセットダイオードを介して外部に排出す
るようにした。
め、本発明では、ｎ型半導体基板上のｐ型ウエル領域中
に、ｐ+ 拡散層により区画して設けられたｎ型転送チャ
ネル領域を有する電荷転送レジスタを設け、更に、この
電荷転送レジスタの出力端に隣接して信号電荷が蓄積さ
れるｎ型のＲＪＧを形成するとともに、このＲＪＧ内に
ｐ型のソース領域を形成し、且つ、ｐウエルの一部を電
流チャネル、ｐ+ 拡散層の一部をドレイン領域とするＪ
ＦＥＴを構成して成る電荷転送装置において、前記ソー
ス領域をリセットダイオードのアノードとし、ＲＪＧに
残った電荷をリセットダイオードを介して外部に排出す
るようにした。
【００１７】なお、リセットダイオードは、例えば前記
ソース領域にリセットトランジスタを接続し、このソー
ス領域をアノード、前記ＲＪＧをカソードとすることで
構成する。
ソース領域にリセットトランジスタを接続し、このソー
ス領域をアノード、前記ＲＪＧをカソードとすることで
構成する。
【００１８】
【実施例】次に、本発明の実施例を図面を参照して説明
する。なお、本発明は従来の電荷転送装置を改良したも
のなので、従来のものと同一要素については同一符号を
付して説明する。
する。なお、本発明は従来の電荷転送装置を改良したも
のなので、従来のものと同一要素については同一符号を
付して説明する。
【００１９】（第一実施例）図１は本発明の第一実施例
に係る電荷検出装置の模式図である。この電荷検出装置
は、従来のものと同様に、ソースとなる島状のｐ+ 領域
４の周囲の環状のｎウエル５がＲＪＧであり、電荷検出
容量を兼ねている。
に係る電荷検出装置の模式図である。この電荷検出装置
は、従来のものと同様に、ソースとなる島状のｐ+ 領域
４の周囲の環状のｎウエル５がＲＪＧであり、電荷検出
容量を兼ねている。
【００２０】また、本実施例では、図４に示すようなリ
セットゲート電極４１と、これに隣接してリセットドレ
インを構成しているｎ+ 拡散層４２を除去し、その代わ
りに、ｐ+ 領域４をリセットダイオードのアノードとし
たものである。例えば、ｐ+領域４にリセットトランジ
スタ１１を接続し、このｐ+ 領域４をアノード、ｎウエ
ル５をカソードとするリセットダイオードを構成してＲ
ＪＧ５に蓄積された信号電荷を排出する。なお、信号電
荷がＲＪＧ５に蓄積されるまでの転送動作及び電荷検出
方法は従来と同様である。
セットゲート電極４１と、これに隣接してリセットドレ
インを構成しているｎ+ 拡散層４２を除去し、その代わ
りに、ｐ+ 領域４をリセットダイオードのアノードとし
たものである。例えば、ｐ+領域４にリセットトランジ
スタ１１を接続し、このｐ+ 領域４をアノード、ｎウエ
ル５をカソードとするリセットダイオードを構成してＲ
ＪＧ５に蓄積された信号電荷を排出する。なお、信号電
荷がＲＪＧ５に蓄積されるまでの転送動作及び電荷検出
方法は従来と同様である。
【００２１】図２は、電荷転送パルス（φＨ）２１と、
信号電荷をリセットするリセットパルス（φＲ）２２
と、そのときの信号出力２３を用いた本実施例の駆動パ
ルス発出タイミング図である。
信号電荷をリセットするリセットパルス（φＲ）２２
と、そのときの信号出力２３を用いた本実施例の駆動パ
ルス発出タイミング図である。
【００２２】ｎ型半導体基板１を１２［Ｖ］に固定した
場合、例えば図２のリセットパルス（φＲ）のローレベ
ル（Ｌ）を０［Ｖ］、ハイレベル（Ｈ）を１２［Ｖ］と
し、これをリセットトランジスタ１１のゲートに加える
と、ｎウエル５とｐ+ 領域４からなるダイオード構造に
より、ｎウエルからなるＲＪＧ５よりもｐ+ 領域４のチ
ャネルポテンシャルが下がる。
場合、例えば図２のリセットパルス（φＲ）のローレベ
ル（Ｌ）を０［Ｖ］、ハイレベル（Ｈ）を１２［Ｖ］と
し、これをリセットトランジスタ１１のゲートに加える
と、ｎウエル５とｐ+ 領域４からなるダイオード構造に
より、ｎウエルからなるＲＪＧ５よりもｐ+ 領域４のチ
ャネルポテンシャルが下がる。
【００２３】これにより、ＲＪＧ５に蓄積された信号電
荷は、ＲＪＧ５からｐ+ 領域４を経てリセットトランジ
スタ１１へ抜け、外部に排出される。
荷は、ＲＪＧ５からｐ+ 領域４を経てリセットトランジ
スタ１１へ抜け、外部に排出される。
【００２４】電荷検出を行うｐ+ 領域４に付随する全容
量ＣFJは、従来のリセットトランジスタのゲート電極が
不要になったことから、従来の０. ０２５［ｐＦ］から
０.０２［ｐＦ］となり、２０［％］程低減する。
量ＣFJは、従来のリセットトランジスタのゲート電極が
不要になったことから、従来の０. ０２５［ｐＦ］から
０.０２［ｐＦ］となり、２０［％］程低減する。
【００２５】このため、信号電荷の電圧変換効率が大き
くなり、信号検出の感度が向上する。また、ゲート電極
が無くなったことにより、図２の信号出力２３のよう
に、フィールドスルーノイズの発生が無くなり、ＳＮ比
が向上する。
くなり、信号検出の感度が向上する。また、ゲート電極
が無くなったことにより、図２の信号出力２３のよう
に、フィールドスルーノイズの発生が無くなり、ＳＮ比
が向上する。
【００２６】（第二実施例）図３は、本発明の第二実施
例に係る電荷転送装置の模式図であり、ＦＥＴ３０が従
来と同様にロード用となり、更に、そのゲートにリセッ
トパルス２２を加えることによってＲＪＧ５に蓄積され
た信号電荷のリセットも兼ねている。
例に係る電荷転送装置の模式図であり、ＦＥＴ３０が従
来と同様にロード用となり、更に、そのゲートにリセッ
トパルス２２を加えることによってＲＪＧ５に蓄積され
た信号電荷のリセットも兼ねている。
【００２７】このことにより、ＣFJの低減のみならず、
リセットトランジスタの分だけ回路規模が縮小し、ウエ
ハ内の集積度を上げることができる。
リセットトランジスタの分だけ回路規模が縮小し、ウエ
ハ内の集積度を上げることができる。
【００２８】なお、ｐ+ 領域４に抵抗性負荷を介して定
電圧源を接続することにより、ＪＦＥＴをソースフォロ
ワ増幅器として動作させることができる。
電圧源を接続することにより、ＪＦＥＴをソースフォロ
ワ増幅器として動作させることができる。
【００２９】
【発明の効果】以上説明したように、本発明の電荷転送
装置では、電荷検出部のリセットゲート電極を無くした
ので、回路規模が縮小される効果がある。
装置では、電荷検出部のリセットゲート電極を無くした
ので、回路規模が縮小される効果がある。
【００３０】また、環状接合ゲート領域（ＲＪＧ）に蓄
積された電荷をリセットダイオードで排出するようにし
たので、寄生容量ＣFJが低減し、信号電荷の電圧変換効
率を大きくできる効果を有する。
積された電荷をリセットダイオードで排出するようにし
たので、寄生容量ＣFJが低減し、信号電荷の電圧変換効
率を大きくできる効果を有する。
【図１】本発明の第一実施例に係る電荷転送装置の模式
図である。
図である。
【図２】第一実施例の電荷転送装置の駆動パルスタイミ
ング図である。
ング図である。
【図３】本発明の第二実施例に係る電荷転送装置の模式
図である。
図である。
【図４】従来の電荷転送装置の模式図である。
【図５】図４に示した電荷転送装置のＹ1 −Ｙ2 部の模
式的断面図である。
式的断面図である。
【図６】（ａ）は図４に示した電荷転送装置のＸ1 ーＸ
2 部の模式的断面図であり、（ｂ）は駆動時の各部チャ
ネル電位の様子を示した模式図である。
2 部の模式的断面図であり、（ｂ）は駆動時の各部チャ
ネル電位の様子を示した模式図である。
【図７】図４の従来例の電荷転送装置の駆動パルスタイ
ミング図である。
ミング図である。
１ ｎ型半導体基板（第一導電型半導体基板） ２ ｐウエル領域（第二型ウエル領域） ３ ｐ+ 拡散層（ドレイン：第二導電型転送チャネル領
域） ４ ｐ+ 領域（ソース：第二導電型ソース領域） ５ ｎウエル（ＲＪＧ：第一導電型環状接合ゲート） １１ リセットトランジスタ ３０ ロード用兼リセットＦＥＴ
域） ４ ｐ+ 領域（ソース：第二導電型ソース領域） ５ ｎウエル（ＲＪＧ：第一導電型環状接合ゲート） １１ リセットトランジスタ ３０ ロード用兼リセットＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/339 H01L 27/14 - 27/148 H01L 29/762 - 29/768
Claims (2)
- 【請求項１】 第一導電型半導体基板上の第二導電型
（これは第一導電型とは逆導電型である。）ウエル領域
中に第二導電型素子分離領域により区画して設けられた
第一導電型転送チャネル領域を有する電荷転送レジスタ
を設け、更に、この電荷転送レジスタの出力端に隣接し
て信号電荷が蓄積される第一導電型の環状接合ゲート領
域を形成するとともに、この環状接合ゲート領域内に第
二導電型のソース領域を前記環状接合ゲート領域を貫通
するように形成し、且つ、前記第二導電型ウエルの一部
を電流チャネル、前記素子分離領域の一部をドレイン領
域とする接合型電界効果トランジスタを構成して成る電
荷転送装置において、 前記ソース領域をリセットダイオードのアノードとする
ことを特徴とする電荷転送装置。 - 【請求項２】 請求項１記載の電荷転送装置において、
前記ソース領域にリセットトランジスタを接続し、ソー
ス領域をアノード、前記環状接合ゲートをカソードとす
るリセットダイオードを構成したことを特徴とする電荷
転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3977092A JP2828124B2 (ja) | 1992-02-26 | 1992-02-26 | 電荷転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3977092A JP2828124B2 (ja) | 1992-02-26 | 1992-02-26 | 電荷転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235059A JPH05235059A (ja) | 1993-09-10 |
| JP2828124B2 true JP2828124B2 (ja) | 1998-11-25 |
Family
ID=12562172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3977092A Expired - Lifetime JP2828124B2 (ja) | 1992-02-26 | 1992-02-26 | 電荷転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2828124B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420738B1 (en) | 1999-01-28 | 2002-07-16 | Nec Corporation | Electric charge detector |
-
1992
- 1992-02-26 JP JP3977092A patent/JP2828124B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420738B1 (en) | 1999-01-28 | 2002-07-16 | Nec Corporation | Electric charge detector |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235059A (ja) | 1993-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980819 |