JP2950387B2 - 電荷結合装置 - Google Patents
電荷結合装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、電荷結合装置に関し、
特に浮遊拡散層を用いて転送信号電荷を検出する電荷結
合装置に関する。
特に浮遊拡散層を用いて転送信号電荷を検出する電荷結
合装置に関する。
【０００２】
【従来の技術】図４の（ａ）は埋め込みチャネル型のこ
の種従来の電荷結合装置の電荷検出部の断面図であり、
図４の（ｂ）は、その各部の電位を示す図である。図４
の（ａ）に示されるように、ｎ型半導体基板４１上にｐ
ウェル４２が設けられ、ｐウェル４２の表面領域内に電
荷結合装置の電荷転送領域となるｎウェル４３、電荷を
検出するためのｎ+ 型の浮遊拡散層４４およびこの浮遊
拡散層４４に与える基準電位が印加されているｎ+ 型の
リセットドレイン４５が設けられている。
の種従来の電荷結合装置の電荷検出部の断面図であり、
図４の（ｂ）は、その各部の電位を示す図である。図４
の（ａ）に示されるように、ｎ型半導体基板４１上にｐ
ウェル４２が設けられ、ｐウェル４２の表面領域内に電
荷結合装置の電荷転送領域となるｎウェル４３、電荷を
検出するためのｎ+ 型の浮遊拡散層４４およびこの浮遊
拡散層４４に与える基準電位が印加されているｎ+ 型の
リセットドレイン４５が設けられている。
【０００３】ｎウェル４３上には、電荷転送クロックφ
1 が印加される最終転送電極４６、出力ゲート４７およ
びリセットパルスφR が印加されるリセットゲート４８
が設けられ、さらに浮遊拡散層４４は、この拡散層の電
位変化を検出するプリアンプ４９の入力ゲートへ接続さ
れている。
1 が印加される最終転送電極４６、出力ゲート４７およ
びリセットパルスφR が印加されるリセットゲート４８
が設けられ、さらに浮遊拡散層４４は、この拡散層の電
位変化を検出するプリアンプ４９の入力ゲートへ接続さ
れている。
【０００４】この電荷結合装置は、転送電極に図５に示
される電荷転送クロックφ1 、…を、リセットゲート４
８にクロックφ1 と同期したリセットパルスφR を印加
し、出力ゲート４７、リセットドレイン４５にそれぞれ
一定電圧の出力ゲート電圧ＶOG、リセットドレイン電圧
ＶRDを印加することによって駆動され、プリアンプ４９
の出力端子からは、図５に示されるように、リセットパ
ルスφR と同じ周期で信号出力ＶOUT が出力される。
される電荷転送クロックφ1 、…を、リセットゲート４
８にクロックφ1 と同期したリセットパルスφR を印加
し、出力ゲート４７、リセットドレイン４５にそれぞれ
一定電圧の出力ゲート電圧ＶOG、リセットドレイン電圧
ＶRDを印加することによって駆動され、プリアンプ４９
の出力端子からは、図５に示されるように、リセットパ
ルスφR と同じ周期で信号出力ＶOUT が出力される。
【０００５】転送電極に電荷転送クロックφ1 、…が印
加されることにより、信号電荷はｎウェル４３内を転送
され、電荷転送クロックφ1 と同じ周期で最終転送電極
４６の直下に送り込まれる。この最終転送電極４６に加
わる電荷転送クロックφ1 がハイレベルの状態で信号電
荷は最終転送電極４６の直下に保持される（このときの
電位を図４の（ｂ）で、φ1 ＝“Ｈ”で示す）。このと
き、リセットパルスφR がハイレベルとなって、浮遊拡
散層４４の電位はリセットドレイン電位（ＶRD）にリセ
ットされ、然る後にリセットパルスφR はローレベルと
なる。
加されることにより、信号電荷はｎウェル４３内を転送
され、電荷転送クロックφ1 と同じ周期で最終転送電極
４６の直下に送り込まれる。この最終転送電極４６に加
わる電荷転送クロックφ1 がハイレベルの状態で信号電
荷は最終転送電極４６の直下に保持される（このときの
電位を図４の（ｂ）で、φ1 ＝“Ｈ”で示す）。このと
き、リセットパルスφR がハイレベルとなって、浮遊拡
散層４４の電位はリセットドレイン電位（ＶRD）にリセ
ットされ、然る後にリセットパルスφR はローレベルと
なる。
【０００６】次に、電荷転送クロックφ1 がローレベル
になると（このときの最終転送電極４６直下の電位を図
４の（ｂ）で、φ1 ＝“Ｌ”で示す）、信号電荷は出力
ゲート４７下を通って浮遊拡散層４４に転送される。こ
のときの浮遊拡散層４４の電位変化ΔＶは、転送信号電
荷をＱ、浮遊拡散層の全容量をＣFJとして、 ΔＶ＝Ｑ／ＣFJ …… で与えられる。この電位変化ΔＶは、プリアンプ４９に
よって増幅され、信号出力ＶOUT として取り出される。
になると（このときの最終転送電極４６直下の電位を図
４の（ｂ）で、φ1 ＝“Ｌ”で示す）、信号電荷は出力
ゲート４７下を通って浮遊拡散層４４に転送される。こ
のときの浮遊拡散層４４の電位変化ΔＶは、転送信号電
荷をＱ、浮遊拡散層の全容量をＣFJとして、 ΔＶ＝Ｑ／ＣFJ …… で与えられる。この電位変化ΔＶは、プリアンプ４９に
よって増幅され、信号出力ＶOUT として取り出される。
【０００７】その後、最終転送電極４６に加わる電荷転
送パルスφ1 がハイレベルとなり、同時にリセットトラ
ンジスタのリセットゲート電極４８に加えられるリセッ
トパルスφR がハイレベルとなって、信号電荷は浮遊拡
散層４４からリセットドレイン４５に放出される。
送パルスφ1 がハイレベルとなり、同時にリセットトラ
ンジスタのリセットゲート電極４８に加えられるリセッ
トパルスφR がハイレベルとなって、信号電荷は浮遊拡
散層４４からリセットドレイン４５に放出される。
【０００８】ここで、ＣFJは、浮遊拡散層４４の接合容
量、リセットゲート４８、出力ゲート４７と浮遊拡散層
４４との間の容量、プリアンプ３９の入力ゲート容量な
どの総和である。式から分るように、この浮遊拡散層
４４の全容量ＣFJが小さいほど信号電荷の電圧変換効率
は大きく、素子の感度が向上する。従来、この全容量Ｃ
FJを小さくするために、浮遊拡散層４４の面積縮小や配
線長の縮小などの対策がなされてきた。
量、リセットゲート４８、出力ゲート４７と浮遊拡散層
４４との間の容量、プリアンプ３９の入力ゲート容量な
どの総和である。式から分るように、この浮遊拡散層
４４の全容量ＣFJが小さいほど信号電荷の電圧変換効率
は大きく、素子の感度が向上する。従来、この全容量Ｃ
FJを小さくするために、浮遊拡散層４４の面積縮小や配
線長の縮小などの対策がなされてきた。
【０００９】
【発明が解決しようとする課題】上述した従来の電荷結
合装置では、電荷を検出する浮遊拡散層に寄生する容量
を低減するために面積や配線長を縮小してきたが、既に
この対策では限界に近いところにまで達している。そし
て、浮遊拡散層は各電極との間に必ずある容量を持つた
め、全容量ＣFJの一層の削減は困難な情況にあり、その
ため信号電荷の電圧変換効率を十分大きくすることがで
きなかった。
合装置では、電荷を検出する浮遊拡散層に寄生する容量
を低減するために面積や配線長を縮小してきたが、既に
この対策では限界に近いところにまで達している。そし
て、浮遊拡散層は各電極との間に必ずある容量を持つた
め、全容量ＣFJの一層の削減は困難な情況にあり、その
ため信号電荷の電圧変換効率を十分大きくすることがで
きなかった。
【００１０】
【課題を解決するための手段】本発明の電荷結合装置
は、第１導電型半導体基板上に第２導電型のウェルが設
けられ、前記ウェルの表面領域内に第１導電型の電荷転
送領域設けられ、前記電荷転送領域上に絶縁膜を介して
電荷転送電極が設けられ、前記電荷転送領域の後段の前
記ウェル内に前記電荷転送領域内を転送されてきた信号
電荷の転送を受ける浮遊拡散層が設けられ、該信号電荷
による該浮遊拡散層の電位変化を信号出力として取り出
すものであって、リセットゲート電極が備えられておら
ず、前記半導体基板にリセット電圧を印加して前記浮遊
拡散層と前記半導体基板間のみを選択的にパンチスルー
状態として浮遊拡散層に蓄積されていた前記信号電荷を
前記半導体基板へ引き抜き、前記浮遊拡散層をリセット
状態とするように構成されていることを特徴としてい
る。
は、第１導電型半導体基板上に第２導電型のウェルが設
けられ、前記ウェルの表面領域内に第１導電型の電荷転
送領域設けられ、前記電荷転送領域上に絶縁膜を介して
電荷転送電極が設けられ、前記電荷転送領域の後段の前
記ウェル内に前記電荷転送領域内を転送されてきた信号
電荷の転送を受ける浮遊拡散層が設けられ、該信号電荷
による該浮遊拡散層の電位変化を信号出力として取り出
すものであって、リセットゲート電極が備えられておら
ず、前記半導体基板にリセット電圧を印加して前記浮遊
拡散層と前記半導体基板間のみを選択的にパンチスルー
状態として浮遊拡散層に蓄積されていた前記信号電荷を
前記半導体基板へ引き抜き、前記浮遊拡散層をリセット
状態とするように構成されていることを特徴としてい
る。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）は本発明の第１の実施例を示
す断面図である。同図に示されるように、ｎ型半導体基
板１１上にはｐウェル１２が設けられており、ｐウェル
１２の表面領域内には、電荷転送領域１３ａと浮遊拡散
層１３ｂとを構成するｎウェル１３が形成されている。
浮遊拡散層１３ｂ直下のｐウェルの部分（１２ａ）は浅
くなされている。
て説明する。図１の（ａ）は本発明の第１の実施例を示
す断面図である。同図に示されるように、ｎ型半導体基
板１１上にはｐウェル１２が設けられており、ｐウェル
１２の表面領域内には、電荷転送領域１３ａと浮遊拡散
層１３ｂとを構成するｎウェル１３が形成されている。
浮遊拡散層１３ｂ直下のｐウェルの部分（１２ａ）は浅
くなされている。
【００１２】電荷転送領域１３ａ上には、電荷転送クロ
ックφ1 が印加される最終転送電極１４と、一定電圧の
出力ゲート電圧ＶOGが印加される出力ゲート１５が形成
されている。半導体基板１１には、浮遊拡散層１３ｂ内
の信号電荷を基板へ放出させるリセットクロックφR が
印加される基板電圧印加端子が接続されている。また、
浮遊拡散層１３ｂは、プリアンプ１６の入力ゲートへ結
線されている。
ックφ1 が印加される最終転送電極１４と、一定電圧の
出力ゲート電圧ＶOGが印加される出力ゲート１５が形成
されている。半導体基板１１には、浮遊拡散層１３ｂ内
の信号電荷を基板へ放出させるリセットクロックφR が
印加される基板電圧印加端子が接続されている。また、
浮遊拡散層１３ｂは、プリアンプ１６の入力ゲートへ結
線されている。
【００１３】本実施例のウェル構造は次のように作製さ
れる。浮遊拡散層１３ｂが形成される部分の上部をレジ
ストで覆い、ボロン（Ｂ）をイオン注入する。熱処理を
施すと、ボロンの横方向拡散により浮遊拡散層下に浅い
部分１２ａが形成される。
れる。浮遊拡散層１３ｂが形成される部分の上部をレジ
ストで覆い、ボロン（Ｂ）をイオン注入する。熱処理を
施すと、ボロンの横方向拡散により浮遊拡散層下に浅い
部分１２ａが形成される。
【００１４】次に、図１の（ａ）の断面における電位プ
ロファイル図である図１の（ｂ）および各部の電位波形
図である図２を参照して本実施例の動作について説明す
る。リセットクロックφR は定常時にローレベル“Ｌ
R ”に、リセット時に、この電圧に波高値ｄＶのパルス
が重畳されてハイレベル“ＨR ”となるクロックであ
る。ここで、φR のローレベル“ＬR ”は通常５〜１２
Ｖに、またｄＶは１０Ｖ以上に選定される。
ロファイル図である図１の（ｂ）および各部の電位波形
図である図２を参照して本実施例の動作について説明す
る。リセットクロックφR は定常時にローレベル“Ｌ
R ”に、リセット時に、この電圧に波高値ｄＶのパルス
が重畳されてハイレベル“ＨR ”となるクロックであ
る。ここで、φR のローレベル“ＬR ”は通常５〜１２
Ｖに、またｄＶは１０Ｖ以上に選定される。
【００１５】時刻ｔ1 では、浮遊拡散層１３ｂはリセッ
トされて空乏化されており、最終転送電極１４下には信
号電荷が保持されている。時刻ｔ2 に至ると電荷転送ク
ロックφ1 が“Ｌ”となり、信号電荷Ｑは浮遊拡散層１
３ｂに転送される。この信号電荷Ｑの転送を受けて浮遊
拡散層１３ｂの電位が変化する。この電位変動はプリア
ンプ１６により信号出力ＶOUT として取り出される。こ
のときの浮遊拡散層１３ｂ付近の電位の状態を図１の
（ｂ）において実線で示す。
トされて空乏化されており、最終転送電極１４下には信
号電荷が保持されている。時刻ｔ2 に至ると電荷転送ク
ロックφ1 が“Ｌ”となり、信号電荷Ｑは浮遊拡散層１
３ｂに転送される。この信号電荷Ｑの転送を受けて浮遊
拡散層１３ｂの電位が変化する。この電位変動はプリア
ンプ１６により信号出力ＶOUT として取り出される。こ
のときの浮遊拡散層１３ｂ付近の電位の状態を図１の
（ｂ）において実線で示す。
【００１６】時刻ｔ3 において、電荷転送クロックφ1
が“Ｈ”となると、最終転送電極１４下には、次の信号
電荷が転送されてくる。同時に、リセットクロックφR
がハイレベル“ＨR ”となり、浮遊拡散層１３ｂ−基板
１１間がパンチスルー状態となり、浮遊拡散層１３ｂ内
に蓄積されていた信号電荷Ｑは、図１の（ｂ）において
点線で示すように、基板１１側に引き抜かれる。
が“Ｈ”となると、最終転送電極１４下には、次の信号
電荷が転送されてくる。同時に、リセットクロックφR
がハイレベル“ＨR ”となり、浮遊拡散層１３ｂ−基板
１１間がパンチスルー状態となり、浮遊拡散層１３ｂ内
に蓄積されていた信号電荷Ｑは、図１の（ｂ）において
点線で示すように、基板１１側に引き抜かれる。
【００１７】時刻ｔ4 に至ると、リセットクロックφR
は平常状態のローレベル“ＬR ”に戻り、浮遊拡散層１
３ｂは浮遊状態に復帰する。以下、同様の動作を繰り返
すことにより、順次信号電荷の検出を行う。
は平常状態のローレベル“ＬR ”に戻り、浮遊拡散層１
３ｂは浮遊状態に復帰する。以下、同様の動作を繰り返
すことにより、順次信号電荷の検出を行う。
【００１８】上記動作において、浮遊拡散層１３ｂに信
号電荷Ｑが転送されてきたときの電位変化ΔＶは、浮遊
拡散層の全容量をＣFJとして従来例と同様に次式で与え
られる。 ΔＶ＝Ｑ／ＣFJ ここで、浮遊拡散層１３ｂに付随する全容量ＣFJは、従
来のリセットトランジスタのゲート電極が不要になった
ことにより、ゲート電極に係る寄生容量がなくなり、低
減化される。このため、信号電荷の電圧変換効率が高く
なり、素子の感度が向上する。
号電荷Ｑが転送されてきたときの電位変化ΔＶは、浮遊
拡散層の全容量をＣFJとして従来例と同様に次式で与え
られる。 ΔＶ＝Ｑ／ＣFJ ここで、浮遊拡散層１３ｂに付随する全容量ＣFJは、従
来のリセットトランジスタのゲート電極が不要になった
ことにより、ゲート電極に係る寄生容量がなくなり、低
減化される。このため、信号電荷の電圧変換効率が高く
なり、素子の感度が向上する。
【００１９】さらに、ゲート電極がなくなったことによ
り、信号出力にフィードスルーノイズの発生がなくな
り、Ｓ／Ｎが向上する。また、リセットトランジスタの
分だけ回路規模が減縮されているため、ウェハ上での集
積度を向上させることができる。
り、信号出力にフィードスルーノイズの発生がなくな
り、Ｓ／Ｎが向上する。また、リセットトランジスタの
分だけ回路規模が減縮されているため、ウェハ上での集
積度を向上させることができる。
【００２０】図３は、本発明の第２の実施例を示す断面
図である。同図において、図１に示した第１の実施例の
部分と共通する部分には下１桁が共通する参照番号が付
されている。本実施例においては、浮遊拡散層３３ｂ直
下のｐウェルの浅い部分３２ａを形成しているｎ型半導
体基板３１の部分が平らに形成されている。このように
構成したことにより浮遊拡散層３３ｂに蓄積された信号
電荷の引き抜きをより安定に実行させることができる。
図である。同図において、図１に示した第１の実施例の
部分と共通する部分には下１桁が共通する参照番号が付
されている。本実施例においては、浮遊拡散層３３ｂ直
下のｐウェルの浅い部分３２ａを形成しているｎ型半導
体基板３１の部分が平らに形成されている。このように
構成したことにより浮遊拡散層３３ｂに蓄積された信号
電荷の引き抜きをより安定に実行させることができる。
【００２１】以上、好ましい実施例について説明した
が、本発明はこれら実施例に限定されるものではない。
例えば、電荷転送領域と浮遊拡散層とは互いに異なる不
純物濃度の領域であってもよく、また、浮遊拡散層直下
のｐウェルを浅くするのに代えてこの部分の不純物濃度
を下げるようにしてもよい。さらに、実施例の導電型を
すべて逆にすることができる
が、本発明はこれら実施例に限定されるものではない。
例えば、電荷転送領域と浮遊拡散層とは互いに異なる不
純物濃度の領域であってもよく、また、浮遊拡散層直下
のｐウェルを浅くするのに代えてこの部分の不純物濃度
を下げるようにしてもよい。さらに、実施例の導電型を
すべて逆にすることができる
【００２２】
【発明の効果】以上説明したように、本発明は、基板−
浮遊拡散層間を選択的にパンチスルー状態とすることに
より浮遊拡散層内の蓄積電荷を基板側へ引き抜きこの領
域の電位をリセットするものであるので、以下の効果を
奏することができる。 リセットゲートを除去したことにより、浮遊拡散層の
容量を削減することができ、電荷検出感度を向上させる
ことができる。
浮遊拡散層間を選択的にパンチスルー状態とすることに
より浮遊拡散層内の蓄積電荷を基板側へ引き抜きこの領
域の電位をリセットするものであるので、以下の効果を
奏することができる。 リセットゲートを除去したことにより、浮遊拡散層の
容量を削減することができ、電荷検出感度を向上させる
ことができる。
【００２３】リセットゲートおよびリセットドレイン
がなくなったことにより、またそのための配線が不要と
なったことにより、電荷検出部の使用面積の削減が可能
となり、集積度を向上させことができる。
がなくなったことにより、またそのための配線が不要と
なったことにより、電荷検出部の使用面積の削減が可能
となり、集積度を向上させことができる。
【００２４】リセットゲートが削除されたことによ
り、リセットゲート−浮遊拡散層間の容量により発生し
ていたリセットパルスフィードスルーノイズがなくなる
ので、Ｓ／Ｎが向上する。
り、リセットゲート−浮遊拡散層間の容量により発生し
ていたリセットパルスフィードスルーノイズがなくなる
ので、Ｓ／Ｎが向上する。
【図１】本発明の第１の実施例の断面図とその動作説明
図。
図。
【図２】図１の実施例の駆動パルス波形図。
【図３】本発明の第２の実施例の断面図。
【図４】従来例の断面図とその動作説明図。
【図５】従来例の駆動パルス波形図。
１１、３１、４１ ｎ型半導体基板 １２、３２、４２ ｐウェル １２ａ、３２ａ ｐウェルの浅い部分 １３、３３、４３ ｎウェル １３ａ、３３ａ 電荷転送領域 １３ｂ、３３ｂ 浮遊拡散層 １４、３４ 最終転送電極 ４４ 浮遊拡散層 １５、３５ 出力ゲート ４５ リセットドレイン １６、３６ プリアンプ ４６ 最終転送電極 ４７ 出力ゲート ４８ リセットゲート ４９ プリアンプ
Claims (1)
- 【請求項１】 第１導電型半導体基板上に第２導電型の
ウェルが設けられ、前記ウェルの表面領域内に第１導電
型の電荷転送領域設けられ、前記電荷転送領域上に絶縁
膜を介して電荷転送電極が設けられ、前記電荷転送領域
の後段の前記ウェル内に前記電荷転送領域内を転送され
てきた信号電荷の転送を受ける浮遊拡散層が設けられ、
該信号電荷による該浮遊拡散層の電位変化を信号出力と
して取り出す電荷結合装置において、リセットゲート電極が備えられておらず、 前記半導体基
板にリセット電圧を印加して前記浮遊拡散層と前記半導
体基板間のみを選択的にパンチスルー状態として浮遊拡
散層に蓄積されていた前記信号電荷を前記半導体基板へ
引き抜き、前記浮遊拡散層をリセット状態とするように
構成されていることを特徴とする電荷結合装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4093714A JP2950387B2 (ja) | 1992-03-19 | 1992-03-19 | 電荷結合装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4093714A JP2950387B2 (ja) | 1992-03-19 | 1992-03-19 | 電荷結合装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05268526A JPH05268526A (ja) | 1993-10-15 |
| JP2950387B2 true JP2950387B2 (ja) | 1999-09-20 |
Family
ID=14090096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4093714A Expired - Lifetime JP2950387B2 (ja) | 1992-03-19 | 1992-03-19 | 電荷結合装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2950387B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69738645T2 (de) * | 1996-05-22 | 2009-06-10 | Eastman Kodak Co. | Aktiver Pixelsensor mit Durchbruch-Rücksetzstruktur und Unterdrückung des Übersprechsignales |
| JP2011222708A (ja) * | 2010-04-08 | 2011-11-04 | Sony Corp | 固体撮像装置、固体撮像装置の製造方法、および電子機器 |
| JP6399301B2 (ja) | 2014-11-25 | 2018-10-03 | セイコーエプソン株式会社 | 固体撮像装置およびその製造方法 |
| WO2018110302A1 (en) | 2016-12-13 | 2018-06-21 | Sony Semiconductor Solutions Corporation | Imaging element and electronic device |
-
1992
- 1992-03-19 JP JP4093714A patent/JP2950387B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05268526A (ja) | 1993-10-15 |
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