JPS6032359B2 - 電荷転送デバイス - Google Patents
電荷転送デバイスInfo
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- JPS6032359B2 JPS6032359B2 JP11817480A JP11817480A JPS6032359B2 JP S6032359 B2 JPS6032359 B2 JP S6032359B2 JP 11817480 A JP11817480 A JP 11817480A JP 11817480 A JP11817480 A JP 11817480A JP S6032359 B2 JPS6032359 B2 JP S6032359B2
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- 239000000758 substrate Substances 0.000 claims description 23
- 238000001514 detection method Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 230000007704 transition Effects 0.000 description 7
- 239000012535 impurity Substances 0.000 description 4
- 238000001444 catalytic combustion detection Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
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Description
【発明の詳細な説明】
本発明は電荷転送デバイスの改良に関する。
従来の電荷転送デバイス、例えば２相駆動方式の電荷転
送デバイスとしては、第１図に示す構造のものが知られ
ている。すなわち、第１図は出力部周辺の断面図を示し
たもので、図中の１は−導電型半導体基板、例えばｐ型
シリコン基板であ。この基板１上には絶縁膜２を介して
転送電極３，，３２，３３、出力ゲート電極４及びリセ
ット電極５が所定の間隔をあげて設けられている。前記
転送電極の３，，３３ にはクロックパルス０１を印加
する端子６，が、クロツクパルスぐ，が印加される転送
電極３，，３３間の電極３２にはクロックパルスＪ２
を印加する端子６２が、接続されている。また、前記転
送電極３，，３２，３３下の一部に位置するシリコン基
板１部分には、同転送電極３，，３２，３３下に非対称
のポテンシャルを発生させ、電荷転送の方向性を与える
該基板１と同導電型で高濃度のｐ＋型不純物領域７，，
７２，７３が設けられている。更に、前記リセット電極
５の出力ゲート電極側に隣り合うシリコン基板１部分に
は、該基板１と反対導電型で高濃度のび型フローティン
グ接合領域８が、同リセット電極５の出力ゲート電極４
と反対側に隣り合うシリコン基板１部分には、ｎ＋型リ
セットドレイン領域９が、設けられている。そして、前
記ｎ＋型フローティング接合領域８には、該領域８の電
位変化を外部に電圧信号として取出すソースフオロワ回
路１０が接続されている。このソースフオロワ回路１０
は、前記ｎ十型フローティング接合領域８にゲート側を
接続したＭＯＳ型トランジスタ１１と、このトランジス
タ１１のソース側に接続された負荷抵抗１２と、これら
トランジスタ１１と負荷抵抗．１２の接続部に設けられ
た出力端子１３とから構成されている。なお、前記リセ
ツトドレイン領域９には電源端子１４が接続されている
。しかして、上述した従来構造の電荷転送デバイスの動
作を以下に説明する。
送デバイスとしては、第１図に示す構造のものが知られ
ている。すなわち、第１図は出力部周辺の断面図を示し
たもので、図中の１は−導電型半導体基板、例えばｐ型
シリコン基板であ。この基板１上には絶縁膜２を介して
転送電極３，，３２，３３、出力ゲート電極４及びリセ
ット電極５が所定の間隔をあげて設けられている。前記
転送電極の３，，３３ にはクロックパルス０１を印加
する端子６，が、クロツクパルスぐ，が印加される転送
電極３，，３３間の電極３２にはクロックパルスＪ２
を印加する端子６２が、接続されている。また、前記転
送電極３，，３２，３３下の一部に位置するシリコン基
板１部分には、同転送電極３，，３２，３３下に非対称
のポテンシャルを発生させ、電荷転送の方向性を与える
該基板１と同導電型で高濃度のｐ＋型不純物領域７，，
７２，７３が設けられている。更に、前記リセット電極
５の出力ゲート電極側に隣り合うシリコン基板１部分に
は、該基板１と反対導電型で高濃度のび型フローティン
グ接合領域８が、同リセット電極５の出力ゲート電極４
と反対側に隣り合うシリコン基板１部分には、ｎ＋型リ
セットドレイン領域９が、設けられている。そして、前
記ｎ＋型フローティング接合領域８には、該領域８の電
位変化を外部に電圧信号として取出すソースフオロワ回
路１０が接続されている。このソースフオロワ回路１０
は、前記ｎ十型フローティング接合領域８にゲート側を
接続したＭＯＳ型トランジスタ１１と、このトランジス
タ１１のソース側に接続された負荷抵抗１２と、これら
トランジスタ１１と負荷抵抗．１２の接続部に設けられ
た出力端子１３とから構成されている。なお、前記リセ
ツトドレイン領域９には電源端子１４が接続されている
。しかして、上述した従来構造の電荷転送デバイスの動
作を以下に説明する。
まず、転送電極．３，，３３ に端子６，を介して第２
図ａの波形のクロックパルスぐ，を、同電極３２ に端
子６２を介して第２図ｂの波形クロツクパルスＪ２ を
、夫々印加すると、信号電荷が右方向に転送される。こ
うした２相駆動方式において、第２図中の時亥Ｕｔ，の
時、信号電荷は転送電極３，により形成されるシリコン
基板１内の深いポテンシャル井戸（電位井戸）１５に蓄
積される。時刻ｔ２では、転送電極３，下の電位井戸は
浅くなり、信号電荷はフローティング接合領域８により
形成されるポンシマャル井戸１６に転送され、フローテ
ィング接合領域８の電位を変化させる。この電位変化が
該フローティング接合領域８に接続したソースフオロワ
回路１０を通してその出力端子１３より電圧信号として
出力される。時刻ｔ３では、フローティング接合領域８
に蓄積された信号電荷は、リセット電極５の動作により
リセットドレィン領域９に転送され、外部へ排出される
。以下、同様な動作を繰り返すことにより時系列で信号
を読み出すことができる。第３図はかかる動作時におけ
るソースフオロワ回路１０１こより取出した出力信号の
波形図である。第３図において、期情訂，は信号電荷が
フローティング接合領域８に転送されるまでの遷移期間
であり、期間訂２は正常な信号が出力されている期間で
ある。ところが、上述した従来の電荷転送デバイスにあ
っては高速動作を行なう場合、次のような不都合さを生
じる。
図ａの波形のクロックパルスぐ，を、同電極３２ に端
子６２を介して第２図ｂの波形クロツクパルスＪ２ を
、夫々印加すると、信号電荷が右方向に転送される。こ
うした２相駆動方式において、第２図中の時亥Ｕｔ，の
時、信号電荷は転送電極３，により形成されるシリコン
基板１内の深いポテンシャル井戸（電位井戸）１５に蓄
積される。時刻ｔ２では、転送電極３，下の電位井戸は
浅くなり、信号電荷はフローティング接合領域８により
形成されるポンシマャル井戸１６に転送され、フローテ
ィング接合領域８の電位を変化させる。この電位変化が
該フローティング接合領域８に接続したソースフオロワ
回路１０を通してその出力端子１３より電圧信号として
出力される。時刻ｔ３では、フローティング接合領域８
に蓄積された信号電荷は、リセット電極５の動作により
リセットドレィン領域９に転送され、外部へ排出される
。以下、同様な動作を繰り返すことにより時系列で信号
を読み出すことができる。第３図はかかる動作時におけ
るソースフオロワ回路１０１こより取出した出力信号の
波形図である。第３図において、期情訂，は信号電荷が
フローティング接合領域８に転送されるまでの遷移期間
であり、期間訂２は正常な信号が出力されている期間で
ある。ところが、上述した従来の電荷転送デバイスにあ
っては高速動作を行なう場合、次のような不都合さを生
じる。
即ち、高速動作を行なうためにクロツクパルスＣＩ，？
２の周期を短かくすると、上記遷移期間Ｔ，が長いので
、その遷移期間Ｔ，中にリセット電極５によるリセット
動作が行なわれる。その結果、ソースフオロワ回路１０
より出力される電圧信号が所期目的のレベルより低くな
り転送効率の低下、ひいては誤動作の原因となる。。本
発明は上記欠点を解消するためになされたもので、最終
転送電極から出力部への電荷転送における遷移期間を短
縮して速やかな転送を行なわせ、高いクロック周波数で
も正常な動作を行なうことができる電荷転送デバイスを
提供しようとするものである。
２の周期を短かくすると、上記遷移期間Ｔ，が長いので
、その遷移期間Ｔ，中にリセット電極５によるリセット
動作が行なわれる。その結果、ソースフオロワ回路１０
より出力される電圧信号が所期目的のレベルより低くな
り転送効率の低下、ひいては誤動作の原因となる。。本
発明は上記欠点を解消するためになされたもので、最終
転送電極から出力部への電荷転送における遷移期間を短
縮して速やかな転送を行なわせ、高いクロック周波数で
も正常な動作を行なうことができる電荷転送デバイスを
提供しようとするものである。
以下、本発明の−実施例を第４図を参照して説明する。
図中２１は例えばｐ型シリコン基板であり、この基板２
１上には絶縁膜２２を介して転送電極２３１，２３２，
２３３、出力ゲート電極２４及びリセット電極２５が所
定間隔をあげて設けられている。前記転送電極中の２３
・，２３３ にはクロツクパルスＪ，を印加する端子２
６・が、これら転送電極２３，，２３３ 間の電極２３
２ にはクロックパルス◇２を印加する端子２６２が、
接続されている。また、前記転送電極２３，，２３２，
２３３下の一部に位置するシリコン基板２１部分には、
同転送電極２３，，２３２，２３３下に非対称のポテン
シャルを発生させ、電荷転送の方向性を与える該基板２
１と同導電型で高濃度のｎ＋型不純物領域２７，，２７
２，２７３が設けられている。更に、前記リセット電極
２５の出力ゲート電極側に隣り合うシリコン基板２１部
分には、該基板２１と反対導電型で高濃度のｎ＋型フロ
ーティング接合領域２８が、同リセット電極２５の出力
ゲート電極２４と反応側に隣り合うシリコン基板２１部
分にはｎ１型リセットドレィン領域２９が設けられてい
る。そして、前記ｎ十型フローティング接合領域２８に
は、該接合領域２８の電位変化を外部に電圧信号として
取出すソースフオロヮ回路３０が接続されている。この
ソースフオロワ回路３０は、前託ｎ十型フローティング
接合領域２８にゲート側を接続したＭＯＳ型トランジス
タ３１と、このトランジスタ３１のソース側に接続され
た負荷抵抗３２と、これらトランジスタ３１と負荷抵抗
３２の結線部に接続された出力端子３３とから構成され
ている。なお、前記リセットドレィン領域２９には電源
端子３４が接続されている。しかるに、本発明の電荷転
送デバイスにおいては最終段の転送電極２３，の転送方
向への寸法が他の転送電極２３２，２３３ より短か〈
なっており、同電極２３，の電荷蓄積部の長さ１′が電
荷転送部の他の転送電極２３２，２３３ における電荷
蓄積部の長さ】より短か〈してある。上述した構造の電
荷転送デバイスの動作は既述の従来構造のものと同機で
あるが、電荷転送の最終段である転送電極２３，の電荷
蓄積部の長さ１′と他の転送電極２３２，２３２の電荷
蓄積部の長さ１より短か〈した構造になっている。この
ため、電荷転送の最終過程においては拡散が律速し、拡
散過程での転送時間は電荷蓄積部の電極長の２乗に比例
するから、前述した第３図に示す遷移期間Ｔ，を従釆構
造のものに比べて（１′／１）２程度短かくできる。そ
の結果、高速動作を行なうためにクロックパルス◇，，
少２の周期を短かくしても、上記遷移期間を短かくでき
るので、その期間中にリセット電極２５によるリセット
動作が行なわれず、正常な信号が出力される期間Ｔ２〔
第３図参照〕でリセット動作を行なうことができる。し
たがって、ソースフオロワ回路３０より所期目的の高レ
ベルの電圧信号を取出すことができ、誤動作を招くこと
なく高速動作が可能となる。なお、本発明に係る電荷転
送デバイスは第４図に示す構造のものに限らず、第５図
に示すようなオーバラップ電極構造にしてもよい。
１上には絶縁膜２２を介して転送電極２３１，２３２，
２３３、出力ゲート電極２４及びリセット電極２５が所
定間隔をあげて設けられている。前記転送電極中の２３
・，２３３ にはクロツクパルスＪ，を印加する端子２
６・が、これら転送電極２３，，２３３ 間の電極２３
２ にはクロックパルス◇２を印加する端子２６２が、
接続されている。また、前記転送電極２３，，２３２，
２３３下の一部に位置するシリコン基板２１部分には、
同転送電極２３，，２３２，２３３下に非対称のポテン
シャルを発生させ、電荷転送の方向性を与える該基板２
１と同導電型で高濃度のｎ＋型不純物領域２７，，２７
２，２７３が設けられている。更に、前記リセット電極
２５の出力ゲート電極側に隣り合うシリコン基板２１部
分には、該基板２１と反対導電型で高濃度のｎ＋型フロ
ーティング接合領域２８が、同リセット電極２５の出力
ゲート電極２４と反応側に隣り合うシリコン基板２１部
分にはｎ１型リセットドレィン領域２９が設けられてい
る。そして、前記ｎ十型フローティング接合領域２８に
は、該接合領域２８の電位変化を外部に電圧信号として
取出すソースフオロヮ回路３０が接続されている。この
ソースフオロワ回路３０は、前託ｎ十型フローティング
接合領域２８にゲート側を接続したＭＯＳ型トランジス
タ３１と、このトランジスタ３１のソース側に接続され
た負荷抵抗３２と、これらトランジスタ３１と負荷抵抗
３２の結線部に接続された出力端子３３とから構成され
ている。なお、前記リセットドレィン領域２９には電源
端子３４が接続されている。しかるに、本発明の電荷転
送デバイスにおいては最終段の転送電極２３，の転送方
向への寸法が他の転送電極２３２，２３３ より短か〈
なっており、同電極２３，の電荷蓄積部の長さ１′が電
荷転送部の他の転送電極２３２，２３３ における電荷
蓄積部の長さ】より短か〈してある。上述した構造の電
荷転送デバイスの動作は既述の従来構造のものと同機で
あるが、電荷転送の最終段である転送電極２３，の電荷
蓄積部の長さ１′と他の転送電極２３２，２３２の電荷
蓄積部の長さ１より短か〈した構造になっている。この
ため、電荷転送の最終過程においては拡散が律速し、拡
散過程での転送時間は電荷蓄積部の電極長の２乗に比例
するから、前述した第３図に示す遷移期間Ｔ，を従釆構
造のものに比べて（１′／１）２程度短かくできる。そ
の結果、高速動作を行なうためにクロックパルス◇，，
少２の周期を短かくしても、上記遷移期間を短かくでき
るので、その期間中にリセット電極２５によるリセット
動作が行なわれず、正常な信号が出力される期間Ｔ２〔
第３図参照〕でリセット動作を行なうことができる。し
たがって、ソースフオロワ回路３０より所期目的の高レ
ベルの電圧信号を取出すことができ、誤動作を招くこと
なく高速動作が可能となる。なお、本発明に係る電荷転
送デバイスは第４図に示す構造のものに限らず、第５図
に示すようなオーバラップ電極構造にしてもよい。
即ち、第５図中の２１はｐ型シリコン基板であり、この
基板２１上には絶縁膜２２′を介して第１層転送電極３
５１，．３５２，３５３と、これら第１層転送電極３５
，，３６２，３５３にオーバラップした第２層転送電極
３６，，３６２，３６３と、前記第１層転送電極３５，
にオーバラツプした出力ゲート電極２４′と、リセット
電極２５が設けられている。また、第２層転送電極３６
，，３６２，３６３下のシリコン基板２１にｐ＋型不純
物領域２７，′，２７２′，２７３′が設けられ、かつ
リセット電極２５に隣接するシリコン基板２１部分には
前記実施例と同様ｎ十型フローティング接合領域２８、
リセットドレィン領域２９が設けられている。更にフロ
ーティング接合領域２８は前記実施例と同構成のソース
フオロワ回路３０が接続されている。しかるに、本変形
例では最終段の第１層転送電極３５，の転送方向の寸法
が他の転送電極３５２，３５３のそれより短かく、同電
極３５，下の電荷蓄積部の長さ１・′を他の電極３５２
，３５３下の電荷蓄積部の長さ１より短かくしてある。
こうした構造の電荷転送デバイスにあっても、前記実施
例と同様な効果を期待できる。本発明に係る電荷転送デ
バイスは第４図及び第５図に示す表面チャンネル２相駆
動方式のＣＣＤに限らず、埋込みチャンネルの同方式、
或いは単相、３相、４相方式のＣＣＤやバケットブリゲ
ートデバィス（ＢＢＤ）にも同様に適用できる。
基板２１上には絶縁膜２２′を介して第１層転送電極３
５１，．３５２，３５３と、これら第１層転送電極３５
，，３６２，３５３にオーバラップした第２層転送電極
３６，，３６２，３６３と、前記第１層転送電極３５，
にオーバラツプした出力ゲート電極２４′と、リセット
電極２５が設けられている。また、第２層転送電極３６
，，３６２，３６３下のシリコン基板２１にｐ＋型不純
物領域２７，′，２７２′，２７３′が設けられ、かつ
リセット電極２５に隣接するシリコン基板２１部分には
前記実施例と同様ｎ十型フローティング接合領域２８、
リセットドレィン領域２９が設けられている。更にフロ
ーティング接合領域２８は前記実施例と同構成のソース
フオロワ回路３０が接続されている。しかるに、本変形
例では最終段の第１層転送電極３５，の転送方向の寸法
が他の転送電極３５２，３５３のそれより短かく、同電
極３５，下の電荷蓄積部の長さ１・′を他の電極３５２
，３５３下の電荷蓄積部の長さ１より短かくしてある。
こうした構造の電荷転送デバイスにあっても、前記実施
例と同様な効果を期待できる。本発明に係る電荷転送デ
バイスは第４図及び第５図に示す表面チャンネル２相駆
動方式のＣＣＤに限らず、埋込みチャンネルの同方式、
或いは単相、３相、４相方式のＣＣＤやバケットブリゲ
ートデバィス（ＢＢＤ）にも同様に適用できる。
また、電荷検出手段もフローティング接合形の代りにフ
ローティングゲート形にしてもよく、更に電荷検出部へ
結合される転送チャンネルは複数であってもよい。以上
詳述した如く、本発明によれば最終転送電極から出力部
への電荷転送における遷移期間を短縮して速やかな転送
を行なうことができ、もって高いクロツク周波数でも正
常な動作を行なうことができる高速動作に通した電荷転
送デバイスを提供できる。
ローティングゲート形にしてもよく、更に電荷検出部へ
結合される転送チャンネルは複数であってもよい。以上
詳述した如く、本発明によれば最終転送電極から出力部
への電荷転送における遷移期間を短縮して速やかな転送
を行なうことができ、もって高いクロツク周波数でも正
常な動作を行なうことができる高速動作に通した電荷転
送デバイスを提供できる。
第１図は従来の電荷転送デバイスの出力部周辺の断面図
、第２図ａ，ｂは電荷転送デバイスの転送電極に印加さ
れるクロックパルス？・，Ｊ２の波形図、第３図は電荷
転送デバイスのソースフオロワ回路より取出された出力
信号の波形図、第４図は本発明の一実施例を示す電荷転
送デバイスの出力部周辺の断面図、第５図は本発明の他
の実施例を示す電荷転送デバイスの出力部周辺の断面図
である。 ２１・・…・ｐ型シリコン基板、２３，，２３２，２３
３・・・・・・転送電極、２４，２４′・・・・・・出
力ゲ−ト電極、２５，２５′……リセット電極、２７，
，２７２ ，２７３ ，２７，′，２７′２′２７３′
・・・・・．ご型不純物領域、２８・…・・ｎ＋型フロ
ーティング酸合領域、２９……ｎ＋型リセットドレィン
領域、３０・・・・・・ソースフオロワ回路、３５・，
３５２，３５３・・・・・・第１層転送電極、３６．，
３６２，３６３…・・・第２層転送電極。 第１図 第２図 第３図 第４図 第５図
、第２図ａ，ｂは電荷転送デバイスの転送電極に印加さ
れるクロックパルス？・，Ｊ２の波形図、第３図は電荷
転送デバイスのソースフオロワ回路より取出された出力
信号の波形図、第４図は本発明の一実施例を示す電荷転
送デバイスの出力部周辺の断面図、第５図は本発明の他
の実施例を示す電荷転送デバイスの出力部周辺の断面図
である。 ２１・・…・ｐ型シリコン基板、２３，，２３２，２３
３・・・・・・転送電極、２４，２４′・・・・・・出
力ゲ−ト電極、２５，２５′……リセット電極、２７，
，２７２ ，２７３ ，２７，′，２７′２′２７３′
・・・・・．ご型不純物領域、２８・…・・ｎ＋型フロ
ーティング酸合領域、２９……ｎ＋型リセットドレィン
領域、３０・・・・・・ソースフオロワ回路、３５・，
３５２，３５３・・・・・・第１層転送電極、３６．，
３６２，３６３…・・・第２層転送電極。 第１図 第２図 第３図 第４図 第５図
Claims (1)
- １ 一導電型の半導体基板上に絶縁膜を介して設けた複
数の転送電極からなる電荷転送部と、前記転送電極下に
電位井戸を形成し、信号電荷の蓄積及び転送を行なう駆
動手段と、前記電荷転送部に信号電荷を供給する電荷供
給手段と、前記電荷転送部の信号電荷を検出する電荷検
出部とを具備した電荷転送デバイスにおいて、前記電荷
転送部の最終転送電極における電荷蓄積部の電荷転送方
向の長さを、他の転送電極における電荷蓄積部の電荷転
送方向の長さよりも短かくしたことを特徴とする電荷転
送デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11817480A JPS6032359B2 (ja) | 1980-08-27 | 1980-08-27 | 電荷転送デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11817480A JPS6032359B2 (ja) | 1980-08-27 | 1980-08-27 | 電荷転送デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5742163A JPS5742163A (en) | 1982-03-09 |
| JPS6032359B2 true JPS6032359B2 (ja) | 1985-07-27 |
Family
ID=14729950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11817480A Expired JPS6032359B2 (ja) | 1980-08-27 | 1980-08-27 | 電荷転送デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032359B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0603565B1 (en) * | 1992-11-24 | 1999-05-12 | TDK Corporation | Chip varistor and its production method |
| KR100259086B1 (ko) * | 1997-06-05 | 2000-06-15 | 김영환 | 고체촬상소자 및 이의 제조방법 |
| JP3090092B2 (ja) | 1997-07-01 | 2000-09-18 | 日本電気株式会社 | 固体撮像装置 |
-
1980
- 1980-08-27 JP JP11817480A patent/JPS6032359B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5742163A (en) | 1982-03-09 |
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