JP3128338B2 - 電荷転送素子 - Google Patents
電荷転送素子Info
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- JP3128338B2 JP3128338B2 JP04198410A JP19841092A JP3128338B2 JP 3128338 B2 JP3128338 B2 JP 3128338B2 JP 04198410 A JP04198410 A JP 04198410A JP 19841092 A JP19841092 A JP 19841092A JP 3128338 B2 JP3128338 B2 JP 3128338B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＣＤシフトレジスタ
の如き電荷転送素子に関し、特に出力部の構造に関す
る。
の如き電荷転送素子に関し、特に出力部の構造に関す
る。
【０００２】
【従来の技術】情報電荷を転送する電荷転送素子の出力
部においては、転送される情報電荷を拡散領域に一旦蓄
積し、この拡散領域の電位の変動を電圧値として取り出
すフローティングディフュージョンアンプ（ＦＤアン
プ）が設けられる。そして、このＦＤアンプの出力が、
電界効果トランジスタ（ＦＥＴ）をソースフォロワ接続
した出力アンプを通して次段の回路に出力される。
部においては、転送される情報電荷を拡散領域に一旦蓄
積し、この拡散領域の電位の変動を電圧値として取り出
すフローティングディフュージョンアンプ（ＦＤアン
プ）が設けられる。そして、このＦＤアンプの出力が、
電界効果トランジスタ（ＦＥＴ）をソースフォロワ接続
した出力アンプを通して次段の回路に出力される。
【０００３】図１は、電荷転送素子（ＣＣＤシフトレジ
スタ）の出力部の回路図である。ＣＣＤシフトレジスタ
１の出力側には、フローティングディフュージョンと称
される電気的に独立した拡散領域が設けられ、転送出力
される情報電荷を一旦蓄積するように構成される。この
拡散領域には、ＣＣＤシフトレジスタ１に与えられる転
送クロックφSと同期したリセットクロックφRを受ける
リセットトランジスタ２が接続され、転送クロックφS
の周期と同一周期で拡散領域がリセットドレインに接続
される。これにより、拡散領域に蓄積される情報電荷
が、転送クロックに従うタイミングで排出されるため、
拡散領域に１ビット単位の情報電荷が蓄積される。そし
て、この拡散領域の電位の変動が、直列接続される２つ
のＦＥＴ４及び５からなる出力アンプ３により出力電圧
ＶOUTとして取り出される。ここで出力アンプ３につい
ては、ゲート電圧を一定電圧ＶCに固定してＦＥＴ５を
抵抗素子として機能させ、ＦＥＴ４をソースフォロワに
接続することにより、インピーダンス変換回路が構成さ
れている。
スタ）の出力部の回路図である。ＣＣＤシフトレジスタ
１の出力側には、フローティングディフュージョンと称
される電気的に独立した拡散領域が設けられ、転送出力
される情報電荷を一旦蓄積するように構成される。この
拡散領域には、ＣＣＤシフトレジスタ１に与えられる転
送クロックφSと同期したリセットクロックφRを受ける
リセットトランジスタ２が接続され、転送クロックφS
の周期と同一周期で拡散領域がリセットドレインに接続
される。これにより、拡散領域に蓄積される情報電荷
が、転送クロックに従うタイミングで排出されるため、
拡散領域に１ビット単位の情報電荷が蓄積される。そし
て、この拡散領域の電位の変動が、直列接続される２つ
のＦＥＴ４及び５からなる出力アンプ３により出力電圧
ＶOUTとして取り出される。ここで出力アンプ３につい
ては、ゲート電圧を一定電圧ＶCに固定してＦＥＴ５を
抵抗素子として機能させ、ＦＥＴ４をソースフォロワに
接続することにより、インピーダンス変換回路が構成さ
れている。
【０００４】図５は、ＣＣＤシフトレジスタの出力部の
平面図である。情報電荷の転送経路を成すチャネル領域
１０は、ＬＯＣＯＳ等の分離領域１１により他の領域か
ら区画され、半導体基板上に所定の幅で形成される。こ
のチャネル領域１０上には、チャネル領域１０と交差す
るようにして複数の転送電極１２が一部を重ねて２層に
配列される。これらの転送電極１２は、上層側と下層側
とが隣り合うものどうし接続されて２相の転送クロック
φ1、φ2をそれぞれに受け、これにより、チャネル領域
１０内に出力側に向かって段階的に深くなるポテンシャ
ルが順次形成される。また、チャネル領域１０の出力側
の端部には、転送電極１２に連続する出力制御電極１３
が配置され、この出力制御電極１３に出力制御用の一定
の電圧ＶGが与えられて出力側の端部に一定のポテンシ
ャル障壁が形成される。また、チャネル領域１０の出力
側には、Ｎ型の不純物が高濃度に拡散された蓄積領域１
４が形成され、チャネル領域１０から出力される情報電
荷を一旦蓄積するように構成される。この蓄積領域１４
は、他の領域から電気的に分離されており、蓄積される
情報電荷の量に対応する電位の変動が出力アンプにより
取り出されることとなる。そして、蓄積領域１４に隣接
するようにリセット電極１５が配置されると共に、蓄積
領域１４と同様にＮ型の不純物が高濃度に拡散されて一
定の電圧ＶDが与えられる排出領域１６が、リセット電
極１５を挾んで形成され、これらリセット電極１５、排
出領域１６及び蓄積電極１５によりリセットトランジス
タ２が構成される。そこで、リセット電極１５に転送ク
ロックφ 1、φ2に同期した排出クロックφRが与えられ
ると、情報電荷の転送動作に従うタイミングで蓄積領域
１４が排出領域１５と導通状態となり、蓄積領域１４の
情報電荷が排出領域１６に排出される。
平面図である。情報電荷の転送経路を成すチャネル領域
１０は、ＬＯＣＯＳ等の分離領域１１により他の領域か
ら区画され、半導体基板上に所定の幅で形成される。こ
のチャネル領域１０上には、チャネル領域１０と交差す
るようにして複数の転送電極１２が一部を重ねて２層に
配列される。これらの転送電極１２は、上層側と下層側
とが隣り合うものどうし接続されて２相の転送クロック
φ1、φ2をそれぞれに受け、これにより、チャネル領域
１０内に出力側に向かって段階的に深くなるポテンシャ
ルが順次形成される。また、チャネル領域１０の出力側
の端部には、転送電極１２に連続する出力制御電極１３
が配置され、この出力制御電極１３に出力制御用の一定
の電圧ＶGが与えられて出力側の端部に一定のポテンシ
ャル障壁が形成される。また、チャネル領域１０の出力
側には、Ｎ型の不純物が高濃度に拡散された蓄積領域１
４が形成され、チャネル領域１０から出力される情報電
荷を一旦蓄積するように構成される。この蓄積領域１４
は、他の領域から電気的に分離されており、蓄積される
情報電荷の量に対応する電位の変動が出力アンプにより
取り出されることとなる。そして、蓄積領域１４に隣接
するようにリセット電極１５が配置されると共に、蓄積
領域１４と同様にＮ型の不純物が高濃度に拡散されて一
定の電圧ＶDが与えられる排出領域１６が、リセット電
極１５を挾んで形成され、これらリセット電極１５、排
出領域１６及び蓄積電極１５によりリセットトランジス
タ２が構成される。そこで、リセット電極１５に転送ク
ロックφ 1、φ2に同期した排出クロックφRが与えられ
ると、情報電荷の転送動作に従うタイミングで蓄積領域
１４が排出領域１５と導通状態となり、蓄積領域１４の
情報電荷が排出領域１６に排出される。
【０００５】図６は、図５のＸ−Ｙ線断面のポテンシャ
ルの状態を示す図である。まず、転送クロックφ1がハ
イレベルで転送クロックφ2がローレベルとなるタイミ
ングにおいては、図６のａに示すように、転送クロック
φ1を受ける転送電極１２の下の領域のポテンシャルが
深く形成され、逆に転送クロックφ2を受ける転送電極
１２の下の領域のポテンシャルが浅くなって障壁が形成
される。ここで、各転送電極１２が形成するポテンシャ
ルの深さについては、チャネル領域１０の不純物濃度の
差により上層側の転送電極１２に対して浅く、下層側の
転送電極１２に対して深くなるように設定され、情報電
荷の転送方向を一定方向に決定している。従って、情報
電荷は、転送クロックφ1を受ける転送電極１２の下層
側の下のチャネル領域２０に蓄積される。そして、転送
クロックφ1、φ2が反転し、転送クロックφ1がローレ
ベル、転送クロックφ2がハイレベルとなると、図６の
ｂに示すように、転送クロックφ1を受ける転送電極１
２の下の領域のポテンシャルが浅くなると共に、転送ク
ロックφ2を受ける転送電極１２の下の領域のポテンシ
ャルが深くなるため、情報電荷は、ポテンシャルの変化
に応じて転送される。この後、同様にして転送クロック
φ1、φ2の反転を繰り返すことによりチャネル領域１０
内の情報電荷が出力側に向かって順次転送される。
ルの状態を示す図である。まず、転送クロックφ1がハ
イレベルで転送クロックφ2がローレベルとなるタイミ
ングにおいては、図６のａに示すように、転送クロック
φ1を受ける転送電極１２の下の領域のポテンシャルが
深く形成され、逆に転送クロックφ2を受ける転送電極
１２の下の領域のポテンシャルが浅くなって障壁が形成
される。ここで、各転送電極１２が形成するポテンシャ
ルの深さについては、チャネル領域１０の不純物濃度の
差により上層側の転送電極１２に対して浅く、下層側の
転送電極１２に対して深くなるように設定され、情報電
荷の転送方向を一定方向に決定している。従って、情報
電荷は、転送クロックφ1を受ける転送電極１２の下層
側の下のチャネル領域２０に蓄積される。そして、転送
クロックφ1、φ2が反転し、転送クロックφ1がローレ
ベル、転送クロックφ2がハイレベルとなると、図６の
ｂに示すように、転送クロックφ1を受ける転送電極１
２の下の領域のポテンシャルが浅くなると共に、転送ク
ロックφ2を受ける転送電極１２の下の領域のポテンシ
ャルが深くなるため、情報電荷は、ポテンシャルの変化
に応じて転送される。この後、同様にして転送クロック
φ1、φ2の反転を繰り返すことによりチャネル領域１０
内の情報電荷が出力側に向かって順次転送される。
【０００６】このとき、出力制御電極１３が形成するポ
テンシャルについては、転送クロックφ2がハイレベル
のときに転送電極１２の形成するポテンシャルより浅
く、且つ、ローレベルのときに形成するポテンシャルよ
り深くなるように設定され、これに対応するようにして
電圧ＶGが設定される。そして、リセット電極１５に与
えられるリセットクロックφRは、出力制御電極１３が
形成するポテンシャルの障壁を越えてチャネル領域１０
から情報電荷が出力されるときにリセット電極１５をオ
フして蓄積領域１４を電気的に独立させ、１ビット分の
情報電荷の出力が完了した段階でリセット電極１５をオ
ンして蓄積領域１４を排出領域１６と導通させる。これ
により、一旦蓄積領域１４が情報電荷量に従う電位を示
した後、蓄積領域１４の情報電荷が排出領域１６に吸収
されて蓄積領域１４の電位が初期設定される。
テンシャルについては、転送クロックφ2がハイレベル
のときに転送電極１２の形成するポテンシャルより浅
く、且つ、ローレベルのときに形成するポテンシャルよ
り深くなるように設定され、これに対応するようにして
電圧ＶGが設定される。そして、リセット電極１５に与
えられるリセットクロックφRは、出力制御電極１３が
形成するポテンシャルの障壁を越えてチャネル領域１０
から情報電荷が出力されるときにリセット電極１５をオ
フして蓄積領域１４を電気的に独立させ、１ビット分の
情報電荷の出力が完了した段階でリセット電極１５をオ
ンして蓄積領域１４を排出領域１６と導通させる。これ
により、一旦蓄積領域１４が情報電荷量に従う電位を示
した後、蓄積領域１４の情報電荷が排出領域１６に吸収
されて蓄積領域１４の電位が初期設定される。
【０００７】
【発明が解決しようとする課題】以上の出力部において
は、排出領域１６に与えられる電圧ＶDが不十分である
と、蓄積領域１４から排出領域１６へ情報電荷が完全に
排出されないため、各転送電極１２の形成するポテンシ
ャルを考慮し、蓄積領域１４に蓄積される情報電荷を確
実に排出できるように電圧ＶDが設定される。一般に、
この電圧ＶDは、転送クロックφ1、φ2に比して高い電
圧となり、低電圧化が困難であり、従って、高い駆動電
圧が必要となって素子の消費電力が大きくなると共に、
素子の内部回路の耐圧を高くする必要が生じる。また、
素子の駆動回路自体についても、出力が高電圧となり、
電源回路部分のコストの増大が予想される。
は、排出領域１６に与えられる電圧ＶDが不十分である
と、蓄積領域１４から排出領域１６へ情報電荷が完全に
排出されないため、各転送電極１２の形成するポテンシ
ャルを考慮し、蓄積領域１４に蓄積される情報電荷を確
実に排出できるように電圧ＶDが設定される。一般に、
この電圧ＶDは、転送クロックφ1、φ2に比して高い電
圧となり、低電圧化が困難であり、従って、高い駆動電
圧が必要となって素子の消費電力が大きくなると共に、
素子の内部回路の耐圧を高くする必要が生じる。また、
素子の駆動回路自体についても、出力が高電圧となり、
電源回路部分のコストの増大が予想される。
【０００８】そこで本発明は、出力部に与えられる電圧
が低い場合でも、出力される電荷の検出及び排出を確実
に実行できるようにすることを目的とする。
が低い場合でも、出力される電荷の検出及び排出を確実
に実行できるようにすることを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、一導電型の半導体基板と、この半導体基板の一主面
に一方向に延在して設けられ、情報電荷の転送経路を成
す逆導電型のチャネル領域と、このチャネル領域と交差
し、上記半導体基板上に互いに平行に配列される複数の
転送電極と、上記チャネル領域の出力側端部に隣接し、
上記情報電荷を１ビット単位で受ける逆導電型の蓄積領
域と、この蓄積領域に蓄積される電荷の量を電圧値とし
て取り出す出力手段と、上記蓄積領域の電荷を一定の周
期で排出するリセット手段と、を備えた電荷転送素子に
おいて、上記チャネル領域が、出力側端部近傍で段階的
に幅を狭くすることにある。
解決するために成されたもので、その特徴とするところ
は、一導電型の半導体基板と、この半導体基板の一主面
に一方向に延在して設けられ、情報電荷の転送経路を成
す逆導電型のチャネル領域と、このチャネル領域と交差
し、上記半導体基板上に互いに平行に配列される複数の
転送電極と、上記チャネル領域の出力側端部に隣接し、
上記情報電荷を１ビット単位で受ける逆導電型の蓄積領
域と、この蓄積領域に蓄積される電荷の量を電圧値とし
て取り出す出力手段と、上記蓄積領域の電荷を一定の周
期で排出するリセット手段と、を備えた電荷転送素子に
おいて、上記チャネル領域が、出力側端部近傍で段階的
に幅を狭くすることにある。
【００１０】
【作用】本発明によれば、チャネル領域の幅を出力側で
段階的に狭くすることで、この出力側に形成されるポテ
ンシャルの深さが、狭チャネル効果によりチャネル領域
の幅に比例して浅くなるため、チャネル領域から出力さ
れる情報電荷を受ける蓄積領域のポテンシャルを相対的
に浅くすることが可能となる。従って、蓄積領域から排
出される情報電荷を吸収する領域のポテンシャルも浅く
設定することができ、出力部に与える電圧を低くするこ
とができる。
段階的に狭くすることで、この出力側に形成されるポテ
ンシャルの深さが、狭チャネル効果によりチャネル領域
の幅に比例して浅くなるため、チャネル領域から出力さ
れる情報電荷を受ける蓄積領域のポテンシャルを相対的
に浅くすることが可能となる。従って、蓄積領域から排
出される情報電荷を吸収する領域のポテンシャルも浅く
設定することができ、出力部に与える電圧を低くするこ
とができる。
【００１１】
【実施例】図１は、本発明の電荷転送素子の出力部を示
す平面図である。チャネル領域２０は、分離領域２１に
より区画されて所定の形状に形成され、情報電荷の転送
経路を構成する。このチャネル領域２０上には、２層構
造を成す複数の転送電極２２がチャネル領域２０と交差
するように配列され、この転送電極２２に２相の転送ク
ロックφ1、φ2が印加される。ここで、チャネル領域２
０については、図２に示すように、その幅がＷ１で一定
の領域２０ａと、幅がＷ２（Ｗ２＜Ｗ１）からＷ３まで
段階的に狭くなる領域２０ｂからなり、幅が狭くなる領
域２０ｂの部分がチャネル領域２０の出力端となる。ま
た、この出力端においては、チャネル領域２０の幅が段
階的に狭くなる境界部分を転送電極２２の端部に一致さ
せるように、チャネル領域２０と転送電極２２との位置
合わせが成されている。即ち、チャネル領域２０の幅
が、１本の転送電極２２下の領域の途中で変化すると、
その転送電極２２が形成するポテンシャルに段差が生じ
て転送効率が低下するため、チャネル領域２０の幅を転
送電極２２の端部を堺にして狭くなるようにすること
で、１本の転送電極２２下の領域ではポテンシャルの深
さが均一になるようにしている。
す平面図である。チャネル領域２０は、分離領域２１に
より区画されて所定の形状に形成され、情報電荷の転送
経路を構成する。このチャネル領域２０上には、２層構
造を成す複数の転送電極２２がチャネル領域２０と交差
するように配列され、この転送電極２２に２相の転送ク
ロックφ1、φ2が印加される。ここで、チャネル領域２
０については、図２に示すように、その幅がＷ１で一定
の領域２０ａと、幅がＷ２（Ｗ２＜Ｗ１）からＷ３まで
段階的に狭くなる領域２０ｂからなり、幅が狭くなる領
域２０ｂの部分がチャネル領域２０の出力端となる。ま
た、この出力端においては、チャネル領域２０の幅が段
階的に狭くなる境界部分を転送電極２２の端部に一致さ
せるように、チャネル領域２０と転送電極２２との位置
合わせが成されている。即ち、チャネル領域２０の幅
が、１本の転送電極２２下の領域の途中で変化すると、
その転送電極２２が形成するポテンシャルに段差が生じ
て転送効率が低下するため、チャネル領域２０の幅を転
送電極２２の端部を堺にして狭くなるようにすること
で、１本の転送電極２２下の領域ではポテンシャルの深
さが均一になるようにしている。
【００１２】そして、チャネル領域２０の出力側に所定
のポテンシャル障壁を形成する出力制御電極２３が、転
送電極２２と並列して配置されると共に、この出力制御
電極２３を挾んで蓄積領域２４が形成され、さらにリセ
ット電極２５及び排出領域２６が形成される。これら蓄
積領域２４、リセット電極２５及び排出領域２６につい
ては、図５と同一であり、チャネル領域２０から出力さ
れる情報電荷を蓄積領域２４に受け、この蓄積領域２４
からリセット電極２５の作用により情報電荷を排出領域
２６に排出するように構成され、蓄積領域２４の電位の
変動が出力アンプにより取り出されることになる。この
とき、リセット電極２５には、リセットクロックφRが
与えられると共に、出力制御電極２３及び排出領域２６
には、所定の電圧ＶG及びＶDがそれぞれ与えられる。
のポテンシャル障壁を形成する出力制御電極２３が、転
送電極２２と並列して配置されると共に、この出力制御
電極２３を挾んで蓄積領域２４が形成され、さらにリセ
ット電極２５及び排出領域２６が形成される。これら蓄
積領域２４、リセット電極２５及び排出領域２６につい
ては、図５と同一であり、チャネル領域２０から出力さ
れる情報電荷を蓄積領域２４に受け、この蓄積領域２４
からリセット電極２５の作用により情報電荷を排出領域
２６に排出するように構成され、蓄積領域２４の電位の
変動が出力アンプにより取り出されることになる。この
とき、リセット電極２５には、リセットクロックφRが
与えられると共に、出力制御電極２３及び排出領域２６
には、所定の電圧ＶG及びＶDがそれぞれ与えられる。
【００１３】図３は、図１のＸ−Ｙ線断面のポテンシャ
ルの状態を示す図である。転送クロックφ1がハイレベ
ルで転送クロックφ2がローレベルとなるタイミングで
は、図３のａに示すように、転送クロックφ1を受ける
転送電極１２の下の領域のポテンシャルが深なると共
に、転送クロックφ2を受ける転送電極１２の下の領域
のポテンシャルが浅くなって障壁を形成し、転送クロッ
クφ1を受ける転送電極２２の下の領域に１ビット毎の
情報電荷が蓄積される。また、転送クロックφ1、φ2が
反転し、転送クロックφ1がローレベル、転送クロック
φ2がハイレベルとなるタイミングでは、図６のｂに示
すように、転送クロックφ1を受ける転送電極１２の下
の領域のポテンシャルが浅くなって障壁を形成し、転送
クロックφ2を受ける転送電極１２の下の領域のポテン
シャルが深くなり、この領域に１ビット毎の情報電荷が
蓄積される。ここで、各転送電極１２が形成するポテン
シャルの深さについては、図６と同様にして、チャネル
領域１０の不純物濃度の差により上層側の転送電極１２
に対して浅く、下層側の転送電極１２に対して深くなる
ように設定されており、転送クロックφ1、φ2のクロッ
ク動作により情報電荷が一定方向に転送される。このと
き、出力端のチャネル領域２０ｂに形成されるポテンシ
ャルについては、チャネル幅が狭くなるほどポテンシャ
ルが深く形成されにくくなる狭チャネル効果により、チ
ャネル領域２０ｂの幅に比例して出力端に近付くに従っ
て浅く形成される。このチャネル領域２０ｂの幅は、各
転送電極２２の形成するポテンシャルが、その出力側に
隣接する転送電極２２の形成するポテンシャルより浅く
なるように、段階的に狭くして設定される。即ち、チャ
ネル領域２０ｂの幅を急激に狭くすると、その領域に形
成されるポテンシャルが狭チャネル効果によって大幅に
浅くなり、このポテンシャルを越えて情報電荷が転送さ
れにくくなるため、上層側の転送電極２２の形成するポ
テンシャルがその出力側に隣接する下層側の転送電極２
２の形成するポテンシャルより深くなることのない範囲
で少しずつ幅を狭くし、情報電荷の転送効率の低下を防
止するように構成される。
ルの状態を示す図である。転送クロックφ1がハイレベ
ルで転送クロックφ2がローレベルとなるタイミングで
は、図３のａに示すように、転送クロックφ1を受ける
転送電極１２の下の領域のポテンシャルが深なると共
に、転送クロックφ2を受ける転送電極１２の下の領域
のポテンシャルが浅くなって障壁を形成し、転送クロッ
クφ1を受ける転送電極２２の下の領域に１ビット毎の
情報電荷が蓄積される。また、転送クロックφ1、φ2が
反転し、転送クロックφ1がローレベル、転送クロック
φ2がハイレベルとなるタイミングでは、図６のｂに示
すように、転送クロックφ1を受ける転送電極１２の下
の領域のポテンシャルが浅くなって障壁を形成し、転送
クロックφ2を受ける転送電極１２の下の領域のポテン
シャルが深くなり、この領域に１ビット毎の情報電荷が
蓄積される。ここで、各転送電極１２が形成するポテン
シャルの深さについては、図６と同様にして、チャネル
領域１０の不純物濃度の差により上層側の転送電極１２
に対して浅く、下層側の転送電極１２に対して深くなる
ように設定されており、転送クロックφ1、φ2のクロッ
ク動作により情報電荷が一定方向に転送される。このと
き、出力端のチャネル領域２０ｂに形成されるポテンシ
ャルについては、チャネル幅が狭くなるほどポテンシャ
ルが深く形成されにくくなる狭チャネル効果により、チ
ャネル領域２０ｂの幅に比例して出力端に近付くに従っ
て浅く形成される。このチャネル領域２０ｂの幅は、各
転送電極２２の形成するポテンシャルが、その出力側に
隣接する転送電極２２の形成するポテンシャルより浅く
なるように、段階的に狭くして設定される。即ち、チャ
ネル領域２０ｂの幅を急激に狭くすると、その領域に形
成されるポテンシャルが狭チャネル効果によって大幅に
浅くなり、このポテンシャルを越えて情報電荷が転送さ
れにくくなるため、上層側の転送電極２２の形成するポ
テンシャルがその出力側に隣接する下層側の転送電極２
２の形成するポテンシャルより深くなることのない範囲
で少しずつ幅を狭くし、情報電荷の転送効率の低下を防
止するように構成される。
【００１４】このように、転送電極２２の形成するポテ
ンシャルが出力側で浅くなると、出力制御電極２３の形
成するポテンシャルを浅くすることで、情報電荷が蓄積
される蓄積領域２４のポテンシャルを浅くできるため、
蓄積領域２４から情報電荷を排出する際の排出領域２６
のポテンシャルも併せて浅くすることができる。従っ
て、出力制御電極２３に印加する電圧ＶG及び排出領域
２６に印加する電圧ＶDが低い場合でも、蓄積領域２４
の情報電荷を効率良く排出領域２６側に排出させること
ができ、低電圧化が可能になる。
ンシャルが出力側で浅くなると、出力制御電極２３の形
成するポテンシャルを浅くすることで、情報電荷が蓄積
される蓄積領域２４のポテンシャルを浅くできるため、
蓄積領域２４から情報電荷を排出する際の排出領域２６
のポテンシャルも併せて浅くすることができる。従っ
て、出力制御電極２３に印加する電圧ＶG及び排出領域
２６に印加する電圧ＶDが低い場合でも、蓄積領域２４
の情報電荷を効率良く排出領域２６側に排出させること
ができ、低電圧化が可能になる。
【００１５】
【発明の効果】本発明によれば、情報電荷を電圧値に変
換して取り出す出力部の低電圧駆動が可能となり、素子
の消費電力を低減できると共に、素子を駆動する駆動回
路の簡略化により回路部分のコストの削減が図れる。ま
た、素子自体についても耐圧の保証が緩和されるため、
製造歩留まりの向上が望める。
換して取り出す出力部の低電圧駆動が可能となり、素子
の消費電力を低減できると共に、素子を駆動する駆動回
路の簡略化により回路部分のコストの削減が図れる。ま
た、素子自体についても耐圧の保証が緩和されるため、
製造歩留まりの向上が望める。
【図面の簡単な説明】
【図１】本発明の電荷転送素子の出力部の構造を示す平
面図である。
面図である。
【図２】本発明の電荷転送素子のチャネル領域を示す平
面図である。
面図である。
【図３】本発明の電荷転送素子のポテンシャル図であ
る。
る。
【図４】電荷転送素子の出力部の回路図である。
【図５】従来の電荷転送素子の出力部の構造を示す平面
図である。
図である。
【図６】従来の電荷転送素子のポテンシャル図である。
１ ＣＣＤシフトレジスタ ２ リセットトランジスタ ３ 出力アンプ １０、２０ チャネル領域 １１、２１ 分離領域 １２、２２ 転送電極 １３、２３ 出力制御電極 １４、２４ 蓄積領域 １５、２５ リセット電極 １６、２６ 排出領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/339 H01L 27/14 146 H01L 27/14 148 H01L 29/762
Claims (2)
- 【請求項１】 一導電型の半導体基板と、この半導体基
板の一主面に一方向に延在して設けられ、情報電荷の転
送経路を成す逆導電型のチャネル領域と、このチャネル
領域と交差し、上記半導体基板上に互いに平行に配列さ
れる複数の転送電極と、上記チャネル領域の出力側端部
に隣接し、上記情報電荷を１ビット単位で受ける逆導電
型の蓄積領域と、この蓄積領域に蓄積される電荷の量を
電圧値として取り出す出力手段と、上記蓄積領域の電荷
を一定の周期で排出するリセット手段と、を備え、上記
チャネル領域は、出力側端部近傍で段差部が上記複数の
転送電極の端部に一致するように段階的に幅を狭くする
ことを特徴とする電荷転送素子。 - 【請求項２】 上記リセット手段は、上記蓄積領域に隣
接し、蓄積領域からの情報電荷を吸収し得る電位が与え
られる逆導電型の排出領域及び、この排出領域と上記蓄
積領域との間の電荷の導通を上記転送電極の転送動作に
同期して制御する排出制御電極を含むことを特徴とする
請求項１記載の電荷転送素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04198410A JP3128338B2 (ja) | 1992-07-24 | 1992-07-24 | 電荷転送素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04198410A JP3128338B2 (ja) | 1992-07-24 | 1992-07-24 | 電荷転送素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645371A JPH0645371A (ja) | 1994-02-18 |
| JP3128338B2 true JP3128338B2 (ja) | 2001-01-29 |
Family
ID=16390664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04198410A Expired - Lifetime JP3128338B2 (ja) | 1992-07-24 | 1992-07-24 | 電荷転送素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128338B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3488038B2 (ja) | 1996-10-17 | 2004-01-19 | 矢崎総業株式会社 | リレーの実装構造 |
| JP2002270982A (ja) | 2001-03-12 | 2002-09-20 | Yazaki Corp | 基板の積層構造 |
-
1992
- 1992-07-24 JP JP04198410A patent/JP3128338B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0645371A (ja) | 1994-02-18 |
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Legal Events
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