JPH0231858B2 - Denkatensosochi - Google Patents
DenkatensosochiInfo
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- JPH0231858B2 JPH0231858B2 JP12419982A JP12419982A JPH0231858B2 JP H0231858 B2 JPH0231858 B2 JP H0231858B2 JP 12419982 A JP12419982 A JP 12419982A JP 12419982 A JP12419982 A JP 12419982A JP H0231858 B2 JPH0231858 B2 JP H0231858B2
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- Japan
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- polysilicon
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- electrode
- electrodes
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Links
- 239000012535 impurity Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 229920005591 polysilicon Polymers 0.000 description 19
- 238000001444 catalytic combustion detection Methods 0.000 description 11
- 239000000758 substrate Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76833—Buried channel CCD
- H01L29/76841—Two-Phase CCD
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- Engineering & Computer Science (AREA)
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- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
本発明は電荷結合装置（Charge Coupled
Device以下CCDと呼ぶ。）に関し、特に信号電荷
の読出し出力部に関するものである。
Device以下CCDと呼ぶ。）に関し、特に信号電荷
の読出し出力部に関するものである。
CCDはアナログ遅延線や固体撮像装置に広く
用いられつつあるが、機器の小型・軽量化、消費
電力の低減のためにはその動作電圧が小さいこと
が望ましい。本発明はこの点に鑑みなされたもの
であり、出力部付近の動作電圧を低減する技術を
提供するものである。
用いられつつあるが、機器の小型・軽量化、消費
電力の低減のためにはその動作電圧が小さいこと
が望ましい。本発明はこの点に鑑みなされたもの
であり、出力部付近の動作電圧を低減する技術を
提供するものである。
先ず従来のCCDの出力部の動作原理を以下に
説明する。
説明する。
第１図は２相駆動式CCDの信号転送方向の断
面図である。すなわちｐ基板１面に埋め込みチヤ
ネルとしてｎ型層２が形成され、出力ダイオード
としてｎ型層３、リセツトドレインとしてｎ型層
４が形成されている。ｎ型層２の上部にはゲート
絶縁膜５を介して、ポリシリコン電極７，８，
９，１０，１１，１２が形成されている。７，
８，１２は第一層ポリシリコンで形成され、９，
１０，１１は第２層ポリシリコンで形成されてお
り、この間は絶縁層６で分離されている。電極
９，１０の下のゲート絶縁膜５の直下には転送の
方向づけのためにイオン注入などによりｐ型層１
３が形成されている。電極７，１０には転送パル
スφ1が、電極８，９には転送パルスφ2が印加さ
れ、又電極１２にはリセツトパルスφRが印加さ
れる。φ1，φ2，φRのタイミング図を第２図に示
す。電極１１は出力ゲート（以下OG）であり、
DC電圧が印加される。またリセツトドレイン４
にもDC電圧が印加される。出力信号は信号電荷
の量に対応して出力ダイオード３の電位が変動す
ることにより得られる。
面図である。すなわちｐ基板１面に埋め込みチヤ
ネルとしてｎ型層２が形成され、出力ダイオード
としてｎ型層３、リセツトドレインとしてｎ型層
４が形成されている。ｎ型層２の上部にはゲート
絶縁膜５を介して、ポリシリコン電極７，８，
９，１０，１１，１２が形成されている。７，
８，１２は第一層ポリシリコンで形成され、９，
１０，１１は第２層ポリシリコンで形成されてお
り、この間は絶縁層６で分離されている。電極
９，１０の下のゲート絶縁膜５の直下には転送の
方向づけのためにイオン注入などによりｐ型層１
３が形成されている。電極７，１０には転送パル
スφ1が、電極８，９には転送パルスφ2が印加さ
れ、又電極１２にはリセツトパルスφRが印加さ
れる。φ1，φ2，φRのタイミング図を第２図に示
す。電極１１は出力ゲート（以下OG）であり、
DC電圧が印加される。またリセツトドレイン４
にもDC電圧が印加される。出力信号は信号電荷
の量に対応して出力ダイオード３の電位が変動す
ることにより得られる。
第３図にチヤネルポテンシヤル図を示す。ここ
でａは第１図に対応する概念図であり、ｂ，ｃは
第２図のｔ＝tb，tcにおけるチヤネルポテンシヤ
ル図である。ｔ＝tbのときφRが高レベルである
ため出力ダイオードの電位はリセツトドレイン４
の電位VRDに設定される。一方信号電荷はφ1が高
レベルであるのでφ1ゲート下に蓄積されている。
でａは第１図に対応する概念図であり、ｂ，ｃは
第２図のｔ＝tb，tcにおけるチヤネルポテンシヤ
ル図である。ｔ＝tbのときφRが高レベルである
ため出力ダイオードの電位はリセツトドレイン４
の電位VRDに設定される。一方信号電荷はφ1が高
レベルであるのでφ1ゲート下に蓄積されている。
一方ｔ＝tcのときにはφRは低レベルとなつて
いるので、出力ダイオードは浮遊状態となつてお
り、このときφ1が低レベルとなり信号電荷がOG
１１を通つて出力ダイオード３へ転送される。こ
れにより出力ダイオードの電位が変わりこれが出
力信号となる。
いるので、出力ダイオードは浮遊状態となつてお
り、このときφ1が低レベルとなり信号電荷がOG
１１を通つて出力ダイオード３へ転送される。こ
れにより出力ダイオードの電位が変わりこれが出
力信号となる。
処で第３図ｃより明らかなように信号電荷の転
送のためには、φ1が低レベルのとき電極７の下
のチヤネルポテンシヤルVLよりVRDが大きいこと
が必要である。それ故リセツトドレイン電圧を下
げて低電圧化を図るためには、VLを小さくする
必要がある。このためには埋込みチヤネルを形成
するｎ型層２の濃度を下げるか、深さを小さくす
ればよいのであるが、しかしながらこのような方
法を用いれば信号電荷が表面近くに拡がつてしま
うことになる。シリコンとゲート絶縁膜の界面付
近には表面準位が存在し、この表面準位に信号電
荷が捕獲されるため表面チヤネルCCDでは転送
効率が悪いという問題があり、埋込みチヤネル
CCDはこの表面準位の影響を避け信号電荷の転
送を基板内部で行うために用いられいる方式であ
る。しかるにVLを小さくすると前述のように信
号電荷が表面近くにまで拡がつてしまい転送効率
が低下してしまうことになる。
送のためには、φ1が低レベルのとき電極７の下
のチヤネルポテンシヤルVLよりVRDが大きいこと
が必要である。それ故リセツトドレイン電圧を下
げて低電圧化を図るためには、VLを小さくする
必要がある。このためには埋込みチヤネルを形成
するｎ型層２の濃度を下げるか、深さを小さくす
ればよいのであるが、しかしながらこのような方
法を用いれば信号電荷が表面近くに拡がつてしま
うことになる。シリコンとゲート絶縁膜の界面付
近には表面準位が存在し、この表面準位に信号電
荷が捕獲されるため表面チヤネルCCDでは転送
効率が悪いという問題があり、埋込みチヤネル
CCDはこの表面準位の影響を避け信号電荷の転
送を基板内部で行うために用いられいる方式であ
る。しかるにVLを小さくすると前述のように信
号電荷が表面近くにまで拡がつてしまい転送効率
が低下してしまうことになる。
本発明は上記に鑑みなされたもので、本発明を
適用することにより、転送効率を高く保つたまま
リセツトドレイン電圧を小さくすることが可能と
なる。
適用することにより、転送効率を高く保つたまま
リセツトドレイン電圧を小さくすることが可能と
なる。
第４図に本発明を適用した一実施例の出力部付
近の断面構造を示す。
近の断面構造を示す。
ｐ基板１面に埋め込みチヤネルとしてｎ型層２
が形成され、出力ダイオードとしてｎ型層３、リ
セツトドレインとしてｎ型層４が形成されてい
る。ｎ型層２の上部にはゲート絶縁膜５を介して
ポリシリコン電極７，８，１４，１５，１６，１
７が形成されており、これらは絶縁膜６で分離さ
れている。電極７，８は第１層ポリシリコンで形
成され、電極１６は第２層ポリシリコンで形成さ
れ、また電極１４，１５，１７は第３層ポリシリ
コンで形成されている。印加される転送パルスの
種類としては従来と同じで良く、例えば第２図に
示すものが用いられる。
が形成され、出力ダイオードとしてｎ型層３、リ
セツトドレインとしてｎ型層４が形成されてい
る。ｎ型層２の上部にはゲート絶縁膜５を介して
ポリシリコン電極７，８，１４，１５，１６，１
７が形成されており、これらは絶縁膜６で分離さ
れている。電極７，８は第１層ポリシリコンで形
成され、電極１６は第２層ポリシリコンで形成さ
れ、また電極１４，１５，１７は第３層ポリシリ
コンで形成されている。印加される転送パルスの
種類としては従来と同じで良く、例えば第２図に
示すものが用いられる。
φ1パルスは電極７，１５，１６に、φ2パルス
は１４，８に、φRパルスは１２にそれぞれ印加
される。また電極１７は出力ゲートであり、DC
電圧が印加される。基板１の表面近くにはｐ型層
１８，１９，２０が形成されている。ｐ型層１
８，１９は転送の方向付けのためであり、出力部
の電極１６及びOG１７下の基板表面に形成され
たｐ型層２０が本発明によるｐ型層である。該ｐ
型層２０が設けられることにより、出力ダイオー
ド３に接近したｎ型層基板でのｎ型濃度が低下
し、φ1が低レベル時の電極１６直下のチヤネル
ポテンシヤルが小さくなる。このためリセツトド
レイン電圧を下げることが可能となる。
は１４，８に、φRパルスは１２にそれぞれ印加
される。また電極１７は出力ゲートであり、DC
電圧が印加される。基板１の表面近くにはｐ型層
１８，１９，２０が形成されている。ｐ型層１
８，１９は転送の方向付けのためであり、出力部
の電極１６及びOG１７下の基板表面に形成され
たｐ型層２０が本発明によるｐ型層である。該ｐ
型層２０が設けられることにより、出力ダイオー
ド３に接近したｎ型層基板でのｎ型濃度が低下
し、φ1が低レベル時の電極１６直下のチヤネル
ポテンシヤルが小さくなる。このためリセツトド
レイン電圧を下げることが可能となる。
上記ｐ型層２０の形成に際しては、既にｐ型層
１９がイオン注入された領域が一部分重なる状態
にイオン注入され、従つてポテンシヤルの面では
領域１９が最も低くなる。
１９がイオン注入された領域が一部分重なる状態
にイオン注入され、従つてポテンシヤルの面では
領域１９が最も低くなる。
上記構造の電荷転送装置では、出力付近を除く
と埋め込みチヤネルCCDの濃度、深さを従来通
りとすることができ、転送効率の劣化も生じな
い。又ｐ型層２０はポリシリコン電極８をマスク
としてイオン注入により形成することができ、電
極８とｐ型層２０の端部を一致させることがで
き、この部分の重なりや分離によるポテンシヤル
のうねりを生じる問題もない。なおｐ型層１８と
１９は同時に形成しても良く、あるいはｐ型層１
８と２０を同時に形成しても良い。またポリシリ
コン電極１７を第１層ポリシリコンで形成した
り、ポリシリコン電極１４を第２層ポリシリコン
で形成しても同様の効果が得られることは明らか
である。
と埋め込みチヤネルCCDの濃度、深さを従来通
りとすることができ、転送効率の劣化も生じな
い。又ｐ型層２０はポリシリコン電極８をマスク
としてイオン注入により形成することができ、電
極８とｐ型層２０の端部を一致させることがで
き、この部分の重なりや分離によるポテンシヤル
のうねりを生じる問題もない。なおｐ型層１８と
１９は同時に形成しても良く、あるいはｐ型層１
８と２０を同時に形成しても良い。またポリシリ
コン電極１７を第１層ポリシリコンで形成した
り、ポリシリコン電極１４を第２層ポリシリコン
で形成しても同様の効果が得られることは明らか
である。
第５図は本発明を適用した別の実施例を示す断
面図である。ここではｎ型層２の上に絶縁膜５を
介してポリシリコン電極７，８，２１，２２，２
３が形成されており、これらの電極は絶縁膜６で
分離されている。電極７，８，２３は第１層ポリ
シリコンで形成され、電極２１，２２は第２層ポ
リシリコンで形成される。電極７，２２にはφ1
パルスが、電極２１，８にはφ2パルスが、電極
１２にはφRパルスが印加される。これらのパル
スは例えば第２図に示すものが用いられる。また
電極２３は出力ゲートであり、DC電圧が印加さ
れる。表面近くのｐ型層１８，１９は転送の方向
付のためのものであり、ｐ型層２０は電極２２直
下のチヤネルポテンシヤルを小さくする働きをす
る。前記実施例と同様ｐ型層２０のために転送効
率の劣化なく、リセツトドレイン電圧の低減が可
能となる。ｐ型層２０はポリシリコン層８と２３
をマスクとしてイオン注入で形成することが可能
であり、またｐ型層１９はポリシリコン層８とレ
ジストをマスクとして形成することが可能であ
る。このためポリシリコン電極８とｐ型層１９，
２０の端部は一致し、ポテンシヤルのうねりが生
じることもない。ｐ型層は１８と１９あるいは１
８と２０を同時に形成することが可能である。
面図である。ここではｎ型層２の上に絶縁膜５を
介してポリシリコン電極７，８，２１，２２，２
３が形成されており、これらの電極は絶縁膜６で
分離されている。電極７，８，２３は第１層ポリ
シリコンで形成され、電極２１，２２は第２層ポ
リシリコンで形成される。電極７，２２にはφ1
パルスが、電極２１，８にはφ2パルスが、電極
１２にはφRパルスが印加される。これらのパル
スは例えば第２図に示すものが用いられる。また
電極２３は出力ゲートであり、DC電圧が印加さ
れる。表面近くのｐ型層１８，１９は転送の方向
付のためのものであり、ｐ型層２０は電極２２直
下のチヤネルポテンシヤルを小さくする働きをす
る。前記実施例と同様ｐ型層２０のために転送効
率の劣化なく、リセツトドレイン電圧の低減が可
能となる。ｐ型層２０はポリシリコン層８と２３
をマスクとしてイオン注入で形成することが可能
であり、またｐ型層１９はポリシリコン層８とレ
ジストをマスクとして形成することが可能であ
る。このためポリシリコン電極８とｐ型層１９，
２０の端部は一致し、ポテンシヤルのうねりが生
じることもない。ｐ型層は１８と１９あるいは１
８と２０を同時に形成することが可能である。
以上のように本発明を適用することにより、信
号電荷の読み出しに際して転送効率の劣化なく低
電圧動作が可能となる。
号電荷の読み出しに際して転送効率の劣化なく低
電圧動作が可能となる。
第１図は従来のCCDの出力部を示す断面図で
あり、第２図はクロツクパルスのタイミング図で
あり、第３図は従来のCCDの出力部付近のポテ
ンシヤル図であり、第４図、第５図は本発明を適
用したCCDの断面図である。 １…ｐ基放、２…ｎ型層（埋込みチヤネル
CCD用）、３…ｎ型層（出力ダイオード）、４…
ｎ型層（リセツトドレイン）、５…ゲート絶縁脂、
６…絶縁膜、７，８，９，１０，１１，１２，１
４，１５，１６，１７，２１，２２，２３…ポリ
シリコン電極、１３，１８，１９，２０…ｐ型
層。
あり、第２図はクロツクパルスのタイミング図で
あり、第３図は従来のCCDの出力部付近のポテ
ンシヤル図であり、第４図、第５図は本発明を適
用したCCDの断面図である。 １…ｐ基放、２…ｎ型層（埋込みチヤネル
CCD用）、３…ｎ型層（出力ダイオード）、４…
ｎ型層（リセツトドレイン）、５…ゲート絶縁脂、
６…絶縁膜、７，８，９，１０，１１，１２，１
４，１５，１６，１７，２１，２２，２３…ポリ
シリコン電極、１３，１８，１９，２０…ｐ型
層。
Claims (1)
- １ 埋め込みチヤネル電荷転送装置において、出
力部付近の転送チヤネルのポテンシヤルを、埋め
込みチヤネルを形成する導電層と逆の導電型の不
純物を付加することにより小さくしたことを特徴
とする電荷転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12419982A JPH0231858B2 (ja) | 1982-07-14 | 1982-07-14 | Denkatensosochi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12419982A JPH0231858B2 (ja) | 1982-07-14 | 1982-07-14 | Denkatensosochi |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5913373A JPS5913373A (ja) | 1984-01-24 |
| JPH0231858B2 true JPH0231858B2 (ja) | 1990-07-17 |
Family
ID=14879434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12419982A Expired - Lifetime JPH0231858B2 (ja) | 1982-07-14 | 1982-07-14 | Denkatensosochi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0231858B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187368A (ja) * | 1985-02-15 | 1986-08-21 | Toshiba Corp | 電荷転送装置 |
| JPH0327539A (ja) * | 1989-06-25 | 1991-02-05 | Sony Corp | 電荷転送装置 |
-
1982
- 1982-07-14 JP JP12419982A patent/JPH0231858B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5913373A (ja) | 1984-01-24 |
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