JPS608634B2 - 単相電荷転送装置 - Google Patents
単相電荷転送装置Info
- Publication number
- JPS608634B2 JPS608634B2 JP57025826A JP2582682A JPS608634B2 JP S608634 B2 JPS608634 B2 JP S608634B2 JP 57025826 A JP57025826 A JP 57025826A JP 2582682 A JP2582682 A JP 2582682A JP S608634 B2 JPS608634 B2 JP S608634B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- regions
- potential energy
- potential
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 17
- 238000005381 potential energy Methods 0.000 claims 11
- 239000010410 layer Substances 0.000 claims 5
- 239000002344 surface layer Substances 0.000 claims 2
- 230000005684 electric field Effects 0.000 claims 1
- 108091006146 Channels Proteins 0.000 description 46
- 239000012535 impurity Substances 0.000 description 38
- 238000009826 distribution Methods 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 238000000034 method Methods 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- 239000007943 implant Substances 0.000 description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 238000001444 catalytic combustion detection Methods 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 241000218645 Cedrus Species 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 206010011224 Cough Diseases 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910000661 Mercury cadmium telluride Inorganic materials 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- MCMSPRNYOJJPIZ-UHFFFAOYSA-N cadmium;mercury;tellurium Chemical compound [Cd]=[Te]=[Hg] MCMSPRNYOJJPIZ-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66946—Charge transfer devices
- H01L29/66954—Charge transfer devices with an insulated gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823406—Combination of charge coupled devices, i.e. CCD, or BBD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42396—Gate electrodes for field effect devices for charge coupled devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76833—Buried channel CCD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76866—Surface Channel CCD
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electromagnetism (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】
本発明は一般的には半導体電荷転送デバイスに関するも
のであるが、特に、各セルの一部の半導体表面に反転層
が含まれ、その反転層のヴアーチャル電極（ｖｉｒｔｕ
ａｌｅｌｅｃｔｒｏｄｅ仮想電極または実効電極）とし
ての働きによりセル領域をゲート誘導のポテンシャル変
化から防護するようにした埋込みチャンネル型半導体単
相電荷結合デバイスＣＣＤとそれを駆動する装置とを含
む電荷転送装置に関するものである。
のであるが、特に、各セルの一部の半導体表面に反転層
が含まれ、その反転層のヴアーチャル電極（ｖｉｒｔｕ
ａｌｅｌｅｃｔｒｏｄｅ仮想電極または実効電極）とし
ての働きによりセル領域をゲート誘導のポテンシャル変
化から防護するようにした埋込みチャンネル型半導体単
相電荷結合デバイスＣＣＤとそれを駆動する装置とを含
む電荷転送装置に関するものである。
近年、単相ＣＣＤは周知のものとなって来た。
例えば、ロバート・チャールズ・フライ（ＲｏばてｔＣ
ｈａｒｌｅｓＦひｅ）ほかに付与された米国特許第４０
４７２１５号には、ＣＣＤの信号チャンネル上に連続的
な導体ゲート層を設けた単相ＣＣＤが開示されている。
ｈａｒｌｅｓＦひｅ）ほかに付与された米国特許第４０
４７２１５号には、ＣＣＤの信号チャンネル上に連続的
な導体ゲート層を設けた単相ＣＣＤが開示されている。
この単相ＣＣＤは表面チャンネル装置、すなわち半導体
表面を信号電荷パケットが移動するようにしたＣＣＤで
ある。これらの周知の単相ＣＣＤは通常の単相ＣＣＤに
比べて、信号処理能力が４・さく、そして比較的大振幅
のクロックパルスが必要であり「それが大きな欠点とな
っている。 ・電荷転送デバ
イスの一種として最近、埋込みチャンネル型ＣＣＤが加
えられた。
表面を信号電荷パケットが移動するようにしたＣＣＤで
ある。これらの周知の単相ＣＣＤは通常の単相ＣＣＤに
比べて、信号処理能力が４・さく、そして比較的大振幅
のクロックパルスが必要であり「それが大きな欠点とな
っている。 ・電荷転送デバ
イスの一種として最近、埋込みチャンネル型ＣＣＤが加
えられた。
盤込みチャンネル型ＣＣＤにおいては、半導体層内の誘
導チャンネルの中で可動電荷の蓄積および転送が行なわ
れる。一般の表面移動型ＣＣＤでは通常、酸化物とシリ
コンの間の界面でトラツピング効果が生じるが、埋込み
チャンネル型ＣＣＤではこのトラッピング効果を防ぐこ
とができるため、電荷転送効率が向上する。また、界面
におけるキャリア散乱がなくなるため、電荷転送効率も
高められる。その結果、従来より高い周波数での動作が
実現可能になる。さらに詳しくは、１９７４王７自発行
のｌＥＥＥＴｒａｎｓａｃｔｉｏｎＳ ｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅｓ 誌 Ｖｏｌ．ＥＤ．２１，
Ｎｏ７の４３７〜４４７ページに掲載されたハムディ。
ェルシシ（ＨａｍｄｊＥＩ‐Ｓｊｓｓｉ）ほか論文「埋
込みチャンネル型ＣＣＤの一次元的考察」（ＯｎｅＤｉ
ｍｅｎｓｉｏｎａＩ Ｓｔｕｄｙ ｏｆ Ｂｍｉｅｄ
Ｃｈａｎｎｅｌ ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉ
ｃｅｓ）に説明されている。また、米国特許第４０６５
８４７号には、埋込チャンネル型単相ＣＣＤが開示され
ている。本発明の目的は単一レベル構造の利点を全面的
に生かすと共に性能面で多相ＣＣＤに匹敵する単相埋込
みチャンネル型ＣＣＤを提供することである。
導チャンネルの中で可動電荷の蓄積および転送が行なわ
れる。一般の表面移動型ＣＣＤでは通常、酸化物とシリ
コンの間の界面でトラツピング効果が生じるが、埋込み
チャンネル型ＣＣＤではこのトラッピング効果を防ぐこ
とができるため、電荷転送効率が向上する。また、界面
におけるキャリア散乱がなくなるため、電荷転送効率も
高められる。その結果、従来より高い周波数での動作が
実現可能になる。さらに詳しくは、１９７４王７自発行
のｌＥＥＥＴｒａｎｓａｃｔｉｏｎＳ ｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅｓ 誌 Ｖｏｌ．ＥＤ．２１，
Ｎｏ７の４３７〜４４７ページに掲載されたハムディ。
ェルシシ（ＨａｍｄｊＥＩ‐Ｓｊｓｓｉ）ほか論文「埋
込みチャンネル型ＣＣＤの一次元的考察」（ＯｎｅＤｉ
ｍｅｎｓｉｏｎａＩ Ｓｔｕｄｙ ｏｆ Ｂｍｉｅｄ
Ｃｈａｎｎｅｌ ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉ
ｃｅｓ）に説明されている。また、米国特許第４０６５
８４７号には、埋込チャンネル型単相ＣＣＤが開示され
ている。本発明の目的は単一レベル構造の利点を全面的
に生かすと共に性能面で多相ＣＣＤに匹敵する単相埋込
みチャンネル型ＣＣＤを提供することである。
本発明は多数セルの信号チャンネルの上に連続的または
パターン状に形成した単一導体層を設けた単相ＣＣＤ構
造を提供する。
パターン状に形成した単一導体層を設けた単相ＣＣＤ構
造を提供する。
多数セル型信号チャンネルに含まれる各セルは４つの領
域、すなわち第１転送領域１、第１蓄積領域Ｄ、第２転
送領域ｍ、第２蓄積領域Ｗを有し、これらの領域内には
、半導体表面から適切な深さまで不純物の打込みまたは
拡散が行なわれ、各領域の不純物分布はそれぞれ異なっ
ている。領域１と領域０とは第１部分に属し、領域ｍと
領域Ｎとは第２部分に属する。各領域固有の不純物分布
によって、ゲートオン状態、ゲートオフ状態時の各領域
内発生最大ポテンシャルが決定される。各セルの領域ｍ
，Ｗの半導体表面には反転層が含まれ、この反転層によ
って、ゲート誘導によるポテンシャル変化からセル部分
が防護される。ゲートにクロック信号を印加することに
より、領域Ｌ Ｄのポテンシャル最大値は、領域ｍ，Ｗ
の固定的ポテンシャル最大値を基準として反復的に上下
する。そして、両方のゲート状態において領域ロのポテ
ンシャル最大値が領域１より高く、また、領域Ｗが領域
ｍより高ポテンシャルに保たれているから「電荷移動の
方向性が得られる。本ＣＣＤはさらに、半導体表面と単
相電極との間に密着した均一絶縁層を備えている。さら
に、電極に単相クロツクパルスを供給するための装置の
ほか、信号を入出力するための構造も設けられる。本発
明はまた「 ４連続のイオン打込み段階を含むＣＣＤ製
作工程を提供する。
域、すなわち第１転送領域１、第１蓄積領域Ｄ、第２転
送領域ｍ、第２蓄積領域Ｗを有し、これらの領域内には
、半導体表面から適切な深さまで不純物の打込みまたは
拡散が行なわれ、各領域の不純物分布はそれぞれ異なっ
ている。領域１と領域０とは第１部分に属し、領域ｍと
領域Ｎとは第２部分に属する。各領域固有の不純物分布
によって、ゲートオン状態、ゲートオフ状態時の各領域
内発生最大ポテンシャルが決定される。各セルの領域ｍ
，Ｗの半導体表面には反転層が含まれ、この反転層によ
って、ゲート誘導によるポテンシャル変化からセル部分
が防護される。ゲートにクロック信号を印加することに
より、領域Ｌ Ｄのポテンシャル最大値は、領域ｍ，Ｗ
の固定的ポテンシャル最大値を基準として反復的に上下
する。そして、両方のゲート状態において領域ロのポテ
ンシャル最大値が領域１より高く、また、領域Ｗが領域
ｍより高ポテンシャルに保たれているから「電荷移動の
方向性が得られる。本ＣＣＤはさらに、半導体表面と単
相電極との間に密着した均一絶縁層を備えている。さら
に、電極に単相クロツクパルスを供給するための装置の
ほか、信号を入出力するための構造も設けられる。本発
明はまた「 ４連続のイオン打込み段階を含むＣＣＤ製
作工程を提供する。
具体的にいえば、この製作工程は、Ｐ伝導型のシリコン
母体内のＮ型チャンネルを覆う酸化物層の中へ最初のド
ナー不純物を選択的に打込む段階から始まり、この段階
において、各セルの鏡城ロの不純物分布状態を固定する
ために後続段階で使用される第１の不純物補給源が得ら
れる。次に、各セルの領域１，ロが形成されるべきチャ
ンネル領域部分を覆う酸化物層上に、不純物混入ポリシ
リコンゲート電極がパターン形成される。このポリシリ
コンは、各セルの領域ｍ，Ｗになるべきチャンネル領域
上の酸化物を除去するためのマスクとして利用される。
続いて、領域ｍを覆うホトレジストパターンが形成され
ると共に、各セル個所の領域Ｗに新たなドナー不純物が
打込まれる。その後ホトレジストは除去され、セル領域
ｍ，Ｗの再びドナーィオンが打ち込まれる。そして、打
込み損傷の回復と、酸化物から領域ロへの不純物拡散を
行なうため、さらに、領域山，Ｗ内への不純物拡散を深
くするために、熱処理が行なわれる。最後に、前のドナ
−深度より浅く、領域ｍ，Ｗ内にアクセプタ不純物が打
ち込まれ、これで各セル内の所要不純物分布の形成が完
了する。代替的なＣＣＤ製作工程においては、２回のド
ナーィオン打込みまたはドナーィオン拡散と、それに続
く２回のアクセプタイオン打込みまたはアクセプタィオ
ン拡散が行なわれる。
母体内のＮ型チャンネルを覆う酸化物層の中へ最初のド
ナー不純物を選択的に打込む段階から始まり、この段階
において、各セルの鏡城ロの不純物分布状態を固定する
ために後続段階で使用される第１の不純物補給源が得ら
れる。次に、各セルの領域１，ロが形成されるべきチャ
ンネル領域部分を覆う酸化物層上に、不純物混入ポリシ
リコンゲート電極がパターン形成される。このポリシリ
コンは、各セルの領域ｍ，Ｗになるべきチャンネル領域
上の酸化物を除去するためのマスクとして利用される。
続いて、領域ｍを覆うホトレジストパターンが形成され
ると共に、各セル個所の領域Ｗに新たなドナー不純物が
打込まれる。その後ホトレジストは除去され、セル領域
ｍ，Ｗの再びドナーィオンが打ち込まれる。そして、打
込み損傷の回復と、酸化物から領域ロへの不純物拡散を
行なうため、さらに、領域山，Ｗ内への不純物拡散を深
くするために、熱処理が行なわれる。最後に、前のドナ
−深度より浅く、領域ｍ，Ｗ内にアクセプタ不純物が打
ち込まれ、これで各セル内の所要不純物分布の形成が完
了する。代替的なＣＣＤ製作工程においては、２回のド
ナーィオン打込みまたはドナーィオン拡散と、それに続
く２回のアクセプタイオン打込みまたはアクセプタィオ
ン拡散が行なわれる。
本発明の目的を達成するために領域０の不純物分布を修
正する必要はないので、各セルの領域０の不純物分布は
埋込みチャンネルへの不純物添加自身によって決定され
る。この実施例では、前述の実施例のパターンゲートと
は異なり、連続式ゲート電極が設けられる。本発明を実
施した単相ＣＣＤ構造のチャンネル方向の一断面と、そ
の断面に対して垂直な断面が第１図に示されている。
正する必要はないので、各セルの領域０の不純物分布は
埋込みチャンネルへの不純物添加自身によって決定され
る。この実施例では、前述の実施例のパターンゲートと
は異なり、連続式ゲート電極が設けられる。本発明を実
施した単相ＣＣＤ構造のチャンネル方向の一断面と、そ
の断面に対して垂直な断面が第１図に示されている。
ＣＣＤチャンネルはＰ型シリコン基板１１の中に形成さ
れており、基板１１のドーピング密度はほぼ１×１び５
肌‐３を上回るものとされるが、このド−ピング密度の
好適範囲は１×１び．５ｃｍ‐３〜１×１び８肌‐３で
ある。基板１１の上面は第１図に示されるように、Ｎ型
チャンネル領域の長手方向にそって伸びた均一膜陣の絶
縁層１２で覆われており、この絶縁層１２の材質は通常
二酸化シリコンである。また、チャンネルの長手方向に
そって連続的にゲート電極１３が広がっており、この電
極１３はクロックパルス源に接続される。さらに、複数
のセルが互に分離された状態でチャンネルの長手方向に
伸びており、各セルの領域ｍ，Ｗの表面にはＰ型反転層
１４が含まれる。Ｐ型反転層１４は各セルの上記領域が
ゲ−ト誘導によるポテンシャル変化を受けないようにす
るための遮蔽効果を持つヴアーチャル電極として働く。
反転層の真下において、領域ｍ，Ｗ内の埋込みチャンネ
ルのポテンシャル上限値は選択的打込みドナー１５，１
６によって決定される。各セルにはさらに領域１，ロが
含まれ、これら領域においては、ポテンシャル上限値は
ゲートポテンシャルと打込ドナー１７を含む不純物分布
とによって決定される。以上のように各セルは、ゲート
ポテンシャルの影響を受ける２つのポテンシャル上限値
とゲートポテンシャルの影響を受けない２つのポテンシ
ャル上限値、合計４つのポテンシャル上限値によって特
徴づけられる。第１図の構成ではさらに、チャンネル領
域内にＮ＋領域を持つ入力滞積造（図示されていない）
が含まれ、そのＮ十領域は、電圧信号が入力されるオー
ム接触部を備える。
れており、基板１１のドーピング密度はほぼ１×１び５
肌‐３を上回るものとされるが、このド−ピング密度の
好適範囲は１×１び．５ｃｍ‐３〜１×１び８肌‐３で
ある。基板１１の上面は第１図に示されるように、Ｎ型
チャンネル領域の長手方向にそって伸びた均一膜陣の絶
縁層１２で覆われており、この絶縁層１２の材質は通常
二酸化シリコンである。また、チャンネルの長手方向に
そって連続的にゲート電極１３が広がっており、この電
極１３はクロックパルス源に接続される。さらに、複数
のセルが互に分離された状態でチャンネルの長手方向に
伸びており、各セルの領域ｍ，Ｗの表面にはＰ型反転層
１４が含まれる。Ｐ型反転層１４は各セルの上記領域が
ゲ−ト誘導によるポテンシャル変化を受けないようにす
るための遮蔽効果を持つヴアーチャル電極として働く。
反転層の真下において、領域ｍ，Ｗ内の埋込みチャンネ
ルのポテンシャル上限値は選択的打込みドナー１５，１
６によって決定される。各セルにはさらに領域１，ロが
含まれ、これら領域においては、ポテンシャル上限値は
ゲートポテンシャルと打込ドナー１７を含む不純物分布
とによって決定される。以上のように各セルは、ゲート
ポテンシャルの影響を受ける２つのポテンシャル上限値
とゲートポテンシャルの影響を受けない２つのポテンシ
ャル上限値、合計４つのポテンシャル上限値によって特
徴づけられる。第１図の構成ではさらに、チャンネル領
域内にＮ＋領域を持つ入力滞積造（図示されていない）
が含まれ、そのＮ十領域は、電圧信号が入力されるオー
ム接触部を備える。
このＣＣＤ構造の第１セルのゲート導体の一部の下側に
は、浮遊Ｎ＋領域が位置し、このＮ＋領域は上記入力端
Ｎ＋領域から分離されている。これら両Ｎ＋領域の各部
の上を覆う絶縁層の上には、サンプリングパルスを入力
するための導体電極が設けられている。この電極には、
クロックパルス列の各オン期間ごとにサンプリンパルス
が供給され「浮遊Ｎ十領域が充電される。そして、浮遊
Ｎ＋領域のポテンシャルは、入力端Ｎ＋領域に印加され
る信号電圧の振幅によって決まるレベルにまで上昇する
。一方、クロックパルス列のオフ期間には、電荷は少数
キャリアパケットとして移動し、第１セルの導体電極下
の埋込みチャンネル内の浮遊Ｎ＋領域から鏡域ロへと流
れる。この電荷パケットおよび後続の各電荷パケットは
ゲート電極へのクロックパルス列の印加によって、チャ
ンネルの出力端方向へ送られる。出力端構造（図示され
ていない）には、互に分離された１対のＮ＋領域が含ま
れ、第１のＮ＋領域はＣＣＤチャンネルの終段セルの導
体電極で覆われている。
は、浮遊Ｎ＋領域が位置し、このＮ＋領域は上記入力端
Ｎ＋領域から分離されている。これら両Ｎ＋領域の各部
の上を覆う絶縁層の上には、サンプリングパルスを入力
するための導体電極が設けられている。この電極には、
クロックパルス列の各オン期間ごとにサンプリンパルス
が供給され「浮遊Ｎ十領域が充電される。そして、浮遊
Ｎ＋領域のポテンシャルは、入力端Ｎ＋領域に印加され
る信号電圧の振幅によって決まるレベルにまで上昇する
。一方、クロックパルス列のオフ期間には、電荷は少数
キャリアパケットとして移動し、第１セルの導体電極下
の埋込みチャンネル内の浮遊Ｎ＋領域から鏡域ロへと流
れる。この電荷パケットおよび後続の各電荷パケットは
ゲート電極へのクロックパルス列の印加によって、チャ
ンネルの出力端方向へ送られる。出力端構造（図示され
ていない）には、互に分離された１対のＮ＋領域が含ま
れ、第１のＮ＋領域はＣＣＤチャンネルの終段セルの導
体電極で覆われている。
これらＮ＋領域の間には絶縁層上の電極が伸び、この電
極は両Ｎ十領域の上に重なっている。第２のＮ十領域は
基準電圧を印加し得るようにオーム接触部を持ち、第１
のＮ十領域は、ソースフオロワ構成内で負荷抵抗に接続
された絶縁ゲートＦＥＴのゲートに接続されたオーム接
触部を持ち、ＣＣＤの出力信号が取り出される。上記の
入出力構造は単なる説明手段とて挙げた例であって、米
国特許第４０４７２１５号に記載されたものである。本
発明の範囲内で、その他の入力端構造や出力端構造、例
えば浮遊ゲートを採用することが可能である。チャンネ
ルに対して垂直に伸びた第１図の断面には、電荷転送領
域の横側界面の一方を画定するＰ十型チャンネルストッ
プ領域１８が示されている。
極は両Ｎ十領域の上に重なっている。第２のＮ十領域は
基準電圧を印加し得るようにオーム接触部を持ち、第１
のＮ十領域は、ソースフオロワ構成内で負荷抵抗に接続
された絶縁ゲートＦＥＴのゲートに接続されたオーム接
触部を持ち、ＣＣＤの出力信号が取り出される。上記の
入出力構造は単なる説明手段とて挙げた例であって、米
国特許第４０４７２１５号に記載されたものである。本
発明の範囲内で、その他の入力端構造や出力端構造、例
えば浮遊ゲートを採用することが可能である。チャンネ
ルに対して垂直に伸びた第１図の断面には、電荷転送領
域の横側界面の一方を画定するＰ十型チャンネルストッ
プ領域１８が示されている。
チャンネル他方の横側界面はもう１つのＰ＋型チャンネ
ルストップ領域（図示されていない）によって画定され
る。そして、チャンネルの各セルは、電荷転送領域がゲ
ート譲導による新たなポテンシャル変化を受けないよう
に遮蔽するためのＰ＋型反転層１４を備えている。また
、一方のチャンネルストップ領域をブルーミング制御構
造で置き換えることも可能である。第２ａ〜２ｄ図は、
与えられたゲートポテンシャル条件における各セル内の
４つの埋込みチャンネル領域のそれぞれに関するポテン
シャル状態を、半導体母体の表面からの距離の関数とし
て表わしたグラフである。
ルストップ領域（図示されていない）によって画定され
る。そして、チャンネルの各セルは、電荷転送領域がゲ
ート譲導による新たなポテンシャル変化を受けないよう
に遮蔽するためのＰ＋型反転層１４を備えている。また
、一方のチャンネルストップ領域をブルーミング制御構
造で置き換えることも可能である。第２ａ〜２ｄ図は、
与えられたゲートポテンシャル条件における各セル内の
４つの埋込みチャンネル領域のそれぞれに関するポテン
シャル状態を、半導体母体の表面からの距離の関数とし
て表わしたグラフである。
これらのグラフを参照すると、あるセルから他のセルへ
の電荷パケットの転送の仕方が理解できる。第２ａ図は
ゲートオフ状態（わずかに正または負の状態）における
領域１，ロのポテンシャル状態を示すグラフである。こ
れらのグラフは例えば、領域１，０の両方に燐の打込み
拡散を行ない、さらに領域川こだけ枇素を浅く打ち込ん
だ場合に得られる。第２ｂ図はゲートオフ状態における
領域ｍ，Ｎのポテンシャル状態を示すグラフである。第
２ｃ図はゲートオン状態における領域１，０のポテンシ
ャル状態を示すグラフである。第２ｄ図はゲートオン状
態における領域ｍ，Ｎのポテンシャル状態を示すグラフ
である。領域ｍ，Ｗのポテンシャル状態は例えば、領域
ｍに少量の燐打込みを行ない、領域Ｗに多量の燐打込み
を行なってそれらを拡散させ、さらに両領域に等量の棚
素を浅く打ち込んだ場合に得られる。第３ａ図は領域１
，０の不純物濃度分布グラフである。
の電荷パケットの転送の仕方が理解できる。第２ａ図は
ゲートオフ状態（わずかに正または負の状態）における
領域１，ロのポテンシャル状態を示すグラフである。こ
れらのグラフは例えば、領域１，０の両方に燐の打込み
拡散を行ない、さらに領域川こだけ枇素を浅く打ち込ん
だ場合に得られる。第２ｂ図はゲートオフ状態における
領域ｍ，Ｎのポテンシャル状態を示すグラフである。第
２ｃ図はゲートオン状態における領域１，０のポテンシ
ャル状態を示すグラフである。第２ｄ図はゲートオン状
態における領域ｍ，Ｎのポテンシャル状態を示すグラフ
である。領域ｍ，Ｗのポテンシャル状態は例えば、領域
ｍに少量の燐打込みを行ない、領域Ｗに多量の燐打込み
を行なってそれらを拡散させ、さらに両領域に等量の棚
素を浅く打ち込んだ場合に得られる。第３ａ図は領域１
，０の不純物濃度分布グラフである。
この場合、燐ドーピングは両領域に対して等量であるが
、枇素ドーピングは領域ローこ対してのみ行なわれてい
る。第３ｂ図は領域ｍ， Ｎの不純物濃度分布グラフで
ある。
、枇素ドーピングは領域ローこ対してのみ行なわれてい
る。第３ｂ図は領域ｍ， Ｎの不純物濃度分布グラフで
ある。
この場合、棚素ドーピングは両領域に対して等量である
が、領域Ｎに対しては多量の燐ドーピングが選択的に行
なわれている。そして、領域１，０１こ対する燐ドーピ
ング量は領域ｍに比べて少量である。第２ａ図〜第２ｄ
図を参照すると、ゲートオフ状態においては下記の関係
が存在すると考えられる。
が、領域Ｎに対しては多量の燐ドーピングが選択的に行
なわれている。そして、領域１，０１こ対する燐ドーピ
ング量は領域ｍに比べて少量である。第２ａ図〜第２ｄ
図を参照すると、ゲートオフ状態においては下記の関係
が存在すると考えられる。
４ｍａＸＤ＞◇ｍａＸＩ＞中ｍａＸＷ＞○ｍａＸｍ一方
、ゲートオン状態においては下記の関係が存在する。
、ゲートオン状態においては下記の関係が存在する。
ＪｍａｘＷ＞Ｊｍａｘｍ＞Ｃｍａｘロ＞Ｊｍａｘｌ電荷
転送は、ゲート電圧がオフ状態からオン状態に低下して
再びオフ状態に上昇したときに行なわれる。
転送は、ゲート電圧がオフ状態からオン状態に低下して
再びオフ状態に上昇したときに行なわれる。
これを説明するため、領域Ｄ‘こ蓄積される電荷パケッ
トについて考察する。この領域のめｍａｘが最も高くな
っているので、電子電荷はこの領域内に閉じ込められる
。ゲート電圧がオン状態に向って低下して行くとき、？
ｍａｘロおよび？ｍａｘｌは共に低下する。しかしなが
ら、領域ｍ，Ｗの最大ポテンシャルは反転層の表面で一
定に保たれているためすｍａｘｍおよび？ｍａｘＷは実
質的に不変である。したがって、チャンネルストップか
ら出たホールは即座にチャンネル表面に吸引され、領域
ｍ，Ｗはゲートポテンシャルから遮蔽される。その時点
で、領域Ｎのポテンシャルが最も高くなるから、この領
域Ｗに信号電荷が移動する。図示された空間１４を占め
る小範囲のホール層はチャンネルストップから伸びて仮
想電極を形成する。逆樋性キャリアによるこのような仮
想電極形成とその信号電荷転送機能は本発明の最大の特
徴である。ゲートポテンシャルを再びオフ状態にまで引
き上げると、電荷は後続セルの領域ロへと流れる。第４
図には、各領域のＪｍａｘがポテンシャル井戸の階段状
パターンで表わされている。ゲートオフ状態の場合は、
太線で示されるポテンシャル井戸パターンで表わされ、
そのパターンは領域ｍを始点として右側に下がって行く
４段階ポテンシャルパターンになっており、領域Ｄで最
低レベルに達する。一方、ゲートオン状態の場合は、領
域１を始点として領域Ｗの方へ段階的に下がって行く４
段階パターンで表わされる。このように、各後続隣接セ
ルへの所望の電荷パケット転送は単一電極にパルス列を
印加することによって行なわれる。本発明装置の製作工
程に関する一実施例が第５ａ図〜第５ｅ図に示されてい
る。
トについて考察する。この領域のめｍａｘが最も高くな
っているので、電子電荷はこの領域内に閉じ込められる
。ゲート電圧がオン状態に向って低下して行くとき、？
ｍａｘロおよび？ｍａｘｌは共に低下する。しかしなが
ら、領域ｍ，Ｗの最大ポテンシャルは反転層の表面で一
定に保たれているためすｍａｘｍおよび？ｍａｘＷは実
質的に不変である。したがって、チャンネルストップか
ら出たホールは即座にチャンネル表面に吸引され、領域
ｍ，Ｗはゲートポテンシャルから遮蔽される。その時点
で、領域Ｎのポテンシャルが最も高くなるから、この領
域Ｗに信号電荷が移動する。図示された空間１４を占め
る小範囲のホール層はチャンネルストップから伸びて仮
想電極を形成する。逆樋性キャリアによるこのような仮
想電極形成とその信号電荷転送機能は本発明の最大の特
徴である。ゲートポテンシャルを再びオフ状態にまで引
き上げると、電荷は後続セルの領域ロへと流れる。第４
図には、各領域のＪｍａｘがポテンシャル井戸の階段状
パターンで表わされている。ゲートオフ状態の場合は、
太線で示されるポテンシャル井戸パターンで表わされ、
そのパターンは領域ｍを始点として右側に下がって行く
４段階ポテンシャルパターンになっており、領域Ｄで最
低レベルに達する。一方、ゲートオン状態の場合は、領
域１を始点として領域Ｗの方へ段階的に下がって行く４
段階パターンで表わされる。このように、各後続隣接セ
ルへの所望の電荷パケット転送は単一電極にパルス列を
印加することによって行なわれる。本発明装置の製作工
程に関する一実施例が第５ａ図〜第５ｅ図に示されてい
る。
この工程では、第５ａ図に示されるような、ドーピング
密度１×１ぴ３肌‐３〜５×１び６弧‐３のＰ伝導型の
単結晶シリコンウェーハ４１が最初に使用される。この
ゥェーハにおいては、前もって、Ｎ型ドーピングとＰ＋
チャンネルストップ領域形成によって埋込みチャンネル
領域が画定され、チャンネルの両端には入力手段と出力
手段が設けられている。次に、酸化法によって酸化ゲー
ト層４２を所望の厚さ例えば１０００オングストローム
にまで成長させる。そして、酸化層のパターン形成に続
いて、酸化層に硯素や燐、アンチモン等のドナー不純物
の選択的打込みが行なわれる。この打込み不純物は後述
の工程段階でシリコン表面に拡散される。次に、表面か
らホトレジストマスクを除去し、酸化層の上に不純物混
入ポリシリコン層４４を設ける。
密度１×１ぴ３肌‐３〜５×１び６弧‐３のＰ伝導型の
単結晶シリコンウェーハ４１が最初に使用される。この
ゥェーハにおいては、前もって、Ｎ型ドーピングとＰ＋
チャンネルストップ領域形成によって埋込みチャンネル
領域が画定され、チャンネルの両端には入力手段と出力
手段が設けられている。次に、酸化法によって酸化ゲー
ト層４２を所望の厚さ例えば１０００オングストローム
にまで成長させる。そして、酸化層のパターン形成に続
いて、酸化層に硯素や燐、アンチモン等のドナー不純物
の選択的打込みが行なわれる。この打込み不純物は後述
の工程段階でシリコン表面に拡散される。次に、表面か
らホトレジストマスクを除去し、酸化層の上に不純物混
入ポリシリコン層４４を設ける。
このポリシリコン層は、打込み領域の一部と、マスク４
３で打込みを防止した領域の一部とを露出するための閉
口を設けるために、第５ｂ図のようなパターンに形成さ
れる。開口内のゲート酸化物は周知のエッチング法で取
り除かれる。その時新しく露出したシリコンウェーハは
酸化処理され、それと同時に、不純物混入多結晶シリコ
ンマスク４４の上に酸化層が形成される。次に、各閉口
の一部と各酸化ポリシリコン領域の隣接部を覆う第２の
ホトレジストマスク４５が第５ｄ図のように形成される
。この時点で、酸化層を通してシリコンチャンネルの中
に新たなドナー不純物が打ち込まれる。そして、ホトレ
ジスト４５は除去され、第５ｅ図に示されるように酸化
物を通してシリコンチャンネルに再び新たなドナー不純
物が打ち込まれる。これでＣＣＤ製作に必要なすべての
ドナー不純物打込み処理が完了する。その後の熱処理工
程において、打込み不純物がシリコン内に適切な深さま
で拡散して、正しいポテンシャル分布状態が形成される
と共に、酸化物内の不純物はシリコン内に拡散する。次
に、同じ関口から酸化物を通してシリコンチャンネル内
に、棚素、ガリウム、インジウム等のアクセプタ不純物
が打ち込まれる。
３で打込みを防止した領域の一部とを露出するための閉
口を設けるために、第５ｂ図のようなパターンに形成さ
れる。開口内のゲート酸化物は周知のエッチング法で取
り除かれる。その時新しく露出したシリコンウェーハは
酸化処理され、それと同時に、不純物混入多結晶シリコ
ンマスク４４の上に酸化層が形成される。次に、各閉口
の一部と各酸化ポリシリコン領域の隣接部を覆う第２の
ホトレジストマスク４５が第５ｄ図のように形成される
。この時点で、酸化層を通してシリコンチャンネルの中
に新たなドナー不純物が打ち込まれる。そして、ホトレ
ジスト４５は除去され、第５ｅ図に示されるように酸化
物を通してシリコンチャンネルに再び新たなドナー不純
物が打ち込まれる。これでＣＣＤ製作に必要なすべての
ドナー不純物打込み処理が完了する。その後の熱処理工
程において、打込み不純物がシリコン内に適切な深さま
で拡散して、正しいポテンシャル分布状態が形成される
と共に、酸化物内の不純物はシリコン内に拡散する。次
に、同じ関口から酸化物を通してシリコンチャンネル内
に、棚素、ガリウム、インジウム等のアクセプタ不純物
が打ち込まれる。
この打込み工程の後、打込み損傷の回復と打込み不純物
の活性化の目的で熱処理が行なわれる。以上で、正しい
ポテンシャル分布状態の形成に必要な不純物分布を得る
ための製作工程が終了する。最後に、ゲート電極として
働く不純物混入ポリシリコンパターン４４に接触部が設
けられて、ＣＣＤが完成する。
の活性化の目的で熱処理が行なわれる。以上で、正しい
ポテンシャル分布状態の形成に必要な不純物分布を得る
ための製作工程が終了する。最後に、ゲート電極として
働く不純物混入ポリシリコンパターン４４に接触部が設
けられて、ＣＣＤが完成する。
本発明装置の製作工程に関するもう１つの実施例が第６
ａ図〜第６ｅ図に示されている。
ａ図〜第６ｅ図に示されている。
この実施例工程では、前述の実施例工程のものと同じ抵
抗率を持った第６ａ図に示されるような単結晶Ｐ型シリ
コンウェーハ５１が使用される。このウェーハ５１には
、Ｐ＋チャンネルストップ領域であらかじめ画定された
Ｎ型の埋込みチャンネルが含まれ、さらに、従来技術に
よる基本的な入出力織機造が含まれている。しかし、こ
れらは本発明の製作工程が完了した後で付け加えてもよ
い。まず、熱酸化処理によって、例えば８００オングス
トローム程度の厚さの酸化層５２が成長形成される。続
いて、厚さ約４００オングストロームの窒化シリコン層
５３が酸化層上に形成される。次に、厚さ約３０００オ
ングストロームの第２酸化層５４が設けられ、この酸化
層は、領域ｍ， Ｎになるべきチャンネル部分が選択露
出されるようにパターン形成される。続いて、シリコン
表面に突入し得るようにドナー不純物が適切なェネルギ
で、露出窒化層とその下の酸化層を通して打込まれる。
次に、第６ｂ図に示されるように、各開□の一部とパタ
ーン形成された酸化マスクの隣接部分とを覆う構造の頂
上部の上にホトレジストマスク５５が画定される。次に
、２回目のドナー不純物打込みが適切なェネルギで行な
われ、不純物は絶縁層を貫通し、シリコン表面に突入す
る。そして、ホトレジストが取り除かれ、熱拡散処理に
よって打込み不純物は半導体内部へ深く進入する。その
後、先にパターン形成された第６ｃ図の酸化物マスクを
再び用いて、アクセプタィオンの打込みが行なわれる。
次に、前述のホトレジストマスクと実質的に同じパター
ンの第２ホトレジストマスクを作るように新たなホトレ
ジスト層がパターン形成される。先に画定された酸化物
マスクは選択エッチングで各区画の一部を取り除くこと
によって再画定され、それにより、第６ｄ図に示される
各セルの領域１を覆う窒化層５３の部分が新たに露出さ
れる。その後、第２ホトレジスト層は除去され、続いて
、２回目のアクセプタ不純物打込みが適切なェネルギレ
ベルで行なわれ、その打込不純物は窒化層とその下の酸
化層を貫通して、領域１，ｍ，Ｗのシリコン表面に突入
する。その後、不純物活性化のための熱処理が行なわれ
て、各セル構造内の適正なポテンシャル分布を得るため
に必要な不純物分布形成が完了する。
抗率を持った第６ａ図に示されるような単結晶Ｐ型シリ
コンウェーハ５１が使用される。このウェーハ５１には
、Ｐ＋チャンネルストップ領域であらかじめ画定された
Ｎ型の埋込みチャンネルが含まれ、さらに、従来技術に
よる基本的な入出力織機造が含まれている。しかし、こ
れらは本発明の製作工程が完了した後で付け加えてもよ
い。まず、熱酸化処理によって、例えば８００オングス
トローム程度の厚さの酸化層５２が成長形成される。続
いて、厚さ約４００オングストロームの窒化シリコン層
５３が酸化層上に形成される。次に、厚さ約３０００オ
ングストロームの第２酸化層５４が設けられ、この酸化
層は、領域ｍ， Ｎになるべきチャンネル部分が選択露
出されるようにパターン形成される。続いて、シリコン
表面に突入し得るようにドナー不純物が適切なェネルギ
で、露出窒化層とその下の酸化層を通して打込まれる。
次に、第６ｂ図に示されるように、各開□の一部とパタ
ーン形成された酸化マスクの隣接部分とを覆う構造の頂
上部の上にホトレジストマスク５５が画定される。次に
、２回目のドナー不純物打込みが適切なェネルギで行な
われ、不純物は絶縁層を貫通し、シリコン表面に突入す
る。そして、ホトレジストが取り除かれ、熱拡散処理に
よって打込み不純物は半導体内部へ深く進入する。その
後、先にパターン形成された第６ｃ図の酸化物マスクを
再び用いて、アクセプタィオンの打込みが行なわれる。
次に、前述のホトレジストマスクと実質的に同じパター
ンの第２ホトレジストマスクを作るように新たなホトレ
ジスト層がパターン形成される。先に画定された酸化物
マスクは選択エッチングで各区画の一部を取り除くこと
によって再画定され、それにより、第６ｄ図に示される
各セルの領域１を覆う窒化層５３の部分が新たに露出さ
れる。その後、第２ホトレジスト層は除去され、続いて
、２回目のアクセプタ不純物打込みが適切なェネルギレ
ベルで行なわれ、その打込不純物は窒化層とその下の酸
化層を貫通して、領域１，ｍ，Ｗのシリコン表面に突入
する。その後、不純物活性化のための熱処理が行なわれ
て、各セル構造内の適正なポテンシャル分布を得るため
に必要な不純物分布形成が完了する。
パターン形成された酸化物層および窒化物層は除去され
、そこに、アルミニウムまたは酸化錫などの連続導体層
５６が第６ｅ図のように形成され、この層が単相クロッ
クの電極となる。第３図の不純物分布図は第５ｅ図に示
される構造の不純物分布状態を表わす。
、そこに、アルミニウムまたは酸化錫などの連続導体層
５６が第６ｅ図のように形成され、この層が単相クロッ
クの電極となる。第３図の不純物分布図は第５ｅ図に示
される構造の不純物分布状態を表わす。
第６図で与えられる工程から得られる不純物分布により
、第２図と実質的に等しいポテンシャル分布が得られ、
適切なＯＣゲートオフセット電圧が生じる。第７図はセ
ルの各領域の最大ポテンシャルをゲート電圧の関数とし
て表わしたものである。
、第２図と実質的に等しいポテンシャル分布が得られ、
適切なＯＣゲートオフセット電圧が生じる。第７図はセ
ルの各領域の最大ポテンシャルをゲート電圧の関数とし
て表わしたものである。
本ＣＣＤの性能を評価すると、信号電荷パケットを後段
セルへ移動させるために必要な電圧振幅が従来のＣＣＤ
の場合よりも小さくて済むことが第７図の曲線から分か
る。領域ｍ，Ｎの最大ポテンシャルはクロック電圧とは
無関係であり、一方、領域１，ロのポテンシャルは周期
的に変化する。ゲート電圧がマイナス方向へ移行してい
くとき、ゲートオフ状態で領域ローこ蓄積されている電
荷は、領域０の最大ポテンシャルが領域町のポテンシャ
ル以下になるまでの間はそのままの状態に維持され「そ
の後、鏡域ロの蓄積電荷は領域ｍに移動する。そして、
領域Ｗのポテンシャルは常に領域囚の最大ポテンシャル
より高いから、領域皿こ移動した電荷はただちに領域Ｗ
に移動する。その電荷はゲートがオフ状態に転換した時
に次段セルの領域ロに移動し、以後、同様の動作が繰り
返される。上述のＣＣＤ製作法実施例は本発明の範囲を
限定するものではなく「本発明のＣＣＤを製作するため
の好適実施例として述べたまでである。
セルへ移動させるために必要な電圧振幅が従来のＣＣＤ
の場合よりも小さくて済むことが第７図の曲線から分か
る。領域ｍ，Ｎの最大ポテンシャルはクロック電圧とは
無関係であり、一方、領域１，ロのポテンシャルは周期
的に変化する。ゲート電圧がマイナス方向へ移行してい
くとき、ゲートオフ状態で領域ローこ蓄積されている電
荷は、領域０の最大ポテンシャルが領域町のポテンシャ
ル以下になるまでの間はそのままの状態に維持され「そ
の後、鏡域ロの蓄積電荷は領域ｍに移動する。そして、
領域Ｗのポテンシャルは常に領域囚の最大ポテンシャル
より高いから、領域皿こ移動した電荷はただちに領域Ｗ
に移動する。その電荷はゲートがオフ状態に転換した時
に次段セルの領域ロに移動し、以後、同様の動作が繰り
返される。上述のＣＣＤ製作法実施例は本発明の範囲を
限定するものではなく「本発明のＣＣＤを製作するため
の好適実施例として述べたまでである。
また、Ｎ型シリコン基板を基本材料としてＰ型チャンネ
ルのＣＣＤを製作する場合、各極性を逆にすればよいこ
とは明らかであろう。また、アンチモン化インジウムや
テルル化水銀カドミウムなどのｍ−Ｖ、ローＷ化合物を
含む化合物半導体を使用することも可能である。本発明
の電荷転送デバイスは、全フレーム蓄型やライン。
ルのＣＣＤを製作する場合、各極性を逆にすればよいこ
とは明らかであろう。また、アンチモン化インジウムや
テルル化水銀カドミウムなどのｍ−Ｖ、ローＷ化合物を
含む化合物半導体を使用することも可能である。本発明
の電荷転送デバイスは、全フレーム蓄型やライン。
アドレス型を含むＣＣＤ撮像装置、アナログプロセッサ
、メモリ、リニア。シフト８レジスタ「およびシリアル
。アクセス構成やシリアル・パラレル。シリアル句アク
セス構成やランダム。アクセス構成のメモリ装置等に実
施するのに有用であることは、当業者に自明であろう。
また、上記各実施例では、ブルーミング制御構造も内蔵
している。第５図の工程に従って面ＣＣＤ撮像装置を製
作した例の結果を下記に示す。
、メモリ、リニア。シフト８レジスタ「およびシリアル
。アクセス構成やシリアル・パラレル。シリアル句アク
セス構成やランダム。アクセス構成のメモリ装置等に実
施するのに有用であることは、当業者に自明であろう。
また、上記各実施例では、ブルーミング制御構造も内蔵
している。第５図の工程に従って面ＣＣＤ撮像装置を製
作した例の結果を下記に示す。
チップ面積は４３．１柵（１１７００び平方ミル）、ア
レー寸法は２４５×３３８ピクセル（画素）とした。不
純物打込みに用いられたヱネルギおよび線量は次のとお
りである。１回目 Ａｓ ８０ＫｅＶ Ｉ．３ｘ
ｌｏ １３伽−２２回目 Ｐ １ ８ ０ＫｅＶ
Ｉ．０×１０１もの−２３回目 Ｐ １８ ０Ｋｅ
Ｖ ２‐０×１０１２ｃの−２４回目 Ｂ ３
１ＫｅＶ Ｉ．２×１０１３ので２以上の条件で製作さ
れた表示装置から得られた特性は次の通りである。
レー寸法は２４５×３３８ピクセル（画素）とした。不
純物打込みに用いられたヱネルギおよび線量は次のとお
りである。１回目 Ａｓ ８０ＫｅＶ Ｉ．３ｘ
ｌｏ １３伽−２２回目 Ｐ １ ８ ０ＫｅＶ
Ｉ．０×１０１もの−２３回目 Ｐ １８ ０Ｋｅ
Ｖ ２‐０×１０１２ｃの−２４回目 Ｂ ３
１ＫｅＶ Ｉ．２×１０１３ので２以上の条件で製作さ
れた表示装置から得られた特性は次の通りである。
階電流 ４Ｍ／の
電荷転送効率 ９９．９９％
ポテンシャル井戸容量（電子数）
２５４００〇個
第１図は本発明によるＣＣＤ構造のチャンネル領域を縦
断面と垂直断面で示す拡大断面図、第２ａ図〜第２ｄ図
はゲートオフ状態とゲートオン状態における各セル内の
４領域のそれぞれのポテンシャル分布を示すグラフ、第
３ａ図〜第３ｂ図は第亀図の装置の各セル内の４領域の
それぞれの不純物濃度分布を示すグラフ「第４図は本発
明装置の動作に関連するポテンシャル井戸を示す図、第
５ａ図〜第５ｅ図は本発明の実施例装置の製作工程を示
す図、第６ａ図〜第６ｅ図は代替的な装置製作工程を示
す図、第７図はセルの各領域の最大ポテンシャルをゲー
ト電圧の関数として表わすグラフである。 参照符号の説明、１８…・・。 半導体基板ト１小Ｗ…反転層、４１，６１……半導体基
板。（・夕，′ 斤咳２０ 斤汝２り ‘咳．２ｃ 庁ぬ２〆 ‘汝３０ ‘杉３ク 打ね．夕 （杉５０ 万杉．効 Ｆ杉．５ｃ 斤夕５〆 斤夕．５６ ‘／り．６０ ‘／夕．６０ （夕・６Ｃ ‘ンタ．ａ〇 斤わ．６６ ＾）りァ
断面と垂直断面で示す拡大断面図、第２ａ図〜第２ｄ図
はゲートオフ状態とゲートオン状態における各セル内の
４領域のそれぞれのポテンシャル分布を示すグラフ、第
３ａ図〜第３ｂ図は第亀図の装置の各セル内の４領域の
それぞれの不純物濃度分布を示すグラフ「第４図は本発
明装置の動作に関連するポテンシャル井戸を示す図、第
５ａ図〜第５ｅ図は本発明の実施例装置の製作工程を示
す図、第６ａ図〜第６ｅ図は代替的な装置製作工程を示
す図、第７図はセルの各領域の最大ポテンシャルをゲー
ト電圧の関数として表わすグラフである。 参照符号の説明、１８…・・。 半導体基板ト１小Ｗ…反転層、４１，６１……半導体基
板。（・夕，′ 斤咳２０ 斤汝２り ‘咳．２ｃ 庁ぬ２〆 ‘汝３０ ‘杉３ク 打ね．夕 （杉５０ 万杉．効 Ｆ杉．５ｃ 斤夕５〆 斤夕．５６ ‘／り．６０ ‘／夕．６０ （夕・６Ｃ ‘ンタ．ａ〇 斤わ．６６ ＾）りァ
Claims (1)
- 【特許請求の範囲】 １ （ａ）（ａ−１）各々が第１領域と該第１領域の横
に近接する第２領域とを有し、上記第１領域における電
子の電位エネルギーが上記第２領域における電子の電位
エネルギーより大である、複数個の半導体領域の第１部
分と；（ａ−２）上記第１部分の間に位置し、各各が上
記第１部分の上記第２領域に近接する第３領域並びに上
記第１部分の上記第１領域と上記第３領域とに近接する
第４領域とを有し、上記第３及び第４領域はそれらの最
上部分の一導電型の表面層並びに上記表面層の下の反対
導電型の埋込み領域とを有し、上記第３領域の上記埋込
み領域における電子の電位エネルギーが上記第４領域の
上記埋込み領域における電子の電位エネルギーよりも大
である、複数個の半導体領域の第２部分と；（ａ−３）
半導体領域の上記第１及び第２部分の上の絶縁層と；（
ａ−４）上記絶縁層上にあって、半導体領域の少くとも
上記第１部分の上に設けられた単一の導電層と；を有す
る半導体電荷転送装置と； （ｂ）上記複数の第１部分の上記第１及び第２領域に電
界を与える為に上記導電層に接続され、交互に変化する
信号の第１部分の間は上記第２部分の上記第４領域にお
ける電子の電位エネルギーが上記第１部分の上記第１領
域における電子の電位エネルギーより大となり、上記信
号の第２部分の間は上記第１部分の上記第２領域におけ
る電子の電位エネルギーが上記第２部分の上記第３領域
における電子の電位エネルギーより大となるように交互
に変化する信号を上記導電層に与えるクロツクパルス発
生装置；とを有する単相電荷転送装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/906,385 US4229752A (en) | 1978-05-16 | 1978-05-16 | Virtual phase charge transfer device |
| US906385 | 1978-05-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57164567A JPS57164567A (en) | 1982-10-09 |
| JPS608634B2 true JPS608634B2 (ja) | 1985-03-04 |
Family
ID=25422352
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54058752A Expired JPS596072B2 (ja) | 1978-05-16 | 1979-05-15 | 電荷転送デバイス |
| JP57025826A Expired JPS608634B2 (ja) | 1978-05-16 | 1982-02-19 | 単相電荷転送装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54058752A Expired JPS596072B2 (ja) | 1978-05-16 | 1979-05-15 | 電荷転送デバイス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4229752A (ja) |
| JP (2) | JPS596072B2 (ja) |
| DE (1) | DE2919522A1 (ja) |
| GB (1) | GB2021313B (ja) |
| HK (1) | HK97887A (ja) |
Families Citing this family (73)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994875A (en) * | 1978-05-16 | 1991-02-19 | Texas Instruments Incorporated | Virtual phase charge transfer device |
| JPS5834673Y2 (ja) * | 1980-02-01 | 1983-08-04 | 株式会社東芝 | マグネトロン |
| JPS5780764A (en) * | 1980-11-10 | 1982-05-20 | Sony Corp | Solid state image pickup element |
| EP0059547B1 (en) * | 1981-03-02 | 1985-10-02 | Texas Instruments Incorporated | Clock controlled anti-blooming for virtual phase ccd's |
| US4593303A (en) * | 1981-07-10 | 1986-06-03 | Fairchild Camera & Instrument Corporation | Self-aligned antiblooming structure for charge-coupled devices |
| JPS5848455A (ja) * | 1981-09-17 | 1983-03-22 | Canon Inc | 電荷転送素子 |
| US4499496A (en) * | 1981-09-17 | 1985-02-12 | Canon Kabushiki Kaisha | Solid state image sensing device |
| JPS5847378A (ja) * | 1981-09-17 | 1983-03-19 | Canon Inc | 撮像素子 |
| US4603354A (en) * | 1982-06-09 | 1986-07-29 | Canon Kabushiki Kaisha | Image pickup device |
| US5317455A (en) * | 1982-07-07 | 1994-05-31 | Canon Kabushiki Kaisha | Recording system which can record signals from two fields for the composition of one picture |
| GB8301974D0 (en) * | 1983-01-25 | 1983-02-23 | Alcan Int Ltd | Aluminium fluoride from scrap |
| FR2551919B1 (fr) * | 1983-09-13 | 1986-10-10 | Thomson Csf | Dispositif photosensible a transfert de ligne |
| DE3501138A1 (de) * | 1984-01-18 | 1985-07-18 | Canon K.K., Tokio/Tokyo | Bildaufnahmevorrichtung |
| EP0167756A1 (en) * | 1984-06-08 | 1986-01-15 | Texas Instruments Incorporated | Virtual phase buried channel CCD |
| US4779124A (en) * | 1984-06-08 | 1988-10-18 | Texas Instruments Incorporated | Virtual phase buried channel CCD |
| US4679212A (en) * | 1984-07-31 | 1987-07-07 | Texas Instruments Incorporated | Method and apparatus for using surface trap recombination in solid state imaging devices |
| DD231896A1 (de) * | 1984-08-21 | 1986-01-08 | Werk Fernsehelektronik Veb | Ladungsgekoppeltes bauelement (ccd) |
| US4577232A (en) * | 1984-08-31 | 1986-03-18 | Texas Instruments Incorporated | Line addressed charge coupled imager |
| DD236625A1 (de) * | 1985-01-22 | 1986-06-11 | Werk Fernsehelektronik Veb | Ccd-matrix mit spaltentransfer und punktweisem anti-blooming |
| US4906584A (en) * | 1985-02-25 | 1990-03-06 | Tektronix, Inc. | Fast channel single phase buried channel CCD |
| US4725872A (en) * | 1985-02-25 | 1988-02-16 | Tektronix, Inc. | Fast channel single phase buried channel CCD |
| US4613402A (en) * | 1985-07-01 | 1986-09-23 | Eastman Kodak Company | Method of making edge-aligned implants and electrodes therefor |
| US4642877A (en) * | 1985-07-01 | 1987-02-17 | Texas Instruments Incorporated | Method for making charge coupled device (CCD)-complementary metal oxide semiconductor (CMOS) devices |
| US4673963A (en) * | 1985-08-27 | 1987-06-16 | Texas Instruments Incorporated | High well capacity CCD imager |
| US4668971A (en) * | 1985-08-27 | 1987-05-26 | Texas Instruments Incorporated | CCD imager with JFET peripherals |
| US4821081A (en) * | 1985-08-27 | 1989-04-11 | Texas Instruments Incorporated | Large pitch CCD with high charge transfer efficiency |
| US4746622A (en) * | 1986-10-07 | 1988-05-24 | Eastman Kodak Company | Process for preparing a charge coupled device with charge transfer direction biasing implants |
| US4807004A (en) * | 1986-11-26 | 1989-02-21 | Texas Instruments Incorporated | Tin oxide CCD imager |
| US4814844A (en) * | 1986-12-12 | 1989-03-21 | The United States Of America As Represented By The Secretary Of The Air Force | Split two-phase CCD clocking gate apparatus |
| US4732868A (en) * | 1987-03-30 | 1988-03-22 | Eastman Kodak Company | Method of manufacture of a uniphase CCD |
| US4742016A (en) * | 1987-03-30 | 1988-05-03 | Eastman Kodak Company | Method of manufacture of a two-phase CCD |
| US4900688A (en) * | 1987-06-25 | 1990-02-13 | The United States Of America As Represented By The Secretary Of The Air Force | Pseudo uniphase charge coupled device fabrication by self-aligned virtual barrier and virtual gate formation |
| US5134087A (en) * | 1987-12-17 | 1992-07-28 | Texas Instruments Incorporated | Fabricating a two-phase CCD imager cell for TV interlace operation |
| US4995061A (en) * | 1987-12-17 | 1991-02-19 | Texas Instruments Incorporated | Two-phase CCD imager cell for TV interlace operation |
| US5252509A (en) * | 1988-03-15 | 1993-10-12 | Texas Instruments Incorporated | Ccd imager responsive to long wavelength radiation |
| US5159419A (en) * | 1988-03-15 | 1992-10-27 | Texas Instruments Incorporated | CCD imager responsive to long wavelength radiation |
| US5114833A (en) * | 1988-08-29 | 1992-05-19 | Eastman Kodak Company | Charge-coupled device and process of making the device |
| US4908518A (en) * | 1989-02-10 | 1990-03-13 | Eastman Kodak Company | Interline transfer CCD image sensing device with electrode structure for each pixel |
| JPH0779163B2 (ja) * | 1989-02-28 | 1995-08-23 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| US5325412A (en) * | 1989-05-23 | 1994-06-28 | U.S. Philips Corporation | Charge-coupled device, image sensor arrangement and camera provided with such an image sensor arrangement |
| US4992392A (en) * | 1989-12-28 | 1991-02-12 | Eastman Kodak Company | Method of making a virtual phase CCD |
| US5151380A (en) * | 1991-08-19 | 1992-09-29 | Texas Instruments Incorporated | Method of making top buss virtual phase frame interline transfer CCD image sensor |
| US5436476A (en) * | 1993-04-14 | 1995-07-25 | Texas Instruments Incorporated | CCD image sensor with active transistor pixel |
| US5402459A (en) * | 1993-05-10 | 1995-03-28 | Texas Instruments Incorporated | Frame transfer image sensor with electronic shutter |
| US5369047A (en) * | 1993-07-01 | 1994-11-29 | Texas Instruments Incorporated | Method of making a BCD low noise high sensitivity charge detection amplifier for high performance image sensors |
| US5449908A (en) * | 1993-12-30 | 1995-09-12 | Texas Instruments Incorporated | Hybrid CCD imaging |
| US5502318A (en) * | 1994-02-14 | 1996-03-26 | Texas Instruments Incorporated | Bipolar gate charge coupled device with clocked virtual phase |
| US5430481A (en) * | 1994-03-30 | 1995-07-04 | Texas Instruments Incorporated | Multimode frame transfer image sensor |
| US5491354A (en) * | 1994-08-19 | 1996-02-13 | Texas Instruments Incorporated | Floating gate charge detection node |
| JPH0883901A (ja) * | 1994-08-29 | 1996-03-26 | Texas Instr Inc <Ti> | Ｃｃｄの電荷検出装置 |
| US5516716A (en) * | 1994-12-02 | 1996-05-14 | Eastman Kodak Company | Method of making a charge coupled device with edge aligned implants and electrodes |
| US5556801A (en) * | 1995-01-23 | 1996-09-17 | Eastman Kodak Company | Method of making a planar charge coupled device with edge aligned implants and interconnected electrodes |
| US5652150A (en) * | 1995-06-07 | 1997-07-29 | Texas Instruments Incorporated | Hybrid CCD imaging |
| US5719075A (en) * | 1995-07-31 | 1998-02-17 | Eastman Kodak Company | Method of making a planar charge coupled device with edge aligned implants and electrodes connected with overlying metal |
| US5825840A (en) * | 1996-04-23 | 1998-10-20 | Eastman Kodak Company | Interline sensor employing photocapacitor gate |
| US5837563A (en) * | 1996-08-26 | 1998-11-17 | Texas Instruments Incorporated | Self aligned barrier process for small pixel virtual phase charged coupled devices |
| US5963251A (en) * | 1997-02-03 | 1999-10-05 | Trw Inc. | Frame transfer readout correction |
| US6833613B1 (en) * | 1997-12-18 | 2004-12-21 | Micron Technology, Inc. | Stacked semiconductor package having laser machined contacts |
| US6465820B1 (en) | 1998-09-16 | 2002-10-15 | Dalsa, Inc. | CMOS compatible single phase CCD charge transfer device |
| US6369413B1 (en) * | 1999-11-05 | 2002-04-09 | Isetex, Inc. | Split-gate virtual-phase CCD image sensor with a diffused lateral overflow anti-blooming drain structure and process of making |
| US6680222B2 (en) * | 1999-11-05 | 2004-01-20 | Isetex, Inc | Split-gate virtual-phase CCD image sensor with a diffused lateral overflow anti-blooming drain structure and process of making |
| US6870207B2 (en) | 2000-04-24 | 2005-03-22 | The University Of Connecticut | III-V charge coupled device suitable for visible, near and far infra-red detection |
| US7247892B2 (en) * | 2000-04-24 | 2007-07-24 | Taylor Geoff W | Imaging array utilizing thyristor-based pixel elements |
| US7235824B1 (en) * | 2000-08-09 | 2007-06-26 | Dalsa, Inc. | Active gate CCD image sensor |
| US7265397B1 (en) | 2000-08-30 | 2007-09-04 | Sarnoff Corporation | CCD imager constructed with CMOS fabrication techniques and back illuminated imager with improved light capture |
| US20040012689A1 (en) * | 2002-07-16 | 2004-01-22 | Fairchild Imaging | Charge coupled devices in tiled arrays |
| US20040012688A1 (en) * | 2002-07-16 | 2004-01-22 | Fairchild Imaging | Large area charge coupled device camera |
| US20040012684A1 (en) * | 2002-07-16 | 2004-01-22 | Fairchild Imaging | Image reconstruction techniques for charge coupled devices |
| US6818483B2 (en) * | 2002-07-16 | 2004-11-16 | Fairchild Imaging | Large area, fast frame rate charge coupled device |
| US20050029553A1 (en) * | 2003-08-04 | 2005-02-10 | Jaroslav Hynecek | Clocked barrier virtual phase charge coupled device image sensor |
| US7541627B2 (en) * | 2004-03-08 | 2009-06-02 | Foveon, Inc. | Method and apparatus for improving sensitivity in vertical color CMOS image sensors |
| US7851822B2 (en) * | 2006-06-27 | 2010-12-14 | Eastman Kodak Company | Full frame ITO pixel with improved optical symmetry |
| KR101124653B1 (ko) | 2007-03-30 | 2012-03-20 | 파나소닉 전공 주식회사 | 공간 정보 검출 장치 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3796932A (en) * | 1971-06-28 | 1974-03-12 | Bell Telephone Labor Inc | Charge coupled devices employing nonuniform concentrations of immobile charge along the information channel |
| NL181766C (nl) * | 1973-03-19 | 1987-10-16 | Philips Nv | Ladingsgekoppelde halfgeleiderschakeling, waarbij pakketten meerderheidsladingsdragers door een halfgeleiderlaag evenwijdig aan de halfgeleiderlaag kunnen worden overgedragen. |
| US3852799A (en) * | 1973-04-27 | 1974-12-03 | Bell Telephone Labor Inc | Buried channel charge coupled apparatus |
| NL7311600A (nl) * | 1973-08-23 | 1975-02-25 | Philips Nv | Ladingsgekoppelde inrichting. |
| US4065847A (en) * | 1974-01-04 | 1978-01-03 | Commissariat A L'energie Atomique | Method of fabrication of a charge-coupled device |
| US3918997A (en) * | 1974-12-06 | 1975-11-11 | Bell Telephone Labor Inc | Method of fabricating uniphase charge coupled devices |
| US4047215A (en) * | 1975-01-31 | 1977-09-06 | Texas Instruments Incorporated | Uniphase charge coupled devices |
| US4035906A (en) * | 1975-07-23 | 1977-07-19 | Texas Instruments Incorporated | Silicon gate CCD structure |
-
1978
- 1978-05-16 US US05/906,385 patent/US4229752A/en not_active Expired - Lifetime
-
1979
- 1979-04-26 GB GB7914537A patent/GB2021313B/en not_active Expired
- 1979-05-15 DE DE19792919522 patent/DE2919522A1/de active Granted
- 1979-05-15 JP JP54058752A patent/JPS596072B2/ja not_active Expired
-
1982
- 1982-02-19 JP JP57025826A patent/JPS608634B2/ja not_active Expired
-
1987
- 1987-12-24 HK HK978/87A patent/HK97887A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE2919522A1 (de) | 1979-11-22 |
| JPS57164567A (en) | 1982-10-09 |
| US4229752A (en) | 1980-10-21 |
| JPS5511394A (en) | 1980-01-26 |
| HK97887A (en) | 1987-12-31 |
| GB2021313A (en) | 1979-11-28 |
| JPS596072B2 (ja) | 1984-02-08 |
| GB2021313B (en) | 1982-09-02 |
| DE2919522C2 (ja) | 1992-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS608634B2 (ja) | 単相電荷転送装置 | |
| US9385202B2 (en) | Semiconductor device having a patterned gate dielectric | |
| JP5154347B2 (ja) | 超接合半導体ディバイスおよび超接合半導体ディバイスの製造方法 | |
| KR101296984B1 (ko) | 전하 균형 전계 효과 트랜지스터 | |
| JP2585331B2 (ja) | 高耐圧プレーナ素子 | |
| US6521497B2 (en) | Method of manufacturing a field effect transistor | |
| US5337274A (en) | Nonvolatile semiconductor memory device having adjacent memory cells and peripheral transistors separated by field oxide | |
| JP4094945B2 (ja) | トレンチ二重拡散金属酸化膜半導体セル | |
| JP2817393B2 (ja) | 半導体記憶装置の製造方法 | |
| JP4663836B2 (ja) | 不揮発性メモリ素子及びその製造方法 | |
| JPS6042634B2 (ja) | 電荷結合装置 | |
| US4233616A (en) | Semiconductor non-volatile memory | |
| JP2807523B2 (ja) | 電荷結合素子の製造方法 | |
| US5149664A (en) | Self-aligning ion-implantation method for semiconductor device having multi-gate type MOS transistor structure | |
| US4994875A (en) | Virtual phase charge transfer device | |
| EP0059547A1 (en) | Clock controlled anti-blooming for virtual phase CCD's | |
| JP2002176177A (ja) | 半導体装置及びその製造方法 | |
| JPH0234936A (ja) | 半導体装置およびその製造方法 | |
| JPH0714050B2 (ja) | 電荷転送デバイス | |
| KR920009751B1 (ko) | 필드플레이트를 갖춘 반도체 장치 및 그 제조방법 | |
| JP2001512629A (ja) | パワー半導体デバイス | |
| KR100210857B1 (ko) | 비휘발성 메모리소자 및 그 제조방법 | |
| KR100248824B1 (ko) | 플래시 메모리 장치 및 그 제조 방법 | |
| JPS5924548B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2601446B2 (ja) | 埋込みチヤンネル半導体装置のゲート構造とその製法 |