KR100248824B1 - 플래시 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 및 그 제조 방법.
2. 발명이 해결하고자 하는 기술적 과제
소오스/드레인간의 직렬 저항이 감소되어 전류 구동 능력 및 플래시 메모리의 프로그램 및 이레이즈 특성을 향상을 시키며 공정이 단순화된 플래시 메모리 장치 및 그 제조 방법을 제공한다.
3. 발명의 해결 방법의 요지
본 발명은 n+소오스/드레인 이온주입 및 p+소오스/드레인 이온주입을 같은 단계에서 수행하여 공정 단계를 간소화하고, 소오스/드레인 영역을 같은 물질로 도핑하여 직렬 저항을 감소시키며, 종래의 n-소오스 영역을 대신하여 p+영역과 오프셋을 이루는 n+소오스 영역이 소오스 쪽 이레이즈 동작 역할을 수행하도록 함으로써 단채널 효과를 감소시킨다.
4. 발명의 중요한 용도
플래시 메모리 소자 제조 공정에 이용됨.
Description
본 발명은 플래시 메모리 제조 방법에 관한 것으로 특히, 단채널효과(short channel effect) 및 핫 캐리어 효과(hot carrier effect)를 효과적으로 감소하는 플래시 메모리 소자의 소오스/드레인 형성 방법에 관한 것이다.
첨부된 도면 도1a 내지 도1e는 종래 기술에 따른 플래시 메모리 장치 제조 공정도로써, 이하 이를 참조하여 종래의 플래시 메모리 장치 제조 방법 및 그 문제점을 살펴본다.
먼저, 도1a에 도시된 바와 같이 p-웰이 형성된 실리콘 기판(10) 상에 게이트 산화막(11), 부유(floating) 게이트 전극(12), O-N-O(Oxide-Nitride-Oxide)막(13), 제어(control) 게이트 전극(14)을 차례로 형성하고, 전체 구조 표면에 고농도의 n형 불순물을 주입을 실시하여 n+소오스/드레인 영역(15a, 15b)을 형성한다.
다음으로, 도1b에 도시한 바와 같이 n-소오스 영역을 형성하기 위한 이온주입 마스크용 포토레지스트 패턴(16)을 형성하고 소오스 영역(15a)에 n-이온주입을 실시하여 n-소오스 영역(17a)을 형성한다.
다음으로, 도1c에 도시한 바와 같이 상기 포토레지스트 패턴(16)을 제거한 후 P+드레인 영역을 형성하기 위한 이온주입 마스크용 포토레지스트 패턴(18)을 형성하고, p+드레인 이온주입을 실시하여 p+드레인 영역(17b)을 형성한다.
다음으로, 도1d 도시한 바와 같이 상기 포토레지스트 패턴(18)을 제거하고, 열처리를 실시하여 이온주입에 의한 기판의 손상을 치유하고, 도핑된 불순물을 정렬시킨다.
그러나, 이러한 종래의 플래시 메모리 형성 방법은 게이트 길이가 0.5㎛ 이하인 고집적 플래시 메모리에 적용될 때, p-웰 상의 소오스의 n-영역과 드레인의 p+영역에서 프로그램(program)시와 이레이즈(erase)시의 높은 전압인가에 의한 핫 케리어 효과 및 단채널 효과에 취약하고 특히, 소오스/드레인간의 직렬 저항(series resistance)이 커서 전류 구동 능력이 좋지 못하여 플래시 메모리의 중요한 특성인 프로그램 및 이레이즈 특성이 양호하지 못하고, 생산성 면에서 공정이 복잡하여 수율 저하를 초래하는 단점이 있다.
본 발명은 n+소오스/드레인 이온주입 및 p+소오스/드레인 이온주입을 같은 공정 단계에서 수행하여 공정 단계를 간소화하고, 단채널 효과를 감소시켜 동작 특성을 개선하는 플래시 메모리 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1d는 종래 기술에 따른 플래시 메모리 장치의 제조 공정 단면도.
도2a 내지 도2c는 본 발명에 따른 플래시 메모리 장치의 제조 공정 단면도.
* 도면의 주요 부분에 대한 설명
10, 20: 반도체 기판 11, 21: 게이트 산화막
12, 22: 부유게이트 13, 23: O-N-O막
14, 24: 제어게이트 15a, 25a: 제2 도전형 소스영역
15b, 25b: 제2 도전형 드레인 영역
16, 18: 포토레지스트 패턴 17a, 26a: 제1 도전형 소스영역 17b, 26b: 제1 도전형 드레인 영역
상기 목적을 달성하기 위하여 본 발명은 플래시 메모리 장치에 있어서, 제1 도전형 반도체 기판; 상기 반도체 기판 소정 부위에 적층된 게이트; 상기 게이트 일측벽 부위의 상기 반도체 기판 내부로 침투하여 확산된 고농도의 제2 도전형 소오스 영역; 상기 제2 도전형 소오스 영역 보다 더 깊이 상기 반도체 기판 내부로 확산되며, 상기 제2 도전형 소오스 영역과 오프셋을 이루는 고농도의 제1 도전형 소오스 영역; 상기 게이트 타측벽 부위의 상기 반도체 기판 내부로 침투하여 확산된 제2 도전형 드레인 영역; 상기 제2 도전형 드레인 영역 하부에 형성되는 제1 도전형 드레인 영역을 포함하여 이루어진다.
또한, 플래시 메모리 장치 제조 방법에 있어서, 제1 도전형 반도체 기판 상의 소정 부위에 적층 게이트를 형성하는 단계; 제1 이온주입을 실시하여 상기 반도체 기판 내부로 고농도의 제2 도전형 소오스 및 드레인 영역을 형성하는 단계; 및 제2 이온주입을 실시하여 상기 제2 도전형 소오스 영역 하부에 상기 제2 도전형 소오스 영역과 오프셋을 이루는 고농도의 제1 도전형 소오스 영역을 형성하고, 제2 도전형 드레인 영역 하부에 고농도의 제1 도전형 드레인 영역을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면 도2a 내지 도2c를 참조하여 본 발명의 일실시예를 상술한다.
먼저, 도2a에 도시한 바와 같이 p-웰이 형성된 실리콘 기판(20) 상에 게이트 산화막(21), 부유 게이트 전극(22), O-N-O(Oxide-Nitride-Oxide)막(23), 제어 게이트 전극(24)을 차례로 형성한다.
다음으로, 도2b에 도시한 바와 같이 전체 구조 표면에 고농도 n형 불순물 이온 주입하여 p-웰(21) 상에 n+소오스/드레인 영역(25a, 25b)을 형성한다.
다음으로, 도2c에 도시한 바와 같이 고농도 보론(Boron) 불순물을 이온 주입하여 p+소오스/드레인 영역(26a, 26b)을 형성한다. 이때, 이온주입 에너지를 조절하여 n+소오스/드레인(25a,25b) 하부에 접합(26a, 26b)이 형성되도록 하는데, 이온주입 방향을 드레인 쪽에서 소오스 쪽으로 경사지도록 한다. 따라서 도시한 바와 같이 n+소오스 영역(25a)과 p+소오스 영역(25b) 사이에 A의 폭을 갖는 오프셋(offset)을 이루어 단채널 효과를 감소시킬 수 있다. 이어서, 상기 방법으로 형성된 전체 구조에 열처리를 실시하여 이온주입에 의한 기판의 손상을 치유하고, 도핑된 불순물을 정렬시킨다.
상기와 같은 본 발명의 일실시예에 나타난 바와 같이 본 발명은 n+소오스/드레인 이온주입 및 p+소오스 드레인 이온주입을 같은 단계에서 수행하여 공정 단계를 간소화하고, 소오스/드레인 영역을 같은 물질로 도핑하여 직렬 저항을 감소시키며 종래의 n-소오스 영역을 대신하여 p+영역과 폭(A) 만큼 오프셋을 이루는 n+소오스 영역이 소오스 쪽 이레이즈 동작 역할을 수행하도록 함으로써 단채널 효과를 감소시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 본 발명은 공정 단계를 간소화하여 제조 공정 상의 생산성을 향상시키는 효과가 있으며, 또한 단채널 효과를 줄임으로써 플래시 메모리 장치의 특성을 향상시키는 효과가 있다.
Claims (7)
- 제1 도전형 반도체 기판;상기 반도체 기판 소정 부위에 적층된 게이트;상기 게이트 일측벽 부위의 상기 반도체 기판 내부로 침투하여 확산된 고농도의 제2 도전형 소오스 영역;상기 제2 도전형 소오스 영역 보다 더 깊이 상기 반도체 기판 내부로 확산되며, 상기 제2 도전형 소오스 영역과 오프셋을 이루는 고농도의 제1 도전형 소오스 영역;상기 게이트 타측벽 부위의 상기 반도체 기판 내부로 침투하여 확산된 제2 도전형 드레인 영역;상기 제2 도전형 드레인 영역 하부에 형성되는 제1 도전형 드레인 영역을 포함하여 이루어지는 플래시 메모리 장치.
- 제 1 항에 있어서,상기 오프셋의 길이는 0.2 내지 0.7 ㎛인 플래시 메모리 장치.
- 제 1 항에 있어서,상기 제1 도전형 소오스 및 드레인 영역은 p형 불순물 영역, 상기 제2 도전형 소오스 및 드레인 영역은 n형 불순물 영역인 플래시 메모리 장치.
- 제1 도전형 반도체 기판 상의 소정 부위에 적층 게이트를 형성하는 단계;제1 이온주입을 실시하여 상기 반도체 기판 내부로 고농도의 제2 도전형 소오스 및 드레인 영역을 형성하는 단계; 및제2 이온주입을 실시하여 상기 제2 도전형 소오스 영역 하부에 상기 제2 도전형 소오스 영역과 오프셋을 이루는 고농도의 제1 도전형 소오스 영역을 형성하고, 제2 도전형 드레인 영역 하부에 고농도의 제1 도전형 드레인 영역을 형성하는 단계를 포함하여 이루어지는 플래시 메모리 장치 제조 방법.
- 제 4 항에 있어서,상기 제2 이온주입은 드레인 영역에서 소오스 영역의 방향으로 경사진 이온주입로 실시하는 플래시 메모리 장치 제조 방법.
- 제 4 항에 있어서,상기 오프셋의 길이가 0.2 내지 0.7 ㎛ 가 되도록 상기 경사진 이온 주입 공정을 실시하는 플래시 메모리 장치 제조 방법.
- 제 4 항에 있어서,상기 제1 도전형 소오스/드레인 영역은 p형 불순물 영역, 상기 제2 도전형 소오스/드레인 영역은 n형 불순물 영역인 플래시 메모리 장치 제조 방법.
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