KR970011161B1 - 불휘발성 반도체 메모리장치 및 그 제조방법 - Google Patents

불휘발성 반도체 메모리장치 및 그 제조방법 Download PDF

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Abstract

내용없음.

Description

불휘발성 반도체 메모리장치 및 그 제조방법
제1도 내지 제3도는 종래의 EEPROM셀 단면구조도.
제4도는 본 발명의 제1실시예에 의한 EEPROM셀 단면구조도.
제5도는 본 발명의 제1실시예에 의한 EEPROM셀 제조방법을 나타낸 공정순서도.
제6도는 본 발명의 제2실시예에 의한 EEPROM셀 단면구조도.
제7도는 본 발명의 제3실시예에 의한 EEPROM셀 단면구조도.
제8도는 본 발명의 제4실시예에 의한 EEPROM셀 단면구조도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 필드산화막
13 : 제1활성영역 14 : 제1절연층
15 : 플로팅게이트 16 : 절연층
17 : 컨트롤게이트 18a : 제2활성영역
18b : 제3활성영역 19 : 제4활성영역
20 : 제5활성영역
본 발명의 불휘발성 메모리 소자 및 그 제조방법에 관한 것으로서, 특히 고집적화가 가능하고 프로그램 및 소거동작의 특성 향상에 적당하도록 한 EEPROM(Electrically erasable & programmable read only memory)셀 및 이의 제조방법에 관한 것이다.
EEPROM은 FET(Field Effect Transistor)구조에서의 반도체 기판의 소오스와 드레인 영역 사이에 형성되는 채널영역상에 절연층을 개재하여 형성된 플로팅게이트(Floating gate)와 이 플로팅게이트상에 역시 절연층을 개재하여 형성된 컨트롤게이트를 이용하여 동작하는 소자이다.
이러한 EEPROM은 지금까지 극히 제한된 분야에서만 사용되어 왔으나 최근 플래쉬(Flash) 메모리에 대한 관심이 높아지면서 그 응용분야가 확대되고 있다. 가장 일반적인 EEPROM셀 구조를 제1도에 도시하였다.
제1도에 도시된 바와 같이 EEPROM셀은 컨트롤 게이트(6)와 기판(1)사이에 플로팅게이트(4)가 존재하는데 이 플로팅게이트(4)에 핫 일렉트론(Hot electron)이 주입되어 셀전체의 문턱전압이 높아지게 되면 프로그램된 것으로 보며, 이 플로팅게이트내의 전자를 제거함으로써 셀의 문턱전압이 원상태로 되면 소거(erase)된 것으로 간주한다. 여기서, 핫 일렉트론(Hot electron)이란 강한전계에 의해 가속화됨으로써 높은 에너지를 갖는 상태의 전자(electron)를 의미한다.
제1도의 구조일 경우, 프로그램시에는 드레인(2b)족에 고전압을 인가함으로써 발생하는 드레인 아발란치(avalanche) 핫 일렉트론(hot electron)를 이용하여 전자를 주입시키고, 소거시에는 소오스(2a)쪽에 고전압을 인가하여 소오스(2a)쪽의 얇은 터널링산화막(3)을 통하여 플로팅게이트내의 전자를 방출시킴으로써 전자를 제거한다.
제2도는 종래 EEPROM셀의 다른 구조를 도시한 것으로, 제1도의 구조에서와 같은 별도의 터널링 산화막없이 제조된 구조로서 프로그램 및 소거동작은 상술한 제1도의 셀구조와 동일한 원리에 의해 이루어지는데 이 구조는 플래쉬 메모리에 사용되기도 하는 것이다.
상기 제1도 및 제2도의 셀구조에 있어서, 프로그램 특성을 좋게 하기 위해서는 드레인(2b)쪽에 고전계를 발생시켜야 하고, 소거특성을 좋게 하기 위해서는 소오스(2a)쪽에 고전압이 인가되었을때 전압 브레이크 다운(Junction breakdown)이 발생하지 않도록 접합 브레이크다운 특성을 개선시켜야 한다.
이와같은 특성개선을 위하여 제안된 구조로써 미국특허 4,972,371호에 제시된 구조를 제3도에 도시하였다. 제3도의 EEPROM셀 구조는 드레인(2b)쪽에는 고농도로 불순물이 도핑된 P+영역(7)을 형성하여 전계를 높였고, 소오스(2a)쪽에는 저농도로 도핑된 N-영역(8)을 형성하여 접합 브레이크다운 특성을 개선시켰다.
그러나 이 구조의 경우에는 소오스와 드레인을 각각 다르게 형성해야 하므로 제조공정시 포토리소그래피공정이 상기 제1도 및 제2도의 구조에 비해 2번이상 추가되어야 하므로 제조 공정이 매우 번거로운 문제점이 있다.
본 발명은 상술한 종래 기술의 문제점들을 해결하기 위한 것으로, 고집적화가 가능하며 프로그램 및 소거동작의 특성을 향상시킬 수 있는 불휘발성 반도체 메모리장치 및 이의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명의 불휘발성 반도체 메모리장치는 제1도전형 반도체기판 소정영역에 형성된 제2도전형의 저농도 제1활성영역, 상기 제1활성영역 타측에 형성된 제2도전형의 고농도 제3활성영역, 상기 제3활성영역을 둘러싸며 형성된 플로팅게이트 및 상기 플로팅게이트상에 제2절연층을 개재하여 형성된 컨트롤게이트를 포함하여 이루어진 것을 특징으로 한다.
상기 목적을 달성하기 위해 본 발명의 불휘발성 반도체 메모리장치의 제조방법은 제1도전형의 반도체기판 소정영역에 제2도전형의 불순물을 고농도로 이온 주입하여 제1활성영역을 형성하는 단계, 상기 제1활성영역상에 제1절연층, 제1도전층, 제2절연층, 제2도전층을 차례로 적층형성하는 단계, 상기 제2도전층, 제2절연층, 제1도전층을 소정 패턴으로 패터닝하여 플로팅게이트 및 컨트롤게이트를 형성하는 단계, 제2도전형의 불순물을 고농도로 이온 주입하여 상기 플로팅게이트 및 컨트롤게이트 양단의 반도체 기판영역에 제2활성영역 및 제3활성영역을 형성하는 단계 및 상기 제3활성영역 부위에만 선택적으로 제1도전형의 불순물을 고농도로 이온 주입하여 제4활성영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다. 제4도는 본 발명의 제1실시예에 의한 EEPROM셀 구조를 도시한 것이다.
본 발명의 EEPROM셀 구조는 제4도에 도시한 바와 같이 반도체기판(10)상에 제1절연층(14)을 개재하여 형성된 플로팅게이트(15)와, 이 플로팅게이트(15)상에 층간절연층(16)을 개재하여 형성된 컨트롤게이트(17)의 적층 게이트 구조를 가지며, 상기 게이트 하부의 반도체 기판에 형성된 N-영역인 제1활성영역(13)과, 이 제1활성영역(13)의 양단에 각각 형성된 N+영역인 제2활성영역(18a) 및 제3활성영역(18b)으로된 소오스 (18a) 및 드레인(18b)영역과, 제3활성영역(18b)을 둘러싸며 형성된 P+영역인 제4활성영역(19)을 갖추고 있다.
상기와 같은 구조의 본 발명의 EEPROM셀은 소오스(18a)측에 저농도 N-영역인 제1활성영역(13)이 형성되어 있는 소거동작시 생길 수 있는 접합브레이크다운이 개선되며 전체적인 소오스측 접합영역(18a 및 13)과 게이트와의 오버랩이 최대화되므로 소거시의 동작속도가 개선된다.
또한 드레인(18b)쪽에는 고농도 도핑된 P+영역(19)이 형성되어 있는 고전계(high electric field)가 생성되므로 프로그램 속도가 개선된다.
제5도는 본 발명의 제1실시예에 의한 불휘발성 반도체 메모리장치의 제조방법을 공정순서에 따라 나타낸 것이다. 제5도를 참조하여 설명하면 먼저, 제5도(a)에 도시한 바와 같이 제1도전형의 반도체 기판으로서, 예컨대 P형 반도체기판(10)에 소자분리공정으로 통상의 LOCOS(Local Oxidation Of Silicon) 공정에 의해 필드산화막(11)을 형성하여 소자분리영역과 활성영역을 정의한다.
이어서 제5도(b)에 도시된 바와 같이 상기 반도체 기판(10)상에 희생산화막(12)을 형성한후, 제2도전형 불순물로서 N형 불순물을 저농도로 주입하여 제1접합깊이를 갖는 제1활성영역인 N-영역(13)을 형성한다.
다음에 제5도(c)에 도시한 바와 같이 상기 희생산화막을 제거하고 나서 제1절연층(14)을 상기 N-영역(13)이 형성된 기판상에 형성한 다음 제1절연층(14)상에 제1도전층(15), 제2절연층(16), 제2도전층(17)을 차례로 형성한 후, 포토리소그래피 공정을 통해 상기 제2도전층, 제2절연층, 제1도전층을 소정 패턴으로 패터닝하여 플로팅게이트(15) 및 컨트롤게이트(17)를 형성한다.
이때, 상기 게이트 형성을 위한 제1도전층 및 제2도전층은 폴리실리콘으로 형성하는 것이 바람직하다.
이어서 제5도(d)에 도시한 바와 같이 N형 불순물을 고농도로 이온 주입하여 상기 적층 형성된 플로팅게이트(15) 및 컨트롤게이트(17)에 셀프얼라인(self-align)되게 하여 게이트양단의 반도체 기판영역에 제2접합깊이를 갖는 N+영역인 제2활성영역(18a) 및 제3활성영역(18b)을 각각 형성한다.
이때, 상기 형성된 제1활성영역(13)은 게이트영역 하부에 남아있게 된다. 다음에 제5도(e)에 도시한 바와 같이 포토레지스트(P/R)를 이용하여 소정 부분은 마스킹한 후, 제1도전형의 불순물로서 P형 불순물을 선택적으로 고농도 이온 주입하여 상기 형성된 제3활성영역(18b)을 감싸는 P+영역으로서 제3접합깊이를 갖는 제4활성영역(19)을 형성한다.
이때, 제4활성영역(19)의 농도는 제1활성영역(13)의 농도보다 높고, 제2 및 제3활성영역(18a, 18b)의 농도보다 낮게 형성한다. 또한, 제4활성영역(19)의 접합깊이인 제3접합깊이는 상기 제1접합깊이 및 제2접합깊이보다 깊다. 이상과 같이 본 발명은 1회의 포토리소그래피공정에 의해 소오스 및 드레인(18)영역과 소오스측의 N-영역(13), 드레인측의 P+영역(19)을 형성하는 것이 가능하므로 매우 용이한 공정에 의해 EEPROM셀을 제조할 수 있으며, 이에 따라 매우 작은 크기의 소자를 제조할 수 있어 반도체 메모리장치의 고집적화가 가능하게 된다.
한편, 제6도는 본 발명의 제2실시예에 의한 EEPROM셀 구조로서, 상술한 본 발명의 제1실시예의 구조에서 제4활성영역(19)을 둘러싸는 P-영역인 제5활성영역(20)이 추가된 구조이다.
상기 구조에서는 상술한 바와 같이 프로그램 속도를 개선시키기 위한 고전계의 생성을 위해 상기 제3활성영역, 즉 드레인영역(18b)측에 드레인영역을 둘러싸도록 형성된 고농도로 도핑된 P+영역(19)을 P+영역(19)보다 도핑된 불순물 농도가 낮은 P-영역(20)이 둘러싸도록 하여 채널로 사용되는 P형 활성화 영역이 지나치게 높은 문턱전압이 되는 것을 적당하게 조절할 수 있도록 해준다.
상기 본 발명의 제2실시예의 EEPROM셀 구조는 상술한 본 발명의 제1실시예의 제조공정에서 제5도(e)의 공정의 제4활성영역(19)인 P+영역을 형성한 다음 불순물의 농도와 이온 주입 에너지를 조절하여 상기 P형 불순물을 이온 주입하여 상기 제4활성영역(19)을 둘러싸는 P-영역인 제5활성영역(20)을 형성함으로써 제조된다.
제7도는 본 발명의 제3실시예에 의한 EEPROM셀 구조를 도시한 것으로, 상기 제1실시예의 구조에서 제1활성영역(13)을 제2 및 제3활성영역(18a, 18b)보다 깊게 형성함으로써 제2활성영역, 즉 소오스영역(18a)을 제1활성영역인 N-영역(13)이 둘러싸도록 한 것이다.
상기 구조에서는 N+영역인 제2활성영역(18a), 즉 소오스영역을 N-영역인 제1활성영역(13)이 둘러싸도록 하여 소거동작시 소오스에 인가되는 고전압에 의한 전계를 기판쪽으로도 완화시키는 역할을 하도록 함으로써 동작특성을 향상시킨다.
상기 본 발명의 제3실시예에 의한 EEPROM셀은 상기 본 발명의 제1실시예에 의한 EEPROM셀의 제조방법과 동일한 방법에 의해 제조하되, 제1활성영역(13)과 제2 및 제3활성영역(18a, 18b)형성시 불순물 이온주입공정시의 이온주입에너지를 조정하여 제1활성영역(13)을 제2 및 제3활성영역(18a, 18b)보다 깊게 형성한다.
제8도는 본 발명의 제4실시예에 의한 EEPROM셀 구조를 도시한 것으로, 상기 제2실시예와 같이 제4활성영역인 P+영역(19)을 둘러싸는 제5활성영역(20)인 P-영역이 형성됨과 아울러 상기 제3실시예와 같이 제2활성영역(18a)을 둘러싸도록 제1활성영역인 N-영역(13)이 형성된 구조로 되어있다.
상기 제8도에 도시한 구조는 상술한 제2실시예 및 제3실시예의 EEPROM셀 구조를 함께 채용한 구조로서, 제3활성영역, 즉 드레인영역(18b)측에 드레인영역을 둘러싸도록 형성된 고농도로 도핑된 P+영역(19)을 P+영역(19)보다 도핑된 불순물 농도가 낮은 P-영역(20)이 둘러싸도록 하여 채널영역의 문턱전압을 낮게 조정할 수 있도록 함과 동시에 N+영역인 제2활성영역(18a), 즉 소오스 영역을 N-영역인 제1활성영역(13)이 둘러싸도록 하여 소거동작시 소오스에 인가되는 고전압에 의한 전계를 기판족으로도 완화시키는 역할을 하도록 함으로써 동작특성을 향상시킨 것이다.
이와같은 본 발명의 제4실시예에 의한 EEPROM셀은 상술한 제1실시예의 공정과 동일한 공정에 의해 제조하되, 제1활성영역(13)과 제2 및 제3활성영역(18a, 18b) 형성시 불순물 이온 주입공정시의 이온주입에너지를 조정하여 제1활성영역(13)을 제2 및 제3활성영역(18a, 18b)보다 깊게 형성하고, 제4활성영역(19)을 형성한 후 불순물의 농도와 이온주입에너지를 조절하여 다시 P형 불순물을 이온 주입하여 상기 제4활성영역(19)을 둘러싸는 P-영역인 제5활성영역(20)을 형성함으로써 제조한다.
상기 제2, 제3, 제4실시예에 의한 EEPROM셀은 상술한 바와 같이 제1실시예의 제조공정과 동일한 공정에 의해 제조가 가능하므로 제1실시예와 마찬가지로 용이한 공정에 의해 보다 특성이 개선된 EEPROM셀을 제조할 수 있게 된다.
이상 상술한 바와 같이 본 발명에 의하면, 소거 및 프로그램의 동작속도 향상등의 동작특성이 개선된 EEPROM을 구현할 수 있으며, 용이한 제조공정에 의해 고집적화된 EEPROM의 실현을 가능하게 한다.

Claims (18)

  1. 제1도전형의 반도체기판(10) 소정영역에 형성된 제2도전형의 저농도 제1활성영역(13)과, 상기 제1활성영역(13) 일측에 형성된 제2도전형의 고농도 제2활성영역(18a), 제1활성영역(13) 타측에 형성된 제2도전형의 고농도 제3활성영역(18b), 상기 제3활성영역(18b)을 둘러싸며 형성된 제1도전형의 고농도 제4활성영역(19), 상기 제1활성영역(13)상에 제1절연층(14)을 개재하여 형성된 플로팅게이트(14) 및 상기 플로팅게이트(14)상에 제2절연층(15)을 개재하여 형성된 컨트롤게이트(16)를 포함하여 이루어진 것을 특징으로 하는 불휘발성 반도체 메모리장치.
  2. 제2항에 있어서, 상기 제1활성영역(13)은 N형 불순물이 저농도로 도핑되어 형성된 N-영역임을 특징으로 하는 불휘발성 반도체 메모리장치.
  3. 제1항에 있어서, 상기 제2활성영역(18a)은 N형 불순물이 고농도로 도핑되어 형성된 N+소오스영역임을 특징으로 하는 불휘발성 반도체 메모리장치.
  4. 제1항에 있어서, 상기 제3활성영역(18b)은 N형 불순물이 고온도로 도핑되어 형성된 N+드레인 영역임을 특징으로 하는 불휘발성 반도체 메모리장치.
  5. 제1항에 있어서, 상기 제4활성영역(19)은 P형 불순물이 고온도로 도핑되어 형성된 P+영역임을 특징으로 하는 불휘발성 반도체 메모리장치.
  6. 제1항에 있어서, 상기 제2 및 제3활성영역(18a, 18b)의 깊이가 상기 제1활성영역(13)깊이보다 깊게 형성된 것을 특징으로 하는 불휘발성 반도체 메모리장치.
  7. 제1항에 있어서, 상기 제1활성영역(13)의 깊이가 상기 제2 및 제3활성영역(18a, 18b)의 깊이보다 깊게 형성된 것임을 특징으로 하는 불휘발성 반도체 메모리장치.
  8. 제7항에 있어서, 상기 제1활성영역(13)이 그 일측에 형성된 제2활성영역(18a)을 감싸는 형태로 형성된 것을 특징으로 하는 불휘발성 반도체 메모리장치.
  9. 제1항에 있어서, 상기 제4활성영역(19)을 둘러싸며 형성된 제2도전형의 저농도 제5활성영역(20)이 더 포함되는 것을 특징으로 하는 불휘발성 반도체 메모리장치.
  10. 제9항에 있어서, 상기 제5활성영역(20)은 P형 불순물이 저농도로 도핑되어 형성된 P-영역임을 특징으로 하는 불휘발성 반도체 메모리장치.
  11. 제1항 및 제8항에 있어서, 상기 제4활성영역(19)을 둘러싸며 형성된 제2도전형의 저농도 제5활성영역(20)이 더 포함되는 것을 특징으로 하는 불휘발성 반도체 메모리장치.
  12. 제1항에 있어서, 상기 제4활성영역(19)은 상기 제1활성영역(13)의 농도보다 높고 제2 및 제3활성영역(18a, 18b)의 농도보다 낮은 농도를 가지는 것을 특징으로 하는 불휘발성 반도체 메모리장치.
  13. 제1도전형의 반도체 메모리기판(10)의 소정영역에 제2도전형의 불순물을 저농도로 이온주입하여 제1활성영역(13)을 형성하는 단계, 상기 제1활성영역상에 제1절연층(14), 제1도전층(15), 제2절연층(16), 제2도전층(17)을 차례로 형성하는 단계, 상기 제2도전층, 제2절연층, 제1도전층을 소정 패턴으로 패터닝하여 플로팅게이트(15) 및 컨트롤게이트(17)을 형성하는 단계, 제2도전형의 불순물을 고농도로 이온 주입하여 상기 플로팅 게이트 및 컨트롤게이트 양단의 반도체 기판영역에 제2활성영역(18a) 및 제3활성영역(18b)을 형성하는 단계, 및 상기 제3활성영역 부위에만 선택적으로 제1도전형의 불순물을 고농도로 이온주입하여 제4활성영역(19)을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  14. 제13항에 있어서, 상기 제2활성영역(18a)과 제3활성영역(18b)을 형성하는 단계는 N형 불순물을 고농도로 이온주입하여 상기 적층 형성된 플로팅게이트(14) 및 컨트롤게이트(16)에 셀프얼라인되는 N+영역을 반도체 기판에 형성하는 공정에 의해 이루어짐을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  15. 제13항에 있어서, 상기 제2활성영역(18a) 및 제3활성영역(18b)는 상기 제1활성영역(13)의 깊이보다 깊은 깊이를 갖도록 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  16. 제13항에 있어서, 상기 제2활성영역(18a) 및 제3활성영역(18b)은 상기 제1활성영역(13)의 깊이보다 얕은 깊이를 갖도록 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  17. 제13항에 있어서, 상기 제4활성영역(19)을 형성하는 단계후에 제4활성영역을 둘러싸는 제1도전형의 저농도 제5활성영역(20)을 형성하는 단계가 더 포함되는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  18. 제17항에 있어서, 상기 제5활성영역(20)을 형성하는 단계는 상기 제4활성영역(19)을 형성한 후에 제4활성영역 형성을 위한 이온주입공정시의 제1도전형의 불순물의 농도와 이온 주입에너지를 조절하여 다시 제1도전형의 불순물을 저농도로 이온주입하는 공정에 의해 이루어짐을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
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