KR960003500B1 - 프로그래머블 롬(Programmable ROM)의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

프로그래머블 롬(Programmable ROM)의 제조방법
제1도는 종래 기술의 EPROM 또는 플래쉬 EEPROM셀의 소오스/드레인 구조를 도시한 도면.
제2도는 본 발명에 따른 EPROM 또는 플래쉬 EEPROM셀의 소오스/드레인 구조를 도시한 도면.
제3도는 소오스/드레인 영역에 주입되는 불순물의 농도 분포도.
제4a도 내지 제4g도는 본 발명에 따른 EPROM 또는 플래쉬 EEPROM의 제조공정을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 필드 산화물
3 : 제1게이트 산화막 4 : 제1폴리층
5 : 제2게이트 산화막 6 : 폴리산화막
7 : 제2폴리층 8 : 질화막
9 : 스페이서 10 : 포토레지스트층
본 발명은 메모리된 내용의 소거 및 재프로그램이 가능한 프로그래머블 롬(Programmable ROM)에 관한 것으로, 특히 적층게이트(Stacked-Gate)형의 EPROM(Erasable Programmable Read Only Memory) 또는 플래쉬 EEPROM(Flash Electrically Erasable Programmable Read Only Memory)을 제조하는 방법에 관한 것이다.
반도체 메모리의 집적도가 커지고 소자의 사이즈는 계속 작아지면서, 트랜지스터의 소오스/드레인 구조는 LDD(Lightly Doped Drain) 또는 DDD(Double Doped Drain)구조가 유망하게 사용되고 있다. 그런데 이때에 메모리 셀에도 같은 구조의 소오스/드레인을 형성하는 경우, EPROM이나 플래쉬 EEPROM에서 열전자(hot-electron)를 이용하여 프로그램을 하게 될 때 LDD 또는 DDD구조의 n-영역 때문에 프로그램 효율이 저하되는 단점이 있다.
이러한 프로그램 효율저하를 개선시키기 위해, 종래의 EPROM이나 플래쉬 EEPROM에서는 제1도에 도시한 바와같이, 메모리 셀의 소오스/드레인 구조를 단순한 n+영역만으로 형성시키는 경우가 있다. 그러나 이때에는 기판(P-타입)과 n+영역의 접합상태가 급격하게 되므로 접합 캐패시턴스(Junction Capacitance)가 증가하는 문제가 발생한다.
본 발명은 상기한 종래기술의 단점 등을 감안하여 창안한 것으로, 본 발명에 따른 트랜지스터의 소오스/드레인 구조는 주변회로에서 사용되는 트랜지스터에서는 신뢰성 등의 특성이 우수한 LDD 또는 DDD구조를 이루는 한편, 메모리 셀의 소오스/드레인 구조는 소오스/드레인 방향으로는 종래의 n+구조와 동일하게 하여 열전자에 의한 프로그램 효율이 양호하게 유지되게 하며, 기판방향으로는 DDD구조를 이루게 하여 기판과 경사진 접합(Graded Junction)을 형성시켜 접합 캐패시턴스를 종래의 n+구조에 비해 낮출 수 있게 한다.
이하 첨부도면을 참고로 하여 본 발명을 더욱 상세히 설명하기로 한다.
제2도는 본 발명에 따른 EPROM 또는 플래쉬 EEPROM셀의 소오스/드레인 구조를 보이는 단면도이다. 제2도에 도시된 구조에서 필드 산화막(FOX), 플로우팅 게이트(FG), 콘트롤 게이트(CG), 등의 구성은 제1도에 도시된 종래기술의 것과 동일한 것이다.
본 발명에 따른 셀 구조는 도시된 바와같이, 소오스/드레인이 플로우팅 게이트(FG)와 겹쳐지는 부근의 농도는 n+로서 높게 하여 열전자에 의한 프로그램 효율은 종전 n+구조와 동일하게 유지하며, X방향(기판방향)의 농도분포는 n+영역 밑에 n-가 존재하게 하여 LDD 또는 DDD구조와 같이 경사진 접합을 이루게 함으로써, 제1도에 도시된 종래의 n+구조에 비해 접합 캐패시턴스를 낮추는 동시에 접합 항복전압(Junction Breakdown Voltage)을 증가시키는 효과를 갖는다.
제3도는 소오스/드레인 영역을 형성하기 위한 기판상에 주입되는 불순물의 농도분포를 도시한 것이다. 불순물농도는 X방향(기판방향)으로 완만한 경사를 이루도록 분포되어 기판과의 접합 캐패시턴스를 종래의 n+영역만으로 이루어진 소오스/드레인 구조에 비해 감소된다 .
본 발명에 따라 적층게이트형의 EPROM 또는 플래쉬 EEPROM을 제조하는 공정은 제4a도 내지 제4g도를 참고로 설명되겠다. 제4a도 내지 제4g도에서, 오른쪽에 도시한 것은 메모리 셀 영역을 형성시키기 위한 것이고 왼쪽에 도시한 것은 주변회로용 트랜지스터를 형성하기 위한 것이다.
제4a도는 기판(1)위에 필드 산화물(2)과 제1게이트 산화막(3)을 형성시킨 후 제1폴리층(4)을 1500 내지 2000Å정도의 두께로 증착(Deposition)및 도핑(Doping)한 상태를 도시한 것이다. 제1게이트 산화막(3)은 플래쉬 EEPROM을 제조할 경우 90내지 110Å 두께로 하고 EPROM을 제조하기 위해서는 200내지 300Å정도의 두께로 하면 된다. 메모리 셀 영역에 형성시킨 제1폴리층(4)은 추후에 플로우팅 게이트(FG)로 사용된다.
제4a도에 도시된 공정에 뒤이어, 셀 영역이외에 있는 제1폴리층(4)을 제거한 후 열산화를 하여 제2게이트 산화막(5)을 형성시킨다. 이때에 셀 영역에도 폴리산화막(6)이 형성되어 폴리층간 산화막 IPO(Inter Poly Oxide)으로 사용된다. 다음에 제4b도에 도시된 것처럼, 제2폴리층(7) 및 질화막(8)을 순차적으로 형성시킨다. 셀 영역의 제2플리층(7)은 후에 콘트롤 게이트(CG)로 사용되는 것으로, 폴리실리콘 또는 폴리사이드 등의 물질로 형성될 수 있다. 또한 열산화를 하여 폴리층간 산화막 IPO을 형성하는 대신에, 제1폴리층(4) 위에 소정의 산화물 및 질화물을 먼저 증착시킨 후에 후속산화공정을 행함으로써, 제1폴리층(4)과 제2폴리층(7)간의 절연막이 ONO(Oxide/Nitride/Oxide)구조를 이루게 하여도 된다.
다음에, 마스크를 이용하여 패턴형성을 하고 소정부분의 질화막(8) 및 제2폴리층(7)을 식각한 다음, n-이온 주입을 행한다. 이때에 이온주입 에너지는 50 내지 100KeV정도로 하여 주변회로용 트랜지스터 영역에서는 n-형 불순물이 기판(1)내로 침투되지만 셀 영역에서는 제1폴리층(4)내에만 침투하게 한다. 이온주입을 한 후, 제4c도에 도시한 바와같이, 저온산화막(Low Temperature Oxide) 등의 산화물을 소정의 두께로 증착시키고 비등방성 식각방법으로 소정의 폭을 가진 스페이서(9)를 형성시킨다.
다시, 제4d도에 도시한 것과 같이, 마스크작업을 통하여 주변회로 영역은 포토레지스트층(10)으로 보호하고 셀 영역만 개방시킨 후, 130 내지 180KeV의 고에너지 상태로 n-이온 주입을 행한다. 에너지 상태는 제1폴리층(4)의 두께에 따라 조절할 수 있는데, 주입되는 n-이온은 제1폴리층(4)을 뚫고 지나가 스페이서(9)의 경계와 필드산화물(2)의 경계내의 기판(1)에 존재하도록 한다. 이때 기판(1)에 주입되는 n-이온의 위치는 주변회로 영역보다 좀 더 깊은 곳에 형성되게 한다.
다음에, 제4e도를 보면, 주변회로 영역에는 포토레지스트층(10)이 계속 존재하는 상태에서 동방성식각을 하여 제4d도에 도시된 스페이서(9)를 제거한 다음, 제2폴리층(7) 위의 질화막(8)을 장벽층으로 사용하여 제1폴리층(4)을 비등방성식각한다.
그후, 제4f도에 도시한 바와 같이, 포토레지스트층(10)을 제거한 후에, 필요에 따라 열처리를 하여 n-영역을 어닐링(Annealing)한 다음, As를 이용하여 n+이온 주입을 행한다.
상기한 공정의 결과로 제4g도에 도시된 것처럼 주변회로 트랜지스터에서는 LDD구조를 이루는 한편, 메모리 셀의 소오스/드레인 구조는 소오스/드레인 방향으로는 n+구조를 유지하며 기판방향으로는 DDD(Double Doped Drain)구조를 형성하므로, 메모리 셀의 프로그램 효율은 양호하게 유지되면서 접합 캐패시턴스는 종래에 비해 낮출 수 있다.
이상에서 설명한 바와같이, 본 발명의 방법에 의하면 비교적 간단한 공정에도 불구하고 종래기술에 비해 낮은 접합 캐패시턴스를 유지할 수 있으며 그 전압에서의 동작이 무난하며, 프로그램 효율은 종래의 구조와 대등한 효과를 갖는다.

Claims (5)

  1. 적층 게이트형의 EPROM 및 플래쉬 EEPROM을 포함하는 프로그래머블 롬의 제조방법에 있어서, 기판(1)위에 필드산화물(2)과 제1게이트 산화막(3)을 형성시킨 후 제1폴리층(4)을 1500내지 2000Å정도의 두께로 증착 및 도핑하는 제1단계 공정과, 셀 영역이외에 있는 제1폴리층(4)을 제거한 후 열산화를 하여 제2게이트 산화막(5)(주변회로 영역) 및 폴리산화막(6)(셀 영역)을 형성하고, 제2폴리층(7) 및 질화막(8)을 순차적으로 형성시키는 제2단계 공정과, 마스크를 이용하여 패턴형성을 하고 소정부분의 질화막(8) 및 제2폴리층(7)을 식각한 다음 50 내지 100KeV정도의 에너지로 n-이온주입을 수행하여 주변회로 영역에서만 n-형 불순물이 기판(1) 내로 침투되게 하는 제3단계 공정과, 산화물을 소정두께로 증착시킨 후 비등방성 식각방법으로 소정폭의 스페이서(9)를 형성시키는 제4단계 공정과, 마스크 작업을 통하여 주변회로 영역은 포토레지스트층(10)으로 보호하고 셀 영역만 개방시킨 후, 130 내지 180KeV의 고에너지 상태로 n-이온주입을 행하여 n-이온이 스페이서(9)의 경계와 필드산화물(2)의 경계내의 기판(1)에 더 깊게 침투하게 하는 제5단계 공정과, 등방성 식각을 하여 셀 영역의 스페이서(9)를 제거한 다음, 제2폴리층(7)위의 질화막을 장벽층으로 사용하여 제1폴리층(4)을 식각하는 제6단계 공정과, 주변회로 영역의 포토레지스트층(10)을 제거하고, 필요에 따라 열처리를 하여 n-영역을 열처리 한 다음 n-영역위에 n+이온주입을 행하는 제7단계 공정을 포함하는 프로그래머블 롬의 제조방법.
  2. 제1항에 있어서, 상기 제1단계 공정후에, 소정의 산화물 및 질화물을 먼저 증착시키고나서 상기 제2단계 공정을 수행하여, 제1폴리층과 제2폴리층간의 절연막이 ONO(Oxide/Nitride/Oxide)구조를 이루게 하는 프로그래머블 롬의 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1게이트 산화막(3)은 플래시 EEPROM에서 90 내지 110Å의 두께로 형성하는 프로그래머블 롬의 제조방법.
  4. 제1항 또는 제2항에 있어서, 제2폴리층을 폴리사이드 또는 실리사이드로 형성하는 프로그래머블 롬의 제조방법.
  5. 제1항 또는 제2항에 있어서, 상기 제1게이트 산화막(3)은 EPROM에서 200 내지 300Å의 두께로 형성하는 프로그래머블 롬의 제조방법.
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