JP2001512629A - パワー半導体デバイス - Google Patents

パワー半導体デバイス

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Abstract

(57)【要約】 本発明のパワー半導体デバイスはマルチセル形絶縁ゲート電界効果トランジスタ構造を具え、各セル(100)はメッシュ状ゲート電極(11)の対応する開口部(110)に存在する。各セル(100)及び開口部(110)は縦長側縁（Ｘ）を有する細長形状であり、その縦長側縁に沿ってゲート電極(11)の縦長部分(11x)の下部のゲート絶縁層(12)の下にチャネル領域(1)が存在する。チャネル領域(1)は細長セル(100)の端部（Ｚ）には存在しない。ゲート電極(11)の縦長部分（11x）をゲート絶縁層(12)より厚い厚膜絶縁層(13)上に位置するゲート電極(11)の相互接続部分(11z)によって細長セル(100)の端部を超えて相互接続するのが好ましい。この厚膜絶縁層(13)は隣接する細長セル(100)の互いに対向する、チャネル領域が存在しない端部（Ｚ）の間に存在する。

Description

【発明の詳細な説明】 パワー半導体デバイス 本発明は、マルチセル形絶縁ゲート電界効果トランジスタ構造、例えばＭＯＳ ＦＥＴ（絶縁ゲートユニポーラトランジスタ）又はＩＧＢＴ(絶縁ゲートバイポ ーラトランジスタ)、又はＭＯＳゲートサイリスタを具えるパワー半導体デバイ スに関するものである。本発明はこのようなパワーデバイスを製造する方法にも 関するものである。 マルチセル形絶縁ゲート電界効果トランジスタ構造を具えるパワー半導体デバ イスとしては、各セルがメッシュ状ゲート電極の対応する開口部に存在し、ゲー ト電極が各セルの一導電型のトランジスタ本体領域のチャネル領域上のゲート絶 縁層の上を延在して装置の動作時にチャネル領域内に反対導電型の導通チャネル をゲートするものが既知である。公開欧州特許出願ＥＰ−Ａ−０７１７４４９に このようなパワー半導体デバイスが開示されており、この既知のデバイスでは、 セル及びゲート電極の開口部が縦長側縁を有する細長い形状であり、その縦長側 縁に沿ってゲート電極の縦長部分の下部のゲート絶縁層の下にチャネル領域が存 在する。 ＥＰ−Ａ−０７１７４４９に開示されたセル構造では、隣接するセルのチャネ ル領域をそれらの対向する端部に沿って接合させてアバランシ電流が集中し易い コーナ部を除去している。互いに接合する区域におけるこれらのチャネル領域の ドーピングには注意深い制御が必要とされる．ＥＰ−Ａ−０７１７４４９の実施 例では、これらのチャネル領域をゲート電極の相互接続部分の下部のラテラル拡 散により接合させている。 本発明の目的は、コーナ効果を異なる方法で緩和し、比較的大きな公差で種々 に製造し得る改良形細長セル構成を提供することにある。 本発明の第１の特徴は、多数のセル形絶縁ゲート電界効果トランジスタ構造を 具え、各セルはメッシュ状ゲート電極の対応する開口部に存在し、ゲート電極は 各セル内の一導電型のトランジスタ本体領域のチャネル領域を覆うゲート絶縁層 上 を延在して、デバイスの動作時にチャネル領域内に反対導電型の導通チャネルを ゲートするよう作用し、且つセル及びゲート電極内の開口部は縦長側縁を有する 細長形状であり、その側縁に沿ってゲート電極の縦長部分の下部のゲート絶縁層 の下にチャネル領域が存在するパワー半導体デバイスにおいて、チャネル領域が 細長セルの端部に存在しないことを特徴とする。 本発明のこのようなデバイスの設計及び製造はＥＰ−Ａ−０７１７４４９の設 計及び製造と反対のアプローチを採用し、(ＥＰ−Ａ−０７１７４４９のように チャネル領域を互いに接合させる代わりに、)細長セルの端部にチャネル領域を 設けないようにする。 細長セルの端部にチャネル領域を設けないことは種々のドーピング、絶縁及び ／又はレイアウト技術の一以上の技術を用いて達成することができる。例えば、 使用する技術は適切なゲート電極レイアウトパターン、及び／又は適切なソース 領域レイアウトパターン、及び／又はゲート絶縁層より厚い厚膜絶縁層の挿入、 及び／又はトランジスタ本体領域内への高ドープ領域の挿入である。 従って、一例では、ゲート電極を細長セルの端部から除去することができる。 しかし、ゲート電極の縦長部分をゲート電極の相互接続部分によって細長セルの 端部を超えて相互接続するのが有利であり、この場合にはデバイスのゲート電極 全体の電気抵抗を低減させることができる。これらの相互接続部分はゲート絶縁 層より厚い厚膜絶縁層の上に位置させることができ、この厚膜絶縁層は隣接する 細長セルの互いに対向する、チャネル領域が存在しない端部の間に存在させる。 この厚膜絶縁層は細長セルのチャネル領域が存在しない端部にのみ存在させる ことができる。しかし、この厚膜絶縁層は隣接する細長セルの縦長側縁の間に位 置する厚膜絶縁ストライプとして延在させることもできる。これらの厚膜絶縁ス トライプは隣接するセルのトランジスタ本体領域の間の反対導電型の半導体領域 を覆うゲート電極の縦長部分の中心細長部分の下に存在させることができる。こ の場合、例えば厚膜絶縁層自体をメッシュ状にすることができるとともに、ゲー ト電極と隣接セル間の反対導電型の半導体領域との間のキャパシタを減少させる ことができる。 トランジスタ本体領域と同一導電型の高ドープ領域を細長セルの各端部に存在 させ、この高ドープ領域でこれらの端部においてトランジスタ本体領域をオーバ ドープして細長セルの端部を終端させ、これらの端部にチャネル領域が存在しな いようにすることができる。この高ドープ領域は既存の製造プロセスを用いてセ ル内に予め設けられた高ドープ領域の延長部として簡単に形成することができる 。 本発明の第２の特徴は、本発明の第１の特徴に係るパワー半導体デバイスを製 造するに当たり、 (a)半導体本体部分の表面に、チャネル領域を設ける区域を覆うゲート絶縁層と 細長セルの端部を設ける区域を覆う厚膜絶緑層とを具える絶縁層構造を形成する 工程と、 (b)絶縁層構造の上にゲート電極材料の層を堆積する工程と、 (c)フォトリソグラフィマスキング及びエッチング技術を用いて、ゲート電極材 料の層の上にエッチャントマスクを形成し、ゲート電極材料の露出部分をエッチ 除去して細長形状の開口部を有するメッシュ状ゲート電極を形成することにより 、これらの開口部の縦長側縁がチャネル領域を設けるべき区域に存在し、ゲート 電極の縦長部分がゲート絶縁層上に存在するとともに厚膜絶縁層上に存在するゲ ート電極の相互接続部分により相互接続されたメッシュパターンを形成する工程 と、 (d)半導体本体部分のセルを形成すべき区域内にドーピング工程を実行して各セ ルにトランジスタ本体領域を設け、トランジスタ本体領域の横方向広がりを工程 (c)のメッシュパターンにより細長セルの縦長側縁に沿って限定するとともに、 細長セルの端部において、メッシュ状ゲート電極の開口部内に存在する厚膜絶縁 層のエッジ部分により限定して、これらの開口部の端部においてゲート電極の相 互接続部分の下にトランジスタ本体領域が形成されないようにするドーピング工 程と、 を具えることを特徴とする。 この方法によれば、本発明を既存の製造プロセスの簡単な変更として実現する ことができる。 工程(d)は各セルにトランジスタ本体領域と同一導電型の高ドープ領域も設け るために半導体本体部分のセルを形成すべき区域内に２つのドーピング工程を実 行し、該２つのドーピング工程は同一導電型のドーパントを用いるが一方のドー ピング工程のドーピング濃度を他方のドーピング工程のドーピング濃度より高い ものとすることができる。トランジスタ本体領域と同一導電型の高ドープ領域の 形成は既存の製造プロセスの一部である。しかし、本発明によれば、この高ドー プ領域の横方向広がりを工程(c)のメッシュパターンにより細長セルの縦長側縁 に沿って限定するとともに、細長セルの端部において厚膜絶縁層のエッジ部分に より限定することができる。 工程(c)のメッシュ電極ゲート電極の形成に使用する特定のエッチング処理に 応じて、この電極に形成される細長開口部はエッチャントマスクの開口部より幅 広になる。この場合には、ドーピング工程(d)を高ドープ領域を設ける第１ドー ピング工程と、トランジスタ本体領域を設ける第２ドーピング工程とを具えるこ とができる。高ドープ領域の横方向広がりは工程(d)においてエッチャントマス クのメッシュパターンと厚膜絶縁層のエッジ部分とでマスクすることにより及び 本体部分内の次の横方向拡散により限定することができる。高ドープ領域のこの 横方向拡散は高ドープ領域を厚膜絶縁層のエッジ部分の下まで延長させるととも に、細長セルの端部にいてトランジスタ本体領域をオーバドープして細長セルの 端部をチャネル領域なしで終端させることができる。 本発明のこれらの特徴及び他の特徴及び利点は図面を参照して実施例にき詳細 に以下に詳細に説明する。図面において、 図１は本発明パワー半導体デバイスの多数のセル形絶縁ゲート電界効果トラン ジスタ構造のレイアウトの一部分の平面図であり、 図２は図１のトランジスタ構造の１つの細長セルの対向端部の拡大平面図（そ の半導体本体領域も示す）であり、 図３Ａは図２のＡ−Ａ線上の断面図であり、 図３Ｂは図２のＢ−Ｂ線上の細長セルの端部の断面図であり、 図４は本発明の第２の実施例を説明するための、図１のトランジスタ構造のレ イアウトの変更を示す平面図であり、 図５Ａ及び５Ｂは本発明の第２の実施例を説明するための、図３Ａ及び図３Ｂ の断面図の変更を示す図であり、 図６〜図８は本発明製造方法により製造中の種々の製造段階における図３Ａ及 び３Ｂの半導体デバイス部分の断面図であり、 図９Ａ及び９Ｂは本発明製造方法の変形例による一製造段階における図５Ａ及 び５Ｂのデバイス構造の変更を示す。 これらの図は概略図であって、一定の率で描いてない。これらの図の各部の相 対的寸法及び寸法比は図解の都合上及び明瞭のために拡大又は縮小されている。 また、種々の実施例における対応する部分又は類似の部分は同一の符号で示され ている。 図１−３に示すパワー半導体デバイスはマルチセル形絶縁ゲート電界効果トラ ンジスタ構造を具え、各セル100はメッシュ状ゲート電極11の対応する開口部110 に存在する。ゲート電極11は各セル100内の一導電型(図３Ａ及び３Ｂの実施例で はｐ型)のトランジスタ本体領域２の表面(チャネル領域１を提供する)を覆うゲ ート絶縁層12の上を延在する。ゲート電極11はデバイスの動作時にチャネル領域 内に反対導電型(特定の実施例ではｎ型)の導通チャネルをゲートする作用をなす 。図１−３に示す特定の実施例では、デバイスはｎチャネルエンハンスメント形 であり、上側ゲート電極11によりｐ型トランジスタ本体領域２内にｎ型導通チャ ネルが誘起される。導通チャネルはトランジスタ構造のソース領域４からの前記 反対導電型の電荷キャリア(即ち特定の実施例では電子)からなる。トランジスタ 本体領域２は、隣接するセル100のトランジスタ本体領域２の間を半導体本体10 の上表面まで延在する反対導電型(特定の実施例ではｎ型)のドレインドリフト領 域８内に設けられる。 セル100及びゲート電極11内の開口部110は縦長側縁Ｘを有する細長形状であり 、その縦長側縁においてチャネル領域１がゲート電極11の縦長部分11xの下部の ゲート絶縁層12の下に存在する。本発明では、チャネル領域１を細長セル100の 端部Ｚに存在させない。このため、ゲート電極11の縦長部分11xをゲート電極１ １の相互接続部分11zにより細長セル100の端部Ｚを超えて相互接続するが、これ らの相互接続部分11zはゲート絶縁層12より厚膜絶縁層13の上に位置させる。厚 膜絶縁層13は隣接する細長セル100の互いに対向する、チャネル領域が存在しな い端部Ｚの間に存在する。更に、トランジスタ本体領域２と同一導電型の高ドー プ領域３(図３Ｂ参照)を細長セル100の各端部に存在させ、この高ドープ 領域でこれらの端部においてトランジスタ本体領域２をオーバドープして細長セ ル100の端部Ｚをチャネル領域１なしで終端させる。(a)領域３の高いドーピング 濃度及び(b)絶縁層13の大きな厚さ及び(c)ゲート電極11の相互接続部分11zの端 部Ｚからのカットバックのために、導通チャネルを細長セル100の端部Ｚに形成 することはできない。このように、相互接続部分11zは(トランジスタ本体領域２ 上のゲート絶縁層の上の代わりに)高ドープ領域３及び中間ドリフト領域８上の 厚膜絶縁層13の上に位置する。この構成配置によれば、ゲート電極11の相互接続 部分11zがトランジスタ本体領域２内に導通チャネルをソース領域４から誘起す ることはできない。その結果として、ソース領域４は細長セル１００の端部Ｚに おいて不活性になる。 図１−３のデバイスの半導体本体は代表的には高ドープ単結晶シリコン基板９ の上にドレインドリフト領域８を構成する低ドープｎ導電型シリコンエピタキシ ャル層を具えるものとする。このパワー半導体デバイスはバーチカル構成であり 、共通のドレインドリフト領域８を共有する極めて多数の(何百〜何千)の並列接 続細長セルを具える。ＭＯＳＦＥＴデバイスの場合には、基板９はドレインドリ フト領域８と同一導電型にし、その底部主表面にドレイン電極31を接触させる。 ＩＧＢＴデバイスの場合には、基板９は反対導電型にし、その底部主表面にアノ ード電極31を接触させる。各細長セル100はその両端部Ｚに設けてこれらの端部 を終端させるのに加えて、セルの長さに亘って延在する高ドープ領域３を設ける ことができる。従って、この領域３はセル100の縦長側縁Ｘに存在するトランジ スタ本体領域２の間に延在させることができる。領域３は複数の開口で本体表面 まで延在させる、及び／又はソース領域４内で不連続にする。この構成によれば 、領域３及び４をゲート電極11を覆う絶縁層22の窓を介して電極34に接触させる ことができる。電極34はＭＯＳＦＥＴデバイスのソース電極又はＩＧＢＴデバイ スのカソード電極である。デバイスの多数のセル100は本体８、９の対向主表面 におけるこれらの電極３１及び３４の間に並列に接続される。 図１及び図２(及び図４)の平面図に示す種々の特徴を明瞭に区別するために、 以下の表記を使用した。厚膜絶縁層13の区域には一方向のハッチングを付し、ゲ ート電極11の区域には図１(及び図４)では反対方向のハッチングを付したが、図 ２にはハッチングを付してない。点線(....)は図２において高ドープ領域３の輪 郭を示し、破線（----）は図２においてソース領域４の輪郭を示し、一点鎖線(-・ -・-)は図２においてトランジスタ本体領域の輪郭を示す。ソース領域４は本体 表面においてこの領域が覆う領域３の部分をオーバドープする。トランジスタ本 体領域２は図２に示すようにセル端部Ｚにおいて高ドープ領域３によりオーバド ープされる。絶縁層２２の接点窓は図２に示されていない．図２のＢ−Ｂ線上の 断面を示す図３Ｂの断面図は図２の全長を示さず、セル100の各端部から領域3及 び4との電極34との最初の接点までの部分のみを示す。 図１−３のパワー半導体デバイスを製造する方法の特定の実施例を図６−８を 参照して以下に説明する。図６−８は順次の製造工程における対応するデバイス 構造を示す。図６Ａ、７Ａ及び８Ａの構造は図３Ａのデバイス断面に対応し、図 ６Ｂ、７Ｂ及び８Ｂは図３Ｂのデバイス断面に対応する。ドレインドリフト領域 ８を提供する半導体本体部分は、例えば９×１０14燐/cm3以下にドープされたｎ 型シリコンエピタキシャル層８'である。従来公知のように、ドーピングレベル はデバイスの所望の阻止電圧に依存し、６００ボルトデバイスに対しては約２× １０14/cm3にすることができる。図６Ａ及び６Ｂのデバイス構造は次の工程、 (a)エピタキシャル層８'の表面に、セル100(及び特にそれらのチャネル領域)を 設ける区域を覆うゲート絶縁層12と細長セル100の端部Ｚを設ける区域を覆う厚 膜絶縁層１３とを具える、例えば２酸化シリコンの絶縁層構造12,13を形成し、 (b)絶縁層構造12,13の上に多結晶シリコンのようなゲート電極材料の層を堆積し 、 (c)フォトリソグラフィマスキング及びエッチング技術を用いて、ゲート電極材 料の層の上にエッチャントマスク41を形成し、ゲート電極材料の露出部分をエッ チ除去してメッシュ状ゲート電極11を残存させることによりメッシュパターン41 ,11を形成する。 代表的には、ゲート絶縁層12の厚さは０．３μｍ(マイクロメートル)以下、例 えば約８０ｎｍ(ナノメートル)にするとともに、層13の厚さは１μｍ以上にする のが代表的である。ゲート電極11を構成する層は代表的には、例えば０．５μｍ 〜１μｍの範囲の厚さにする。図６Ａ及び６Ｂに示すエッチャントマスク41は代 表的には、例えば2μｍの厚さを有するフォトレジストからなるものとすること ができる。等方性ドライエッチングを用いてフォトレジストマスク41の開口40内 においてゲート電極材料をエッチングすることができる。マスク41の下部のアン ダーカットの結果として、ゲート電極の開口部110はエッチャントマスク41の窓4 0より幅広になる。特定の実施例では、フォトレジストマスク41の窓の幅は、例 えば１１μｍにすることができるが、ゲート電極11の開口部110の幅は、例えば1 5μｍにすることができる。これらの開口部40、110は細長形状であり、特定の実 施例では縦長側縁Ｘの長さは代表的には、例えばこれらの開口部の幅より一桁大 きくすることができる。従って、例えば、特定の実施例では、ゲート電極11の開 口部110は約１５μｍの幅及び約２１０μｍの長さを有するものとすることがで きる。開口部110の縦長側縁はデバイスのチャネル領域１を設ける区域に存在す る。開口部110の間のゲート電極11の縦長部分11xはゲート絶縁層12上に存在する 。ゲート電極11の相互接続部分11zは厚膜絶縁層13の上に存在する。開口部40及 び110は図６Ｂに示すように厚膜絶縁層13の端部を露出する。 図６Ａ及び６Ｂのこの実施例では、エッチャントマスク41の除去前に第１ドー ピング工程を実施する。図６Ａ及び６Ｂに矢印53で示すように、このドーピング 工程はデバイスセル100を形成するエピタキシャル層８'の区域内へのドーパント イオン、例えば硼素の注入を含む。このイオン注入は各セルに領域３のためのド ーピングを与える。特定の実施例では、領域３のための硼素イオンドーズは、例 えば５×１０14/cm2〜２×１０15/cm2の範囲内にする。フォトレジストマスク41 及び厚膜絶縁層13の各々はその下の半導体本体部分８'を硼素イオン53の注入に 対しマスクする。従って、最初に注入された領域３の横方向広がりは図6Aに示す ように細長セル100の縦長側縁Ｘに沿ってフォトマスク41のメッシュパターンに より限定されるとともに、図6Bに示すように細長セル100の各端部において厚膜 絶縁層13のエッジ部分により限定される。 フォトレジストマスク41を既知の方法で除去した後に、層８'内の注入ドーパ ント53を、本体８、９を１１００℃に加熱することによりアニール処理する。こ の加熱処理によりドーパント53をある程度拡散させ(横方向拡散も含む)、得られ る領域３が図7Ｂに示すようにセル100の端部Ｚにおいて厚膜絶縁層13のエッ ジの下部まで延在するようにする。次に、図７Ａ及び７Ｂに示すように、第２ド ーピング工程を実施してトランジスタ本体領域２を設ける。このドーピング工程 も硼素イオン52の注入を具える。この場合の硼素イオンドーズは、例えば３×１ ０13/ｃｍ2〜５×１０14/cm2の範囲にすることができる。この注入の横方向広が りは図７Ａに示すように細長セル１００の縦長側縁Ｘに沿ってゲート電極１１の 側縁により限定されるとともに、図７Ｂに示すように細長セル１００の各端部に おいて厚膜絶縁層１３のエッジ部分により限定される。同一の注入窓を反対導電 型のドーパントイオン54の注入に用いてトランジスタ本体領域2と一緒にソース 領域４を形成することができる。注入ドーパント52及び54を、本体構造を９００ ℃に加熱してアニール処理する。この加熱処理は注入ドーパント52及び54を(及 び領域３のドーパント53も)幾分拡散させるため、得られるトランジスタ本体領 域２はゲート電極11のエッジの下部まで延在し、得られるソース領域４とドレイ ンドリフト領域８との間に、縦長側縁Ｘに沿ってチャネル領域１を形成する(図 ８Ａ参照)。セル100の端部Ｚにおける厚膜絶縁層13のエッジの下でも若干の拡散 が生ずるが(図８Ｂ参照)、この区域ではトランジスタ本体領域２はセル１００の 端部Ｚにおける厚膜絶縁層１３のエッジの下に既に存在する高ドープ領域３によ りオーバドープされる。従って、領域２は端部Ｚには形成されない。注入ソース 領域４は高ドープ領域３より高いドーピング濃度であるため、ソース領域４は領 域３によりオーバドープされない。 図８Ａ及び図８Ｂは次の製造工程を示し、この工程ではソース電極34を半導体 本体表面でソース領域４及び高ドープ領域３の双方に接触させるためにソース領 域４の選択区域を除去する。図８Ａ及び８Ｂに示す実施例では、この除去を例え ばフォトレジストのエッチャントマスク44を用いて実行する。図８Ａ及び８Ｂに 例示する実施例では、フォトレジストマスク44をデバイス構造を覆う絶縁層22( 例えば２酸化シリコン)の上に設ける。ソース領域４の選択区域及びその上の絶 縁層12及び22の区域をフォトレジストマスク44の窓45を介して異方性エッチング 処理(例えばプラズマエッチング)により除去することができる。次に、絶縁層12 及び22を窓45を介して湿式等方性エッチング処理によりエッチバックしてソース 領域４の表面区域を露出させる。フォトレジストマスク44の除去後に、 アルミニウムのようなメタライゼーション層を堆積して電極34を形成することが できる。 本発明の範囲内において多くの変更及び変形が可能である。図1-3の実施例で は、厚膜絶縁層13は隣接するセル100の対向する端部及び端部の間のみを延在す るストライプの形態をしている。図４，５Ａ及び５Ｂは、厚膜絶縁層13が隣接す る細長セル100の縦長側縁Ｘの間に位置する厚膜絶縁ストライプ13xを含むメッシ ュ状である変形例を示す。これらの厚膜絶縁ストライプ13xはドレインドリフト 領域８を覆うゲート電極11の縦長部分11xの中心細長部分の下に存在する。これ らのストライプ13xの挿入によりゲート-ドレインキャパシタンスの低減を達成す ることができる。 図5Ａ及び５Ｂは他の変形例も示し、この変形例では各セルのソース領域４が セルの端部Ｚに存在しない。この変形例では、図１のデバイスの端部Ｚにおける ソース領域４の不活性部分を省略することができる。図５Ａ及び５Ｂに示すよう に、得られるソース領域４は細長セル１００の縦長側縁Ｘに平行な２つの平行ス トライプ部分4a及び4bの形態にすることができる。これらのストライプ部分4a及 び4bは図５Ｂに示すように端部Ｚに達しないで終端する。高ドープ領域３が端部 Ｚ及びストライプ部分4a及び4bの間においても本体表面まで延在する。ストライ プ部分4a及び4bは互いに完全に分離させることができ、またこれらのストライプ 部分は図４に示すように細長セル100に沿って中間位置で交差部分4cにより互い に接合することもでできる。この実施例では、図９Ａ及び９Ｂに示すように、エ ッチャントマスク44の代わりにマスクパターン46(例えばフォトレジスト)を用い てソース領域４の横方向広がりを限定することができる。 この場合には、ソース領域４のドーピング濃度は、セル１００の縦長側縁Ｘに 沿ってゲート電極１１により且つセル100の端部及びセル100の中央部に沿って追 加のマスク46により限定された注入窓を経て注入されるドーパントイオン54によ り与えることができる。従って、図９Ｂに示す実施例では、追加の(フォトレジ スト)マスクパターン46をセル100の端部Ｚにおける厚膜絶縁層13の窓内まで延在 させる。この場合、端部Ｚにおける厚膜絶縁層13のエッジを用いて端部Ｚにおい て領域３をドーパントイオン54の注入に対しマスクしてセル100の端部Ｚに ソース領域が形成されるのを阻止することができる。 図１-９の実施例をＭＯＳデバイス又はＩＧＢＴデバイスについて説明した。 特に領域２及び８のドーピング濃度及び寸法を変更することにより、本発明は細 長セル100の端部Ｚにチャネル領域１を持たないＭＯＳゲートサイリスタデバイ スに対し使用することができる。ｎチャネルデバイスについて説明したが、本発 明は、種々の領域２、３、４、８及び９の導電型を逆にしてｐチャネルデバイス に適用することもできること勿論である。 本明細書を読めば、他の多くの変更及び変形が当業者に明かである。このよう な変更及び変形としては、当該技術分野において公知の等価の構成要素及び他の 構成要素を本明細書に記載された構成要素の代わりに、又は加えて使用すること ができる。請求の範囲は構成要素の組み合わせとして記載されているが、本発明 が解決すべき技術的問題の一部又は全部を解決する、しないにかかわらず、本明 細書に開示された新規な構成要素又は新規な構成要素の組合せも本発明の範囲に 含まれるものと理解されたい。

Claims (1)

  1. 【特許請求の範囲】 １．マルチセル形絶縁ゲート電界効果トランジスタ構造を具え、各セルがメッシ ュ状ゲート電極の対応する開口部に存在し、ゲート電極が各セル内の一導電型の トランジスタ本体領域のチャネル領域を覆うゲート絶縁層上を延在して、デバイ スの動作時にチャネル領域内に反対導電型の導通チャネルをゲートするよう作用 し、且つセル及びゲート電極の開口部が縦長側縁を有する細長形状であり、その 縦長側縁に沿ってゲート電極の縦長部分の下部のゲート絶縁層の下にチャネル領 域が存在するパワー半導体デバイスにおいて、チャネル領域が細長セルの端部に 存在しないことを特徴とするパワー半導体デバイス。 ２．前記ゲート電極の縦長部分が、隣接する細長セルの互いに対向する、チャネ ル領域が存在しない端部の間に存在するゲート絶縁層より厚い厚膜絶縁層上に位 置するゲート電極の相互接続部分によって細長セルの端部を超えて相互接続され ていることを特徴とする請求項１記載の半導体デバイス。 ３．前記厚膜絶縁層が隣接する細長セルの縦長側縁の間に位置する厚膜絶縁スト ライプとしても延在し、これらの厚膜絶縁ストライプが隣接するセルのトランジ スタ本体領域の間の反対導電型の半導体領域を覆うゲート電極の縦長部分の中心 細長部分の下に存在することを特徴とする請求項２記載の半導体デバイス。 ４．前記トランジスタ本体領域と同一導電型の高ドープ領域が細長セルの各端部 に存在し、該高ドープ領域がこれらの端部においてトランジスタ本体領域をオー バドープして細長セルの端部を終端し、これらの端部にチャネル領域が存在しな いことを特徴とする請求項１〜３の何れかに記載の半導体デバイス。 ５．前記高ドープ領域が、セルの縦長側縁に沿って存在するトランジスタ本体領 域の間に、各細長セルの長さに亘って延在するとともに、細長セルの両端部に存 在してこれらの端部を終端することを特徴とする請求項４記載の半導体デバイス 。 ６．各セルが、細長セルの縦長側縁に平行に延在するが細長セルの端部まで達し ないストライプ部分を具える反対導電型のソース領域を含むことを特徴とする請 求項１〜５の何れかに記載の半導体デバイス。 ７．請求項１に記載されたパワー半導体デバイスを製造するに当たり、 (a)半導体本体部分の表面に、チャネル領域を設ける区域を覆うゲート絶縁層と 細長セルの端部を設ける区域を覆う厚膜絶縁層とを具える絶縁層構造を形成する 工程と、 (b)絶縁層構造の上にゲート電極材料の層を堆積する工程と、 (c)フォトリソグラフィマスキング及びエッチング技術を用いて、ゲート電極材 料の層の上にエッチャントマスクを形成し、ゲート電極材料の露出部分をエッチ 除去して細長形状の開口部を有するメッシュ状ゲート電極を形成することにより 、これらの開口部の縦長側縁がチャネル領域を設けるべき区域に存在し、ゲート 電極の縦長部分がゲート絶縁層上に存在するとともに、厚膜絶縁層上に存在する ゲート電極の相互接続部分により相互接続されたメッシュパターンを形成する工 程と、 (d)半導体本体部分のセルを形成すべき区域内にドーピング工程を実行して各セ ルにトランジスタ本体領域を設け、トランジスタ本体領域の横方向広がりを工程 (c)のメッシュパターンにより細長セルの縦長側縁に沿って限定するとともに、 細長セルの端部において、メッシュ状ゲート電極の開口部内に存在する厚膜絶縁 層のエッジ部分により限定して、これらの開口部の端部においてゲート電極の相 互接続部分の下にトランジスタ本体領域が形成されないようにするドーピング工 程と、 を具えることを特徴とする半導体デバイスの製造方法。 ８．工程(d)は各セルにトランジスタ本体領域と同一導電型の高ドープ領域も設 けるために半導体本体部分のセルを形成すべき区域内に２つのドーピング工程を 実行し、該２つのドーピング工程は同一導電型のドーパントを用いるが一方のド ーピング工程のドーピング濃度を他方のドーピング工程のドーピング濃度より高 くし、且つこの高ドープ領域の横方向広がりを細長セルの縦長側縁に沿って工程 (c)のメッシュパターンにより及び細長セルの端部において厚膜絶縁層のエッジ 部分により限定することを特徴とする請求項７記載の方法。 ９．工程(c)において、エッチャントマスクの開口より幅広の細長開口部を有す るメッシュ状ゲート電極を形成し、工程(d)の２つのドーピング工程は高ドープ 領域を設ける第１ドーピング工程と、トランジスタ本体領域を設ける第２ドーピ ング 工程とを具え、且つ高ドープ領域の横方向広がりを工程(d)においてエッチャン トマスクのメッシュパターンと厚膜絶縁層のエッジ部分とにより限定するととも に本体部分内の次の横方向拡散により限定し、高ドープ領域のこの横方向拡散の 結果として高ドープ領域が厚膜絶縁層のエッジ部分の下まで延長し、細長セルの 端部においてトランジスタ本体領域をオーバドープして細長セルの端部を終端し 、これらの端部にチャネル領域を存在させないことを特徴とする請求項８記載の 方法。 10．反対導電型のドーピング濃度を半導体本体部分内に導入してトランジスタ本 体領域と一緒にソース領域を形成し、細長セルの端部を前記反対導電型のドーピ ング濃度に対しマスクして細長セルの縦長側縁に平行に延在するが細長セルの端 部まで達しないストライプ部分を有するソース領域を形成することを特徴とする 請求項７〜９の何れかに記載の方法。
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