KR100218691B1 - 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 구조 및 제조 방법 - Google Patents

다중 소오스/드레인 전극을 갖는 모스 트랜지스터 구조 및 제조 방법 Download PDF

Info

Publication number
KR100218691B1
KR100218691B1 KR1019960052619A KR19960052619A KR100218691B1 KR 100218691 B1 KR100218691 B1 KR 100218691B1 KR 1019960052619 A KR1019960052619 A KR 1019960052619A KR 19960052619 A KR19960052619 A KR 19960052619A KR 100218691 B1 KR100218691 B1 KR 100218691B1
Authority
KR
South Korea
Prior art keywords
silicon
oxide film
mos transistor
ions
silicon oxide
Prior art date
Application number
KR1019960052619A
Other languages
English (en)
Other versions
KR19980034536A (ko
Inventor
유종선
김보우
Original Assignee
정선종
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 정선종, 한국전자통신연구원 filed Critical 정선종
Priority to KR1019960052619A priority Critical patent/KR100218691B1/ko
Publication of KR19980034536A publication Critical patent/KR19980034536A/ko
Application granted granted Critical
Publication of KR100218691B1 publication Critical patent/KR100218691B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Abstract

다결정 규소 소오스/드레인 전극을 가지는 모스 트랜지스터를 제조하기 위해 CMP공정을 수행할 경우 넓은 소오스/드레인 영역에 dishing현상이 발생되어 소오스/드레인 영역이 외부 전극과 단절되는 문제점을 해결하기 위해 여러개의 소오스/드레인 전극을 분할하고 그 전극 사이에 산화막 기둥을 형성함으로서 CMP 공정시 균일한 두게의 다결정규소를 얻을 수 있으며, dishing 현상의 발생을 억제할 수 있는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 제조 방법이 개시된다.

Description

다중 소오스/드레인 전극을 갖는 모스(MOS)트랜지스터 구조 및 제조 방법.
본 발명은 반도체 소자의 구조 및 제조 방법에 관한 것으로, 특히 다중 소오스/드레인 전극을 갖는 MOS트랜지스터의 구조 및 제조 방법에 관한 것이다.
종래의 다결정 구조 또는 금속 소오스/드레인 전극이 하나로 구성된 반도체 구조에서는 소오스/드레인 영역이 넓기 때문에 CMP를 이용하여 다결정 규소 잔류물을 남길 경우 소오스/드레인 영역의 중간 부분에 다결정 규소가 움푹 패이고 심할 경우 기판이나 표면 규소층까지 깍여 확산 영역이 단절되는 위험이 있다.
따라서 상기한 문제점을 해겨하기 위한 본 발명은 MOS 트랜지스터의 소오스/드레인 영역의 전극을 다중으로 구성하여 CMP에 의하여 다결정 규소 잔류물을 남길 때 균일한 두께의 다결정 규소를 얻을 수 있는 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 다중 소오스/드레인 전극을 갖는 모스 트렌지스터 구조는 제공된 규소 기판과, 상기 규소 기판 상부에 형성된 매몰 산화막과, 상기 매몰 산화막 상부의 선택된 영역에 형성된 진하게 도핑된 확산 영역과, 상기 매몰 산화막 상부의 선택된 영역에 형성된 진하게 도핑된 확산 영역과, 상기 매몰 산화막 상부의 선택된 영역에 형성된 표면 규소층과, 상기 진하게 도핑된 확산 영역 상부의 선택된 영역에 형성된 다수의 다결정 규소와, 전체 구조 상부에 형성된 게이트 산화막과,상기 표면 규소층 상부와 상기 다결정 규소의 일부를 포함하는 영역에 형성된 게이트로 이루어진 것을 특징으로 한다.
또한, 본 발명에 따른 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 제조 방법은 규소 기판 상부에 매몰 산화막과 표면 규소층을 순착적으로 적층하여 SOI 기판을 형성하는 단계와, 상기 SOI기판 상부에 제1 규소 산화막을 형성하는 단계와, 상기 제1 규소산화막 상부에 규소 질화막을 형성하는 단계와, 상기 규소 질화막 상부에 제2규소 산화막을 형성하는 단계와, 소오스/드레인 영역을 확정한 후기 제2규소 산화막 상부에 감광막을 도포하고 포토 리소그라피 공정에 의해 마스크를 형성하는 단계와, 상기 마스크를 이용하여 제2 규소 산화막, 규소 질화막 및 제 1 규소 산화막의 선택된 영역을 건식식각하여 확정된 소오스/드레인 영역을 노출시키는 단계와, 전체 구조 상부에 다결정 규소를 증착하는 단계와, 상기 다결정 규소를 연마하여 제2규소 산화막과 평탄하게 되도록 하는 단계와, 전체 구조 상부에 이온을 주입하는 단계와, 상기 이온 주입 공정을 수행한 후 노출된 제 2 규소 산화막을 제거하는 단계와, 상기 제2 규소 산화막을 제거한 후 상기 다결정 규소표면에 제3규소 산화막을 형성하는 단계와, 상기 규소 질화막과 제1 규소 산화막을 제거하는 단계와, 상기 SOI 기판 상부에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상부에 다결정 규소를 증착하는 단계와, 상기 다결정 규소에 게이트 마스크 작업을 수행한 후 상기 다결정 규소를 건식식각하여 게이트를 형성하는 단계로 이루어진 것을 특징으로 한다.
제1a도는 본 발명에 따른 다중 소오스/드레인 전극을 갖는 MOS트랜지스터의 레이아웃도.
제1b도는 본 발명에 따른 다중 소오스/드레인 전극을 갖는 MOS 트랜지스터의 단면도.
제2a도 내지 제2h도는 본 발명에 따른 다중 소오스/드레인 전극을 갖는 MOS트랜지스터의 제조 방법을 순서적으로 도시한 단면도.
제3a 및 3b도는 종래의 단일 소오스/드레인 전극을 갖는MOS트랜지스터에서 CMP공정에 의해 발생되는 디싱(dishing)현상을 설명하기 위해 도시한 단면도.
제4a도 및 4b도는 본 발명에 따른 다중 소오스/드레인 전극을 갖는 MOS트랜지스터에서 디싱(dishing)현상을 방지하기 위해 산화막 기둥을 형성한 단면도
* 도면의 주요부분에 대한 부호의 설명
1 : 규소 기판 2 : 매몰 산화막
3 ; 표면 규소층 4 : 제 1 규소 산화막
5 : 규소 질화막 6 : 제 2 규소 산화막
7 : 다결정 규소 8 : 제 3 규소 산화막
9 : 묽게 도핑된 확산 영역 10 : 진하게 도핑된 확산 영역
11 : 게이트 산화막 12 : 게이트
13 : 소오스/드레인 영역 14 : 콘택
15 : 게이트 연결용 금속 전극
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1a도는 본 발명에 따른 MOS트랜지스터의 레이아웃도이고, 제1b도는 MOS트랜지스터 레이아웃을 A-A선을 따라 절취한 단면도이다. 양 측면의 소오스/드레인 영역(13) 사이에 게이트(12)가 접속되고, 이 게이트(12)는 콘택(14)에 의해 게이트 연결용 금속 전극(17)에 접속된다. 채널 길이 방향으로 소오스/드레인이 최소 선폭의 5배이상 긴 bulk-Si 또는 Silicon-On-Insulator(SOI) MOS 소자는 여러개의 전극으로 소오스/드레인 영역(13)을 형성하고 게이트(12) 가장자리는 일반 트랜지스터의 소오스/드레인과 동일한 구조를 취하는 MOS소자 구조이다. 이러한 구조는 바이폴라의 에미터와 콜렉터에도 적용할 수 있다.
제2a 내지 제2h도는 본 발명에 다른 MOS트랜지스터의 제조 방법을 순서적으로 도시한 단면도이다. 도2a는 규소 기판(1) 상부에 매몰 산화막(2)과 표면 규소층(3)이 순차적으로 형성되어 SOI기판이 형성된 단면도이다.
도2b는 SOI 기판 위에 제1 규소 산화막(4), 규소 질화막(5) 및 제 2 규소 산화막(6)를 순차적으로 형성한 단면도이다. 이때, 제 1 규소 산화막(4)의 두께는 10nm~30nm, 규소 질화막(5)의 두께는 10nm~50nm이고, 제 2 규소 산화막(6)의 두께는 50nm~300nm이다. 또한, 제 1 규소 산화막(4)은 전기로에서 열적으로 형성할 수도 있고 화학 기상 증착법(CVD)을 이용하여 형성할 수도 있다.
도2c에 도시된 바와 같이 소오스/드레인 영역을 확정한 후 제2규소 산화막(6)상부에 감광막을 도포하고 포토 리소그라피 공정을 이용하여 마스크를 형성한다.
이 마스크를 이용하여 제 2 규소 산화막(6), 규소 질화막(5) 및 제1 규소 산화막(4)를 차례로 건식식각하여 확정된 소오스/드레인 영역을 노출시킨 후 전체 구조상부에 다결정 규소(7)를 증착한다. 건식식각으로는 비등방성 식각에 유리한 반응성 이온 식각(RIE)를 이용하며, 다결정 규소(7)의 증착은 LPCVD를 이용한다. 다결정 규소(7)는 제 1 규소 산화막(4), 규소 질화막(5)과 제 2 규소 산화막(6)의 두께를 합친 것보다 두껍게 증착한다. 즉, 다결정 규소(7)는 70nm~380nm보다 두껍게 증착한다.
도2d는 다결정 규소(7)를 제 2 규소 산화막(6) 높이까지 연마(CMP)하여 다결정 규소(7) 잔류물이 제 2 규소 산호막(6)과 평탄하게 되도록 형성한 단면도이다. 이때, 제 2 규소 산화막(6)은 거의 연마되지 않는다. 그 다음 p형 규소 기판 또는 표면 규소층인 경우, 인(P)과 비소(As) 이온을 주입하되 각각의 에너지는 30~50keV와 30~80keV, 각각의 도우즈는 1~5×1013㎝-2와 1~5×1015㎝-2으로 한다. 인과 비소는 열처리에 의하여 표면 규소층에 확산되어 각각 n-와 n+확산 영역을 형성하게 된다. 한편 n-형 규소 기판 또는 표면 규소층인 경우, 붕소(B) 또는 플루오르화 붕소(BF2)이온을 주입하되, 각각은 10~30keV의 에너지와 1~5×1013㎝-2의 도우즈 및 30~60keV의 에너지와 1~5×1015㎝-2의 도우즈를 수행한다. 이는 표면 규소층에 확산되어 붕소는 p-확산 영역을 형성하고, 플루오르화 붕소는 p+확산 영역을 형성한다.
도2e는 제2 규소 산화막(6)을 습식식각하여 제거한 뒤 열산화하여 다결정 규소(7)위에 10~100nm 두께의 제 3 규소 산화막(8)을 형성한 단면도이다. 이 과정에서 다결정 규소(7) 잔류물 속에 이온 주입된 인과 비소가 표면 규소층내로 확산하여 각각 n-(9)와 n+(10)확산 영역을 형성한다.
도2f는 규소 질화막(5)과 제 1 규소 산화막(4)을 습식식각하여 제거한 단면도이다.
도2g는 표면 규소층(3)을 열산화하여 게이트 산화막(11)을 형성한 단면도이다. 게이트 산화막(11)의 두께는 채널 길이에 따라 비례적으로 감소하는데, 0.25㎛의 채널 길이에서는 5~8nm의 두께를 갖는다.
도 2h는 게이트 산화막(11) 상부에 LPCVD 방벙으로 다결정 규소를 증착한 다음 게이트 마스크 작업을 수행한 후 다결정 규소를 건식식각하여 게이트(12)를 형성한 단면도이다.
도 3a 및 3b는 종래의 단일 소오스/드레인 전극을 갖는 MOS트랜지스터에서 CMP공정에 의해 발생되는 디싱(dishing)현상을 도시한 단면도이다. 도3a는 SOI 구조의 기판에 형성된 n+확산 영역(10)에 소오스/드레인 영역(13)을 형성하기 위해 CMP 공정을 수행한 결과 dishing현상이 발생된 단면도이고, 도3b는 bulk-Si 구조의 기판에 형성된 n+확산 영역(10)에 소오스/드레인 영역(13)을 형성하기 위해 CMP 공정을 수행한결과 dishing 현상이 발생된 단면도이다. 도시된 바와 같이 이러한 dishing 현상은 소오스/드레인 영역의 면적이 넓을 경우에 형성되는 것으로서 소오스/드레인 영역이 단절되어 외부 전극과 전기적으로 거의 단절되는 위험이 발생될 수 있다.
도4a 및 도4b는 본 발명에 따른 다중 소오스/드레인 전극을 갖는 MOS 트랜지스터에서 디싱(dishing)현상을 방지하기 위해 산화막 기둥을 형성한 단면도로서, 도2d의 고정을 보충 설명하기 위해 도시한 것이다. 도4a는 SOI구조의 기판 상부에 형성된 n+확산영역(13)사이에 다수의 규소 산화막 기둥을 형성하여 CPM 공정 후 잔류하는 다결정 규소 또는 금속이 균일한 두께로 형성되도록 한 단면도이고, 도4b는 bulk-Si 구조의 기판 상부에 형성된 n+확산영역(13)사이에 다수의 규소 산화막 기둥을 형성하여 CMP 공정 후 잔류하는 다결정 규소 또는 금속이 균일한 두께로 형성되도록 한 단면도이다.
상술한 바와 같이 본 발명에 의하면 MOS트랜지스터의 소오스/드레인 영역의 전극을 다중으로 구성함으로서 CMP에 의하여 다결정 규소 잔류물을 남길때 균일한 두께의 다결정 규소를 얻을 수 있으며, 이 결과로 넓은 면적의 소오스/드레인에 형성되는 확산층이 단절되는 디싱(dishing) 문제를 해결할 수 있는 훌륭한 효과가 있다.

Claims (38)

  1. 제공된 규소 기판과, 상기 규소 기판 상부에 형성된 매몰 산화막과, 상기 매몰 산화막 상부의 선택된 영역에 형성된 진하게 도핑된 확산 영역과, 상기 매몰 산화막 상부의 선택된 영역에 형성된 묽게 도핑된 확산 영역과, 상기 매몰 산화막 상부의 선택된 영역에 형성된 표면 규소층과, 상기 진하게 도핑된 확산 영역 상부의 선택된 영역에 형성된 다수의 다결정 규소와, 전체 구조 상부에 형성된 게이트 산화막과, 상기 표면 규소층 상부와 상기 다결정 규소의 일부를 포함하는 영역에 형성된 게이트로 이루어지는 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 구조.
  2. 제1항에 있어서, 상기 규소 기판은 p-및 n-형 중 어느 하나인 것을 특징으로 하는 다중 소오스/ 드레인 전극을 갖는 모스 트랜지스터 구조.
  3. 제1항에 있어서, 상기 표면 규소층은 p-및 n-형 중 어느 하나인 것을 특징으로 하는 다중 소오스/ 드레인 전극을 갖는 모스 트랜지스터 구조.
  4. 제1항에 있어서, 상기 진하게 도핑된 확산 영역은 규소 기판 및 표면 규소층이 p-형일 경우 n+이온이 표면 규소층 내로 확산되어 형성된 것을 특징으로 하는 다중 소오스/ 드레인 전극을 갖는 모스 트랜지스터 구조
  5. 제1항에 있어서, 상기 묽게 도핑된 확산 영역은 규소 기판 및 표면 규소층이 p-형일 경우 n-이온이 표면 규소층 내로 확산되어 형성된 것을 특징으로 하는 다중 소오스/ 드레인 전극을 갖는 모스 트랜지스터 구조.
  6. 제1항에 있어서, 상기 진하게 도핑된 확산 영역은 규소 기판 및 표면 규소층이 n-형일 경우 p+이온이 표면 규소층 내로 확산되어 형성된 것을 특징으로 하는 다중 소오스/ 드레인 전극을 갖는 모스 트랜지스터 구조
  7. 제1항에 있어서, 상기 묽게 도핑된 확산 영역은 규소 기판 및 표면 규소층이 n-형일 경우 p-이온이 표면 규소층 내로 확산되어 형성된 것을 특징으로 하는 다중 소오스/ 드레인 전극을 갖는 모스 트랜지스터 구조.
  8. 제4항에 있어서, 상기 n+이온은 비소 이온인 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 구조.
  9. 제8항에 있어서, 상기 비소 이온은 30 내지 80 keV의 에너지와 1×1015내지 5×1015㎝-2의 도우즈로 주입되는 것을 특징으로 하는 다중 소으스/드레인 전극을 갖는 모스 트랜지스터 구조.
  10. 제5항에 있어서, 상기 n이온은 인 이온인 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터의 구조.
  11. 제10항에 있어서, 상기 인 이온은 30 내지 50 keV의 에너지와 1×1013내지 5×1013㎝-2의 도우즈로 주입되는 것을 특징으로 하는 다중 소으스/드레인 전극을 갖는 모스 트랜지스터 구조.
  12. 제6항에 있어서, 상기 p+이온은 플루오르화 붕소 이온인 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터의 구조.
  13. 제12항에 있어서, 상기 플루오르화 붕소 이온은 30 내지 60 keV의 에너지와 1×1015내지 5×1015㎝-2의 도우즈로 주입되는 것을 특징으로 하는 다중 소으스/드레인 전극을 갖는 모스 트랜지스터 구조.
  14. 제7항에 있어서, 상기 p이온은 붕소 이온인 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터의 구조.
  15. 제14항에 있어서, 상기 붕소 이온은 10 내지 30 keV의 에너지와 1×1013내지 5×1013㎝-2의 도우즈로 주입되는 것을 특징으로 하는 다중 소으스/드레인 전극을 갖는 모스 트랜지스터 구조.
  16. 제1항에 있어서, 상기 다뎔정 규소는 70 내지 380nm보다 두껍게 형성된 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 구조.
  17. 규소 기판 상부에 매몰 산화막과 표면 규소층을 순차적으로 적충하여 SOI 기판을 형성하는 단계와, 상기 SOI 기판 상부에 제1 규소 산화막을 형성하는 단계와, 상기 제1 규소 산화막 상부에 규소 질화막을 형성하는 단계와, 상기 규소 질화막 상부에 제 2 규소막을 형성하는 단계와, 소오스/드레인 영역을 확정한 후 상기 제2 규소 산화막 상부에 감광막을 도포하고 포토 리소그라피 공정에 의해 마스크를 형성하는 단계와, 상기 마스크를 이용하여 제 2 규소 산화막, 규소 산화막 및 제 1 규소 산화막의 선택된 영역을 건식식각하여 확정된 소오스/드레인 영역을 노출시키는 단계와, 전체 구조 상부에 다결정 규소를 증착하는 단계와, 상기 다결정 규소를 식각하여 제 2규소 산화막과 평탄하게 되도록 하는 단계와, 전체 구조 상부에 이온을 주입하는 단계와, 상기 이온 주입 공정을 수행한 후 노출된 제2 규소 산화막을 제거하는 단계와, 상기 제2 규소 산화막을 제거한 후 상기 다결정 규소 표면에 제 3 규소 산화막을 형성하는 단계와, 상기 규소 질화막과 제1 규소 산화막을 제거하는 단계와, 상기 제3 규소 산화막으로 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상부에 다결정 규소를 증착하는 단계와, 상기 다결정 규소에 게이트 마스크 작업을 수행한 후 상기 다결정 규소를 건식식각 하여 게이트를 형성하는 단계로 이루어진 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트렌지스터 제조방법.
  18. 제17항에 있어서, 상기 규소 기판은 p-및 n-형 중 어느 하나인 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 제조 방법.
  19. 제17항에 있어서, 상기 표면 규소층은 p- 및 n+형 중 어느 하나인 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 제조 방법.
  20. 제17항에 있어서, 상기 제1 규소 산화막은 10 내지 30nm의 두께로 형성된 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 제조 방법.
  21. 제17항에 있어서, 상기 규소 질화막은 10 내지 50nm의 두께로 형성된 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 제조 방법.
  22. 제17항에 있어서, 상기 제2 규소 산화막은 50 내지 300nm의 두께로 형성된 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 제조 방법.
  23. 제17항에 있어서, 상기 제 1 규소 산화막은 전기로의 열적 공적 및 화학 기상 중착법 중 어느 하나의 공정에 의해 형성되는 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 제조 방법.
  24. 제17항에 있어서, 상기 제2규소 산화막, 규소 질화막 및 제 1 규소 산화막은 반응성 이온 식각에 의해 식각되는 것을 특징으로 하는 다중 소으스/드레인 전극을 갖는 모스 트랜지스터 제조 방법.
  25. 제17항에 있어서, 상기 다결정 규소는 LPCVD 공정에 의해 증착되는 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터의 제조 방법.
  26. 제17항에 있어서, 상기 다결정 규소는 제 1 규소 산화막, 규소 질화막 및 제 2 규소 산화막의 두께를 합한 것보다 두껍게 증착하는 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 제조 방법.
  27. 제17항에 있어서, 상기 이온 주입 공정은 p형 규소 기판 및 p형 표면 규소층인 경우 인과 비소 이온을 주입하는 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터의 제조 방법.
  28. 제27항에 있어서, 상기 인 이온은 30 내지 50 keV의 에너지와 1×1013내지 5×1013㎝-2의 도우즈로 주입되는 것을 특징으로 하는 다중 소으스/드레인 전극을 갖는 모스 트랜지스터 제조 방법.
  29. 제27항에 있어서, 상기 비소 이온은 30 내지 80 keV의 에너지와 1×1015내지 5×1015㎝-2의 도우즈로 주입되는 것을 특징으로 하는 다중 소으스/드레인 전극을 갖는 모스 트랜지스터 제조 방법.
  30. 제27항에 있어서, 상기 인 이온은 표면 규소층 내로 확산되어 n-확산 영역을 형성하는 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 제조방법.
  31. 제27항에 있어서, 상기 비소 이온은 표면 규소층 내로 확산되어 n-확산 영역을 형성하는 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 제조방법.
  32. 제17항에 있어서, 상기 이온 주입 공정은 n-형 규소 기판 및 n-형 표면 규소층인 경우 붕소와 플루오르화 붕소 이온을 주입하는 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터의 제조 방법.
  33. 제32항에 있어서, 상기 붕소 이온은 표면 규소층 내로 확산되어 p-확산층을 형성하는 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터의 제조 방법.
  34. 제33항에 있어서, 상기 붕소 이온은 10 내지 30 keV의 에너지와 1×1013내지 5×1013㎝-2의 도우즈로 주입되는 것을 특징으로 하는 다중 소으스/드레인 전극을 갖는 모스 트랜지스터 제조 방법.
  35. 제32항에 있어서, 상기 플루오르화 붕소 이온은 표면 규소층 내로 확산되어 p+확산층을 형성하는 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 제조방법.
  36. 제35항에 있어서, 상기 플루오르화 붕소 이온은 30 내지 60 keV의 에너지와 1×1015내지 5×1015㎝-2의 도우즈로 주입되는 것을 특징으로 하는 다중 소으스/드레인 전극을 갖는 모스 트랜지스터 제조 방법.
  37. 제17항에 있어서, 상기 제 3 규소 산화막은 10 내지 100nm의 두께로 형성되는 것을 특징으로 하는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 제조 방법.
  38. 제17항에 있어서, 상기 CPM 공정 중 잔류하는 제 1 규소 산화막, 규소 질화막 및 제 2 규소 산화막은 규소 산화막 기둥인 것을 특징으로 하는 다중 소오스/드레인 구조를 갖는 모스 트랜지스터 제조 방법.
KR1019960052619A 1996-11-07 1996-11-07 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 구조 및 제조 방법 KR100218691B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960052619A KR100218691B1 (ko) 1996-11-07 1996-11-07 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 구조 및 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960052619A KR100218691B1 (ko) 1996-11-07 1996-11-07 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 구조 및 제조 방법

Publications (2)

Publication Number Publication Date
KR19980034536A KR19980034536A (ko) 1998-08-05
KR100218691B1 true KR100218691B1 (ko) 1999-09-01

Family

ID=19481080

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960052619A KR100218691B1 (ko) 1996-11-07 1996-11-07 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 구조 및 제조 방법

Country Status (1)

Country Link
KR (1) KR100218691B1 (ko)

Also Published As

Publication number Publication date
KR19980034536A (ko) 1998-08-05

Similar Documents

Publication Publication Date Title
US6518623B1 (en) Semiconductor device having a buried-channel MOS structure
JP4090518B2 (ja) 半導体装置およびその製造方法
US5472897A (en) Method for fabricating MOS device with reduced anti-punchthrough region
US5972754A (en) Method for fabricating MOSFET having increased effective gate length
EP0164449B1 (en) Process for producing a semiconductor integrated circuit device including a misfet
KR20010006411A (ko) 트랜치 소스 콘택트를 갖는 측방 확산 ｍｏｓ 트랜지스터
US5534447A (en) Process for fabricating MOS LDD transistor with pocket implant
US5652152A (en) Process having high tolerance to buried contact mask misalignment by using a PSG spacer
US20090179274A1 (en) Semiconductor Device and Method for Fabricating the Same
KR100211635B1 (ko) 반도체장치 및 그 제조방법
US20110062500A1 (en) Semiconductor device and fabrication method thereof
US6800528B2 (en) Method of fabricating LDMOS semiconductor devices
US5208168A (en) Semiconductor device having punch-through protected buried contacts and method for making the same
US5872038A (en) Semiconductor device having an elevated active region formed in an oxide trench and method of manufacture thereof
KR100218691B1 (ko) 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 구조 및 제조 방법
US4216038A (en) Semiconductor device and manufacturing process thereof
US5817564A (en) Double diffused MOS device and method
US20070166941A1 (en) Method of manufacturing a transistor of a semiconductor device
EP0817247A1 (en) Process for the fabrication of integrated circuits with contacts self-aligned to active areas
KR100252747B1 (ko) 플래쉬메모리소자및그제조방법
KR100305205B1 (ko) 반도체소자의제조방법
KR100421899B1 (ko) 반도체소자제조방법
KR0129960B1 (ko) 드라이버 집적회로(Driver IC)용 모스 트랜지스터 제조방법
KR100296105B1 (ko) 반도체 장치의 제조방법
KR0175366B1 (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080530

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee