JPS596072B2 - 電荷転送デバイス - Google Patents
電荷転送デバイスInfo
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- JPS596072B2 JPS596072B2 JP54058752A JP5875279A JPS596072B2 JP S596072 B2 JPS596072 B2 JP S596072B2 JP 54058752 A JP54058752 A JP 54058752A JP 5875279 A JP5875279 A JP 5875279A JP S596072 B2 JPS596072 B2 JP S596072B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76833—Buried channel CCD
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Description
【発明の詳細な説明】
本発明は一般的には半導体電荷転送デバイスに関するも
のであるが、特に、各セルの一部の半導体表面に反転層
が含まれ、その反転層のヴアーチヤル電極（Ｖｉｒｔｕ
ａｌｅｌｅｃｔｒＯｄｅ：仮想電極または実効電極）と
しての働きによりセル領域をゲート誘導のポテンシヤル
変化から防護するようにした埋込みチヤンネル型単相電
荷結合デバイス（ＣＣＤ）に関するものである。
のであるが、特に、各セルの一部の半導体表面に反転層
が含まれ、その反転層のヴアーチヤル電極（Ｖｉｒｔｕ
ａｌｅｌｅｃｔｒＯｄｅ：仮想電極または実効電極）と
しての働きによりセル領域をゲート誘導のポテンシヤル
変化から防護するようにした埋込みチヤンネル型単相電
荷結合デバイス（ＣＣＤ）に関するものである。
近年、単相ＣＣＤは周知のものとなつて来た。
例えば、ロバート・チヤールズ・フライ（ＲＯｂｅｒｔ
ＣｈａｒｌｅｓＦｒｙｅ）ほかに付与された米国特許第
４０４７２１５号には、ＣＣＤの信号チヤンネル上に連
続的な導体ゲート層を設けた単相ＣＣＤが開示されてい
る。この単相ＣＣＤは表面チヤンネル装置、すなわち半
導体表面を信号電荷パケツトが移動するようにしたＣＣ
Ｄである。これらの周知の単相ＣＣＤは通常の多相ＣＣ
Ｄに比べて、信号処理能力が小さく、そして比較的大振
幅のクロツクパルスが必要であり、それが犬きな欠点と
なっている。電荷転送デバイスの一種として最近、埋込
みチヤンネル型ＣＣＤが加えられた。
ＣｈａｒｌｅｓＦｒｙｅ）ほかに付与された米国特許第
４０４７２１５号には、ＣＣＤの信号チヤンネル上に連
続的な導体ゲート層を設けた単相ＣＣＤが開示されてい
る。この単相ＣＣＤは表面チヤンネル装置、すなわち半
導体表面を信号電荷パケツトが移動するようにしたＣＣ
Ｄである。これらの周知の単相ＣＣＤは通常の多相ＣＣ
Ｄに比べて、信号処理能力が小さく、そして比較的大振
幅のクロツクパルスが必要であり、それが犬きな欠点と
なっている。電荷転送デバイスの一種として最近、埋込
みチヤンネル型ＣＣＤが加えられた。
埋込みチヤンネル型ＣＣＤにおいては、半導体薄層内の
誘導チヤンネルの中で可動電荷の蓄積および転送が行な
われる。一般の表面移動型ＣＣＤでは通常、酸化物とシ
リコンの間の界面でトラツピング効果が生じるが、埋込
みチヤンネル型ＣＣＤではこのトラッピング効果を防ぐ
ことができるため、電荷転送効率が向上する。また、界
面におけるキャリア散乱がなくなるため、電荷転送効率
も高められる。その結果、従来より高い周波数での動作
が実現可能になる。さらに詳しくは、１９７４年７月発
行のＩＥＥＥＴｒａｎｓａｃｔｉＯｎｓＯｎＥｌｅｃｔ
ｒＯｎＤｅｖｉｃｅｓ誌ＶＯｌ．ＥＤ．２ｌ、黒７の４
３７〜４４７ページに掲載されたハムデイ・エルシシ（
ＨａｍｄｉＥｌ−Ｓｉｓｓｉ）ほかの論文「埋込みチャ
ンネル型ＣＣＤの一次元的考察」（０ｎｅＤｉｍｅｎｓ
ｉ０ｎａ１Ｓｔｕヤ ０ｆＢｕｒｉｅｄＣｈａｎｎ１ｅ
１ＣｈａｒｇｅＣ０ｕｐ１ｅｄＤｅｖｉｃｅｓ）に説明
されている。また、米国特許第４０６５８４７号には、
埋込チャンネル型単相ＣＣＤが開示されている。本発明
の目的は単一レベル構造の利点を全面的に生かすと共に
性能面で多相ＣＣＤに匹敵する単相埋込みチヤンネル型
ＣＣＤを提供することである。
誘導チヤンネルの中で可動電荷の蓄積および転送が行な
われる。一般の表面移動型ＣＣＤでは通常、酸化物とシ
リコンの間の界面でトラツピング効果が生じるが、埋込
みチヤンネル型ＣＣＤではこのトラッピング効果を防ぐ
ことができるため、電荷転送効率が向上する。また、界
面におけるキャリア散乱がなくなるため、電荷転送効率
も高められる。その結果、従来より高い周波数での動作
が実現可能になる。さらに詳しくは、１９７４年７月発
行のＩＥＥＥＴｒａｎｓａｃｔｉＯｎｓＯｎＥｌｅｃｔ
ｒＯｎＤｅｖｉｃｅｓ誌ＶＯｌ．ＥＤ．２ｌ、黒７の４
３７〜４４７ページに掲載されたハムデイ・エルシシ（
ＨａｍｄｉＥｌ−Ｓｉｓｓｉ）ほかの論文「埋込みチャ
ンネル型ＣＣＤの一次元的考察」（０ｎｅＤｉｍｅｎｓ
ｉ０ｎａ１Ｓｔｕヤ ０ｆＢｕｒｉｅｄＣｈａｎｎ１ｅ
１ＣｈａｒｇｅＣ０ｕｐ１ｅｄＤｅｖｉｃｅｓ）に説明
されている。また、米国特許第４０６５８４７号には、
埋込チャンネル型単相ＣＣＤが開示されている。本発明
の目的は単一レベル構造の利点を全面的に生かすと共に
性能面で多相ＣＣＤに匹敵する単相埋込みチヤンネル型
ＣＣＤを提供することである。
本発明は多重セル型信号チャンネルの上に連続的または
パターン形成の単一導体層を設けた単相ＣＣＤ構造を提
供する。
パターン形成の単一導体層を設けた単相ＣＣＤ構造を提
供する。
多重セル型信号チヤンネルに含まれる各セルは４つの領
域、すなわち第１転送領域１、第１蓄積領域、第２転送
領域、第２蓄積領域を有し、これらの領域内には、半導
体表面から適切な深さまで不純物の打込みまたは拡散が
行なわれ、各領域の不純物分布はそれぞれ異つている。
電荷転送信号により電位変化を受ける第１位相部が第１
転送領域１と第１蓄積領域とを含み、電荷転送信号によ
り電位変化を実質的に受けない第２位相部が第２転送領
域と第２蓄積領域とを含む。各領域固有の不純物分布に
よつて、ゲートオン状態、ゲートオフ状態時の各領域内
発生最大ポテンシヤルが決定される。各セルの領域，の
半導体表面には反転層が含まれ、この反転層によつて、
ゲート誘導によるポテンシヤル変化からセル部分が防護
される。
域、すなわち第１転送領域１、第１蓄積領域、第２転送
領域、第２蓄積領域を有し、これらの領域内には、半導
体表面から適切な深さまで不純物の打込みまたは拡散が
行なわれ、各領域の不純物分布はそれぞれ異つている。
電荷転送信号により電位変化を受ける第１位相部が第１
転送領域１と第１蓄積領域とを含み、電荷転送信号によ
り電位変化を実質的に受けない第２位相部が第２転送領
域と第２蓄積領域とを含む。各領域固有の不純物分布に
よつて、ゲートオン状態、ゲートオフ状態時の各領域内
発生最大ポテンシヤルが決定される。各セルの領域，の
半導体表面には反転層が含まれ、この反転層によつて、
ゲート誘導によるポテンシヤル変化からセル部分が防護
される。
ゲートにクロツク信号を印加することにより、領域１，
のポテンシヤル最大値は、領域，の固定的ポテンシャル
最大値を基準として反復的に上下する。
のポテンシヤル最大値は、領域，の固定的ポテンシャル
最大値を基準として反復的に上下する。
そして、両方のゲート状態において領域のポテンシヤル
最大値が領域１より高く、また、領域が領域より高ポテ
ンシャルに保たれているから、電荷移動の方向性が得ら
れる。本ＣＣＤはさらに、半導体表面と単相電極との間
に密着した均一絶縁層を備えている。
最大値が領域１より高く、また、領域が領域より高ポテ
ンシャルに保たれているから、電荷移動の方向性が得ら
れる。本ＣＣＤはさらに、半導体表面と単相電極との間
に密着した均一絶縁層を備えている。
さらに、電極に単相クｄツクパルスを供給するための装
置のほか、信号を入出力するための構造も設けられる。
本発明はまた、４連続のイオン打込み段階を含むＣＣＤ
製作工程を提供する。
置のほか、信号を入出力するための構造も設けられる。
本発明はまた、４連続のイオン打込み段階を含むＣＣＤ
製作工程を提供する。
具体的にいえば、この製作工程は、Ｐ伝導型のシリコン
母体内のＮ型チヤンネルを覆う酸化物層の中へ最初のド
ナー不純物を選択的に打込む段階から始まり、この段階
において、各セルの領域の不純物分布状態を固定するた
めに後続段階で使用される第１の不純物補給源が得られ
る。次に、各セルの領域１，が形成されるべきチャンネ
ル領域部分を覆う酸化物層上に、不純物混入ポリシリコ
ンゲート電極がパターン形成される。このポリシリコン
は、各セルの領域，になるべきチヤンネル領域上の酸化
物を除去するためのマスクとして利用される。続いて、
領域を覆うホトレジストパターンが形成されると共に、
各セル個所の領域に新たなドナー不純物が打込まれる。
その後ホトレジストは除去され、セル領域，に再びドナ
ーイオンが打ち込まれる。そして、打込み損傷の回復と
、酸化物から領域への不純物拡散を行なうため、さらに
、領域，内への不純物拡散を深くするために、熱処理が
行なわれる。最後に、前のドナー深度より浅く、領域，
内にアクセプタ不純物が打ち込まれ、これで各セル内の
所要不純物分布の形成が完了する。代替的なＣＣＤ製作
工程においては、２回のドナーイオン打込みまたはドナ
ーイオン拡散と、それに続く２回のアクセプタイオン打
込みまたはアクセプタイオン拡散が行なわれる。
母体内のＮ型チヤンネルを覆う酸化物層の中へ最初のド
ナー不純物を選択的に打込む段階から始まり、この段階
において、各セルの領域の不純物分布状態を固定するた
めに後続段階で使用される第１の不純物補給源が得られ
る。次に、各セルの領域１，が形成されるべきチャンネ
ル領域部分を覆う酸化物層上に、不純物混入ポリシリコ
ンゲート電極がパターン形成される。このポリシリコン
は、各セルの領域，になるべきチヤンネル領域上の酸化
物を除去するためのマスクとして利用される。続いて、
領域を覆うホトレジストパターンが形成されると共に、
各セル個所の領域に新たなドナー不純物が打込まれる。
その後ホトレジストは除去され、セル領域，に再びドナ
ーイオンが打ち込まれる。そして、打込み損傷の回復と
、酸化物から領域への不純物拡散を行なうため、さらに
、領域，内への不純物拡散を深くするために、熱処理が
行なわれる。最後に、前のドナー深度より浅く、領域，
内にアクセプタ不純物が打ち込まれ、これで各セル内の
所要不純物分布の形成が完了する。代替的なＣＣＤ製作
工程においては、２回のドナーイオン打込みまたはドナ
ーイオン拡散と、それに続く２回のアクセプタイオン打
込みまたはアクセプタイオン拡散が行なわれる。
本発明の目的を修正する必要はないので、各セルの領域
の不純物分布は埋込みチャンネルへの不純物添加によつ
て決定される。
の不純物分布は埋込みチャンネルへの不純物添加によつ
て決定される。
この実施例では、前述の実施例のパターンゲートとは異
なり、連続式ゲート電極が設けられる。本発明を実施し
た単層ＣＣＤ構造のチヤンネル方向の一断面と、その断
面に対して垂直な断面が第１図に示されている。
なり、連続式ゲート電極が設けられる。本発明を実施し
た単層ＣＣＤ構造のチヤンネル方向の一断面と、その断
面に対して垂直な断面が第１図に示されている。
ＣＣＤチヤンネルはＰ型シリコン基板１１の中に形成さ
れており、基板１１のドーピング密度は１×１０１５鑞
τ３を大幅に上回るものとされるが、このドーピング密
度の好適範囲は１×１０１５ＣｆＬ−３〜１Ｘ１０１８
ｃ１ｒＬ−３である。基板１１の上面は第１図に示され
るように、Ｎ型チヤンネル領域の長手方向にそつて伸び
た均一膜厚の絶縁層１２で覆われており、この絶縁層１
２の材質は通常二酸化シリコンである。また、チヤンネ
ルの長手方向にそつて連続的にゲート電極１３が広がつ
ており、この電極１３はクロックパルス源に接続される
。さらに、複数のセルが互に分離された状態でチヤンネ
ルの長手方向に伸びており、各セルの領域，の表面には
Ｐ型反転層１４が含まれる。
れており、基板１１のドーピング密度は１×１０１５鑞
τ３を大幅に上回るものとされるが、このドーピング密
度の好適範囲は１×１０１５ＣｆＬ−３〜１Ｘ１０１８
ｃ１ｒＬ−３である。基板１１の上面は第１図に示され
るように、Ｎ型チヤンネル領域の長手方向にそつて伸び
た均一膜厚の絶縁層１２で覆われており、この絶縁層１
２の材質は通常二酸化シリコンである。また、チヤンネ
ルの長手方向にそつて連続的にゲート電極１３が広がつ
ており、この電極１３はクロックパルス源に接続される
。さらに、複数のセルが互に分離された状態でチヤンネ
ルの長手方向に伸びており、各セルの領域，の表面には
Ｐ型反転層１４が含まれる。
Ｐ型反転層１４は各セルの上記領域がゲート誘導による
ポテンシャル変化を受けないようにするための遮蔽効果
を持つ仮想電極として働く。反転層の真下において、領
域，内の埋込みチヤンネルのポテンシヤル上限値は選択
的打込みドナー１５，１６によつて決定される。
ポテンシャル変化を受けないようにするための遮蔽効果
を持つ仮想電極として働く。反転層の真下において、領
域，内の埋込みチヤンネルのポテンシヤル上限値は選択
的打込みドナー１５，１６によつて決定される。
各セルにはさらに領域１，が含まれ、これら領域におい
ては、ポテンシャル上限値はゲートポテンシヤルと不純
物混入状態、打込ドナー１７によつて決定される。
ては、ポテンシャル上限値はゲートポテンシヤルと不純
物混入状態、打込ドナー１７によつて決定される。
以上のように各セルは、ゲートポテンシヤルの影響を受
ける２つのポテンシャル上限値とゲートポテンシヤルの
影響を受けない２つのポテンシャル上限値、合計４つの
ポテンシヤル上限値によつて特徴づけられる。第１図の
構成ではさらに、チヤンネル領域内にオーム接触構造の
Ｎ＋領域を持つ入力端構造（図示されていない）が含ま
れ、そこから電圧信号が入力される。
ける２つのポテンシャル上限値とゲートポテンシヤルの
影響を受けない２つのポテンシャル上限値、合計４つの
ポテンシヤル上限値によつて特徴づけられる。第１図の
構成ではさらに、チヤンネル領域内にオーム接触構造の
Ｎ＋領域を持つ入力端構造（図示されていない）が含ま
れ、そこから電圧信号が入力される。
このＣＣＤ構造の第１セルのゲート導体の一部の下側に
は、浮遊Ｎ＋領域が位置し、このＮ＋領域は上記入力端
Ｎ＋領域から分離されている。これら両Ｎ＋領域の各部
の上を覆う絶縁層の上には、サンプリングパルスを入力
するための導体電極が設けられている。この電極には、
クロツクパルス列の各オン期間ごとにサンプリングパル
スが供給され、浮遊Ｎ＋領域が充電される。そして、浮
遊Ｎ＋領域のポテンシヤルは、入力端Ｎ＋領域に印加さ
れる信号電圧の振幅によつて決まるレベルにまで上昇す
る。一方、クロックパルス列のオフ期間には、電荷は少
数キヤリアパケツトとして移動し、第１セルの導体電極
下の埋込みチヤンネル内の浮遊Ｎ＋領域から領域へと流
れる。
は、浮遊Ｎ＋領域が位置し、このＮ＋領域は上記入力端
Ｎ＋領域から分離されている。これら両Ｎ＋領域の各部
の上を覆う絶縁層の上には、サンプリングパルスを入力
するための導体電極が設けられている。この電極には、
クロツクパルス列の各オン期間ごとにサンプリングパル
スが供給され、浮遊Ｎ＋領域が充電される。そして、浮
遊Ｎ＋領域のポテンシヤルは、入力端Ｎ＋領域に印加さ
れる信号電圧の振幅によつて決まるレベルにまで上昇す
る。一方、クロックパルス列のオフ期間には、電荷は少
数キヤリアパケツトとして移動し、第１セルの導体電極
下の埋込みチヤンネル内の浮遊Ｎ＋領域から領域へと流
れる。
この電荷パケツトおよび後続の各電荷パケツトはゲート
電極へのクロツクパルス列の印加によつて、チヤンネル
出力端方向へ送られる。出力端構造（図示されていない
）には、互に分離された１対のＮ＋領域が含まれ、第１
のＮ＋領域はＣＣＤチャンネルの終段セルの導体電極で
覆われている。これらＮ＋領域の間には絶縁層上の電極
が伸び、この電極は両Ｎ＋領域の上に重なつている。第
２のＮ＋領域は基準電圧を印加し得るようにオーム接触
部を持ち、第１のＮ＋領域は、ソースフオロワ構成内で
負荷抵抗に接続された絶縁ゲートＦＥＴのゲートに接続
されたオーム接触部を持ち、そのオーム接触部からＣＣ
Ｄの出力信号が取り出される。上記の入出力構造は単な
る説明手段として挙げた例であつて、米国特許第４０４
７２１５号に記載されたものである。本発明の範囲内で
、その他の入力端構造や出力端構造、例えば浮遊ゲート
を採用することが可能である。チャンネルに対して垂直
に伸びた第１図の断面には、電荷転送領域の横側界面の
一方を画定するｐ＋型チャンネルストツプ領域１８が示
されている。チヤンネル他方の横側界面はもう１つのｐ
＋型チヤンネルストツプ領域（図示されていない）によ
つて画定される。そして、チヤンネルの各セルは、電荷
転送領域がゲート誘導による新たなポテンシヤル変化を
受けないように遮蔽するためのｐ＋型反転層１４を備え
ている。また、一方のチャンネルストツプ領域をブルー
ミング制御構造で置き換えることも可能である。第２図
は、与えられたゲートポテンシヤル条件における各セル
内の４つの埋込みチヤンネル領域のそれぞれに関するポ
テンシャル状態を、半導体母体の表面からの距離の関数
として表わしたグラフである。
電極へのクロツクパルス列の印加によつて、チヤンネル
出力端方向へ送られる。出力端構造（図示されていない
）には、互に分離された１対のＮ＋領域が含まれ、第１
のＮ＋領域はＣＣＤチャンネルの終段セルの導体電極で
覆われている。これらＮ＋領域の間には絶縁層上の電極
が伸び、この電極は両Ｎ＋領域の上に重なつている。第
２のＮ＋領域は基準電圧を印加し得るようにオーム接触
部を持ち、第１のＮ＋領域は、ソースフオロワ構成内で
負荷抵抗に接続された絶縁ゲートＦＥＴのゲートに接続
されたオーム接触部を持ち、そのオーム接触部からＣＣ
Ｄの出力信号が取り出される。上記の入出力構造は単な
る説明手段として挙げた例であつて、米国特許第４０４
７２１５号に記載されたものである。本発明の範囲内で
、その他の入力端構造や出力端構造、例えば浮遊ゲート
を採用することが可能である。チャンネルに対して垂直
に伸びた第１図の断面には、電荷転送領域の横側界面の
一方を画定するｐ＋型チャンネルストツプ領域１８が示
されている。チヤンネル他方の横側界面はもう１つのｐ
＋型チヤンネルストツプ領域（図示されていない）によ
つて画定される。そして、チヤンネルの各セルは、電荷
転送領域がゲート誘導による新たなポテンシヤル変化を
受けないように遮蔽するためのｐ＋型反転層１４を備え
ている。また、一方のチャンネルストツプ領域をブルー
ミング制御構造で置き換えることも可能である。第２図
は、与えられたゲートポテンシヤル条件における各セル
内の４つの埋込みチヤンネル領域のそれぞれに関するポ
テンシャル状態を、半導体母体の表面からの距離の関数
として表わしたグラフである。
これらのグラフを参照すると、あるセルから他のセルへ
の電荷パケツトの転送の仕方が理解できる。第２ａ図は
ゲートオフ状態（わずかに正または負の状態）における
領域１，のポテンシャル状態を示すグラフである。これ
らのグラフは例えば、領域１，の両方に燐の打込み拡散
を行ない、さらに領域にだけ砒素を浅く打ち込んだ場合
に得られる。第２ｂ図はゲートオフ状態における領域，
のポテンシヤル状態を示すグラフである。第２ｃ図はゲ
ートオン状態における領域１，のポテンシャル状態を示
すグラフである。第・２ｄ図はゲートオン状態における
領域，のポテンシャル状態を示すグラフである。領域，
のポテンシャル状態は例えば、領域に少量の燐打込みを
行ない、領域に多量の燐打込みを行なつてそれらを拡散
させ、さらに両領域に等量の硼素を浅く打ち込んだ場合
に得られる。
の電荷パケツトの転送の仕方が理解できる。第２ａ図は
ゲートオフ状態（わずかに正または負の状態）における
領域１，のポテンシャル状態を示すグラフである。これ
らのグラフは例えば、領域１，の両方に燐の打込み拡散
を行ない、さらに領域にだけ砒素を浅く打ち込んだ場合
に得られる。第２ｂ図はゲートオフ状態における領域，
のポテンシヤル状態を示すグラフである。第２ｃ図はゲ
ートオン状態における領域１，のポテンシャル状態を示
すグラフである。第・２ｄ図はゲートオン状態における
領域，のポテンシャル状態を示すグラフである。領域，
のポテンシャル状態は例えば、領域に少量の燐打込みを
行ない、領域に多量の燐打込みを行なつてそれらを拡散
させ、さらに両領域に等量の硼素を浅く打ち込んだ場合
に得られる。
第３ａ図は領域１，の不純物濃度分布グラフである。
この場合、燐ドーピングは両領域に対して等量であるが
、砒素ドーピングは領域に対してのみ行なわれている。
第３ｂ図は領域，の不純物濃度分布グラフである。
、砒素ドーピングは領域に対してのみ行なわれている。
第３ｂ図は領域，の不純物濃度分布グラフである。
この場合、硼素ドーピングは両領域に対して等量である
が、領域に対しては多量の燐ドーピングが選択的に行な
われている。そして、領域１，に対する燐ドーピング量
は領域に比べて少量である。第２図を参照すると、ゲー
トオフ状態においては下記の関係が存在すると考えられ
る。
が、領域に対しては多量の燐ドーピングが選択的に行な
われている。そして、領域１，に対する燐ドーピング量
は領域に比べて少量である。第２図を参照すると、ゲー
トオフ状態においては下記の関係が存在すると考えられ
る。
一方、ゲートオン状態においては下記の関係が存在する
。
。
）
電荷転送は、ゲート電圧がオフ状態からオン状態に低下
して再びオフ状態に上昇したときに行なわれる。
して再びオフ状態に上昇したときに行なわれる。
これを説明するため、領域に蓄積される電荷パケツトに
ついて考察する。
ついて考察する。
この領域のφＭａｘが最も高くなつているので、電子電
荷はこの領域内に閉じ込められる。ゲート電圧がオン状
態に向つて低下して行くとき、φＭａｘおよびφＭａｘ
Ｉは共に低下する。しかしながら、領域，の最大ポテン
シヤルは反転層の表面で一定に保たれているためφＭａ
ｘおよびφＭａｘは実質的に不変である。
荷はこの領域内に閉じ込められる。ゲート電圧がオン状
態に向つて低下して行くとき、φＭａｘおよびφＭａｘ
Ｉは共に低下する。しかしながら、領域，の最大ポテン
シヤルは反転層の表面で一定に保たれているためφＭａ
ｘおよびφＭａｘは実質的に不変である。
したがつて、チヤンネルストツプから出たホールは即座
にチヤンネル表面に吸引され、領域，はゲートポテンシ
ヤルから遮蔽される。
にチヤンネル表面に吸引され、領域，はゲートポテンシ
ヤルから遮蔽される。
その時点で、領域のポテンシヤルが最も高くなるから、
この領域に信号電荷が移動する。
この領域に信号電荷が移動する。
図示された空間を占める小範囲のホール層はチヤンネル
ストツプから伸びて仮想電極を形成する。
ストツプから伸びて仮想電極を形成する。
逆極性キャリアによるこのような仮想電極形成とその信
号電荷転送機能は本発明の最大の特徴である。ゲートポ
テンシヤルを再びオフ状態にまで引き上げると、電荷は
後続セルの領域へと流れる。第４図には、各領域のφＭ
ａｘがポテンシャル井戸の階段状パターンで表わされて
いる。ゲートオフ状態の場合は、太線で示されるポテン
シャル井戸パターンで表わされ、そのパターンは領域を
始点として右側に下がつて行く４段階ポテンシヤルパタ
ーンになつており、領域で最低レベルに達する。
号電荷転送機能は本発明の最大の特徴である。ゲートポ
テンシヤルを再びオフ状態にまで引き上げると、電荷は
後続セルの領域へと流れる。第４図には、各領域のφＭ
ａｘがポテンシャル井戸の階段状パターンで表わされて
いる。ゲートオフ状態の場合は、太線で示されるポテン
シャル井戸パターンで表わされ、そのパターンは領域を
始点として右側に下がつて行く４段階ポテンシヤルパタ
ーンになつており、領域で最低レベルに達する。
一方、ゲートオン状態の場合は、領域１を始点として領
域の方へ段階的に下がつて行く４段階パターンで表わさ
れる。
域の方へ段階的に下がつて行く４段階パターンで表わさ
れる。
このように、各後続隣接セルへの所望の電荷パケツト転
送は単一電極にパルス列を印加することによつて行なわ
れる。本発明装置の製作工程に関する一実施例が第５ａ
図〜第５ｅ図に示されている。
送は単一電極にパルス列を印加することによつて行なわ
れる。本発明装置の製作工程に関する一実施例が第５ａ
図〜第５ｅ図に示されている。
この工程では、第５ａ図に示されるような、ドーピング
密度１×１０１５ｃｒ１Ｌ−３〜５×１０１６？−３の
Ｐ伝導型の単結晶シリコンウエーハ４１が最初に使用さ
れる。このウエーハにおいては、前もつて、Ｎ型ドーピ
ングとｐ＋チヤンネルストツプ領域形成によつて埋込み
チヤンネル領域が画定され、チヤンネルの両端には入力
手段と出力手段が設けられている。次に、酸化法によつ
て酸化ゲート層４２を所望の厚さ例えば１０００オング
ストロームにまで成長させる。そして、酸化層のパター
ン形成に続いて、酸化層に砒素や燐、アンチモン等のド
ナー不純物の選択的打込みが行なわれる。この打込み不
純物は後述の工程段階でシリコン表面に拡散される。次
に、表面からホトレジストマスクを除去し、酸化層の上
に不純物混入ポリシリコン層４４を設ける。このポリシ
リコン層は、打込み領域の一部と、マスク４３で打込み
を防止した領域の一部とを露出するための開口を設ける
ために、第５ｂ図のようなパターンに形成される。開口
内のゲート酸化物は周知のエツチング法で取り除かれる
。その時新しく露出したシリコンウエーハは酸化処理さ
れ、それと同時に、不純物混入多結晶シリコンマスク４
４の上に酸化層が形成される。次に、各開口の一部と各
酸化ポリシリコン領域の隣接部を覆う第２のホトレジス
トマスク４５が第５ｄ図のように形成される。この時点
で、酸化層を通してシリコンチヤンネルの中に新たなド
ナー不純物が打ち込まれる。そして、ホトレジスト４５
は除去され、第５ｅ図に示されるように酸化物を通して
シリコンチヤンネルに再び新たなドナー不純物が打ち込
まれる。これでＣＣＤ製作に必要なすべてのドナー不純
物打込み処理が完了する。その後め熱処理工程において
、打込み不純物がシリコン内に適切な深さまで拡散して
、正しいポテンシヤル分布状態が形成されると共に、酸
化物内の不純物はシリコン内に拡散する。次に、同じ開
口から酸化物を通してシリコンチャンネル内に、硼素、
ガリウム、インジウム等のアクセプタ不純物が打ち込ま
れる。
密度１×１０１５ｃｒ１Ｌ−３〜５×１０１６？−３の
Ｐ伝導型の単結晶シリコンウエーハ４１が最初に使用さ
れる。このウエーハにおいては、前もつて、Ｎ型ドーピ
ングとｐ＋チヤンネルストツプ領域形成によつて埋込み
チヤンネル領域が画定され、チヤンネルの両端には入力
手段と出力手段が設けられている。次に、酸化法によつ
て酸化ゲート層４２を所望の厚さ例えば１０００オング
ストロームにまで成長させる。そして、酸化層のパター
ン形成に続いて、酸化層に砒素や燐、アンチモン等のド
ナー不純物の選択的打込みが行なわれる。この打込み不
純物は後述の工程段階でシリコン表面に拡散される。次
に、表面からホトレジストマスクを除去し、酸化層の上
に不純物混入ポリシリコン層４４を設ける。このポリシ
リコン層は、打込み領域の一部と、マスク４３で打込み
を防止した領域の一部とを露出するための開口を設ける
ために、第５ｂ図のようなパターンに形成される。開口
内のゲート酸化物は周知のエツチング法で取り除かれる
。その時新しく露出したシリコンウエーハは酸化処理さ
れ、それと同時に、不純物混入多結晶シリコンマスク４
４の上に酸化層が形成される。次に、各開口の一部と各
酸化ポリシリコン領域の隣接部を覆う第２のホトレジス
トマスク４５が第５ｄ図のように形成される。この時点
で、酸化層を通してシリコンチヤンネルの中に新たなド
ナー不純物が打ち込まれる。そして、ホトレジスト４５
は除去され、第５ｅ図に示されるように酸化物を通して
シリコンチヤンネルに再び新たなドナー不純物が打ち込
まれる。これでＣＣＤ製作に必要なすべてのドナー不純
物打込み処理が完了する。その後め熱処理工程において
、打込み不純物がシリコン内に適切な深さまで拡散して
、正しいポテンシヤル分布状態が形成されると共に、酸
化物内の不純物はシリコン内に拡散する。次に、同じ開
口から酸化物を通してシリコンチャンネル内に、硼素、
ガリウム、インジウム等のアクセプタ不純物が打ち込ま
れる。
この打込み工程の後、打込み損傷の回復と打込み不純物
の活性化の目的で熱処理が行なわれる。以上で、正しい
ポテンシヤル分布状態の形成に必要な不純物分布を得る
ための製作工程が終了する。最後に、ゲート電極として
働く不純物混入ポリシリコンパターン４４に接触部が設
けられて、ＣＣＤが完成する。
の活性化の目的で熱処理が行なわれる。以上で、正しい
ポテンシヤル分布状態の形成に必要な不純物分布を得る
ための製作工程が終了する。最後に、ゲート電極として
働く不純物混入ポリシリコンパターン４４に接触部が設
けられて、ＣＣＤが完成する。
本発明装置の製作工程に関するもう１つの実施例が第６
図に示されている。
図に示されている。
この実施例工程では、前述の実施例工程のものと同じ抵
抗率を持つた第６図に示されるような単結晶Ｐ型シリコ
ンウエーハ５１が使用される。このウエーハ５１には、
ｐ＋チヤンネルストツプ領域であらかじめ画定されたＮ
型の埋込みチャンネルが含まれ、さらに、従来技術によ
る基本的な入出力端構造が含まれている。しかし、これ
らは本発明の製作工程が完了した後で付け加えてもよい
。まず、熱酸化処理によつて、例えば８００オングスト
ローム程度の厚さの酸化層５２が成長形成される。
抗率を持つた第６図に示されるような単結晶Ｐ型シリコ
ンウエーハ５１が使用される。このウエーハ５１には、
ｐ＋チヤンネルストツプ領域であらかじめ画定されたＮ
型の埋込みチャンネルが含まれ、さらに、従来技術によ
る基本的な入出力端構造が含まれている。しかし、これ
らは本発明の製作工程が完了した後で付け加えてもよい
。まず、熱酸化処理によつて、例えば８００オングスト
ローム程度の厚さの酸化層５２が成長形成される。
続（・て、厚さ約４００オングストロームの窒化シリコ
ン層５３が酸化層上に形成される。次に、厚さ約３００
０オングストロームの第２酸化層５４が設けられ、この
酸化層は、領域，になるべきチャンネル部分が選択露出
されるようにパターン形成される。続いて、シリコン表
面に突入し得るようにドナー不純物が適切なエネルギで
、露出窒化層とその下の酸化層を通して打込まれる。次
に、第６ｂ図に示されるように、各開口の一部とパター
ン形成された酸化マスクの隣接部分とを覆う構造の頂上
部の上にホトレジストマスク５５が画定される。次に、
２回目のドナー不純物打込みが適切なエネルギで行なわ
れ、不純物は絶縁層を貫通し、シリコン表面に突入する
。そして、ホトレジストが取り除かれ、熱拡散処理によ
つて打込み不純物は半導体内部へ深く進入する。その後
、先にパターン形成された第６ｃ図の酸化物マスクを再
び用いて、アクセプタイオンの打込みが行なわれる。次
に、前述のホトレジストマスクと実質的に同じパターン
の第２ホトレジストマスクを作るために新たなホトレジ
スト層がパターン形成される。先に画定された酸化物マ
スクは選択エツチングで各区画の一部を取り除くことに
よつて再画定され、それにより、第６ｄ図に示される各
セルの領域１を覆う窒化層５３の部分が新たに露出され
る。その後、第２ホトレジスト層は除去され、続いて、
２回目のアクセプタ不純物打込みが適切なエネルギレベ
ルで行なわれ、その打込不純物は窒化層とその下の酸化
層を貫通して、領域１，，のシリコン表面に突入する。
ン層５３が酸化層上に形成される。次に、厚さ約３００
０オングストロームの第２酸化層５４が設けられ、この
酸化層は、領域，になるべきチャンネル部分が選択露出
されるようにパターン形成される。続いて、シリコン表
面に突入し得るようにドナー不純物が適切なエネルギで
、露出窒化層とその下の酸化層を通して打込まれる。次
に、第６ｂ図に示されるように、各開口の一部とパター
ン形成された酸化マスクの隣接部分とを覆う構造の頂上
部の上にホトレジストマスク５５が画定される。次に、
２回目のドナー不純物打込みが適切なエネルギで行なわ
れ、不純物は絶縁層を貫通し、シリコン表面に突入する
。そして、ホトレジストが取り除かれ、熱拡散処理によ
つて打込み不純物は半導体内部へ深く進入する。その後
、先にパターン形成された第６ｃ図の酸化物マスクを再
び用いて、アクセプタイオンの打込みが行なわれる。次
に、前述のホトレジストマスクと実質的に同じパターン
の第２ホトレジストマスクを作るために新たなホトレジ
スト層がパターン形成される。先に画定された酸化物マ
スクは選択エツチングで各区画の一部を取り除くことに
よつて再画定され、それにより、第６ｄ図に示される各
セルの領域１を覆う窒化層５３の部分が新たに露出され
る。その後、第２ホトレジスト層は除去され、続いて、
２回目のアクセプタ不純物打込みが適切なエネルギレベ
ルで行なわれ、その打込不純物は窒化層とその下の酸化
層を貫通して、領域１，，のシリコン表面に突入する。
その後、不純物活性化のための熱処理が行なわれて、各
セル構造内の適正なポテンシヤル分布を得るために必要
な不純物分布形成が完了する。
セル構造内の適正なポテンシヤル分布を得るために必要
な不純物分布形成が完了する。
パターン形成された酸化物層および窒化物層は除去され
、そこに、アルミニウムまたは酸化錫などの連続導体層
５６が第６ｅ図のように形成され、この層が単相クロツ
ク電極となる。第３図の不純物分布図は第５ｅ図に示さ
れる構造の不純物分布状態を表わす。
、そこに、アルミニウムまたは酸化錫などの連続導体層
５６が第６ｅ図のように形成され、この層が単相クロツ
ク電極となる。第３図の不純物分布図は第５ｅ図に示さ
れる構造の不純物分布状態を表わす。
第６図で与えられる工程から得られる不純物分布により
、第２図と実質的に等しいポテンシャル分布が得られ、
適切なＤＣゲートオフセツト電圧が生じる。第７図はセ
ルの各領域の最大ポテンシヤルをゲート電圧の関数とし
て表わしたものである。
、第２図と実質的に等しいポテンシャル分布が得られ、
適切なＤＣゲートオフセツト電圧が生じる。第７図はセ
ルの各領域の最大ポテンシヤルをゲート電圧の関数とし
て表わしたものである。
本ＣＣＤの性能を評価すると、信号電荷パケツトを後段
セルへ移動させるために必要な電圧振幅が従来のＣＣＤ
の場合よりも小さくて済むことが第７図の曲線から分か
る。領域，の最大ポテンシャルはクロツク電圧とは無関
係であり、一方、領域１，のポテンシヤルは周期的に変
化する。ゲート電圧がマイナス方向へ移行して行くとき
、ゲートオフ状態で領域に蓄積されている電荷は、領域
の最大ポテンシャルが領域のポテンシャル以下になるま
での間はそのままの状態に維持され、その後、領域の蓄
積電荷は領域に移動する。そして、領域のポテンシヤル
は常に領域の最大ポテンシャルより高いから、領域に移
動した電荷はただちに領域に移動する。その電荷はゲー
トがオフ状態に転換した時に次段セルの領域に移動し、
以後、同様の動作が繰り返される。上述のＣＣＤ製作法
実施例は本発明の範囲を限定するものではなく、本発明
のＣＣＤを製作するための好適実施例として述べたまま
である。また、Ｎ型シリコン基板を基本材料としてＰ型
チヤンネルのＣＣＤを製作する場合、各極性を逆にすれ
ばよいことは明らかであろう。また、アンチモン化イン
ジウムやテルル化水銀カドミニウムなどのＶ、−化合物
を含む化合物半導体を使用することも可能である。
セルへ移動させるために必要な電圧振幅が従来のＣＣＤ
の場合よりも小さくて済むことが第７図の曲線から分か
る。領域，の最大ポテンシャルはクロツク電圧とは無関
係であり、一方、領域１，のポテンシヤルは周期的に変
化する。ゲート電圧がマイナス方向へ移行して行くとき
、ゲートオフ状態で領域に蓄積されている電荷は、領域
の最大ポテンシャルが領域のポテンシャル以下になるま
での間はそのままの状態に維持され、その後、領域の蓄
積電荷は領域に移動する。そして、領域のポテンシヤル
は常に領域の最大ポテンシャルより高いから、領域に移
動した電荷はただちに領域に移動する。その電荷はゲー
トがオフ状態に転換した時に次段セルの領域に移動し、
以後、同様の動作が繰り返される。上述のＣＣＤ製作法
実施例は本発明の範囲を限定するものではなく、本発明
のＣＣＤを製作するための好適実施例として述べたまま
である。また、Ｎ型シリコン基板を基本材料としてＰ型
チヤンネルのＣＣＤを製作する場合、各極性を逆にすれ
ばよいことは明らかであろう。また、アンチモン化イン
ジウムやテルル化水銀カドミニウムなどのＶ、−化合物
を含む化合物半導体を使用することも可能である。
本発明の電荷転送デバイスは、全フレーム蓄積型やライ
ンアドレス型を含むＣＣＤ撮像装置、アナログプロセツ
サ、メモリ、リニアシフトレジスタ、およびシリアルア
クセス構成やシリアルパラレルシリアルアクセス構成や
ランダムアクセス構成のメモリ装置等に実施するのに有
用であることは当業者に自明であろう。
ンアドレス型を含むＣＣＤ撮像装置、アナログプロセツ
サ、メモリ、リニアシフトレジスタ、およびシリアルア
クセス構成やシリアルパラレルシリアルアクセス構成や
ランダムアクセス構成のメモリ装置等に実施するのに有
用であることは当業者に自明であろう。
また、上記各実施例では、ブルーミング制御構造も内蔵
している。第５図の工程に従つて面ＣＣＤ撮像装置を製
作した例の結果を下記に示す。チツプ面積は７３．１ｍ
ｄ（１１７０００平方ミル）、アレー寸法は２４５×３
３８ピクセル（画素）とした。不純物打込みに用いられ
たエネルギおよび線量は次の通りである。以上の条件で
製作された撮像装置から得られた特性は次の通りである
。
している。第５図の工程に従つて面ＣＣＤ撮像装置を製
作した例の結果を下記に示す。チツプ面積は７３．１ｍ
ｄ（１１７０００平方ミル）、アレー寸法は２４５×３
３８ピクセル（画素）とした。不純物打込みに用いられ
たエネルギおよび線量は次の通りである。以上の条件で
製作された撮像装置から得られた特性は次の通りである
。
ポテンシヤル井戸容量（電
子数）
２５４０００個
第１図は本発明によるＣＣＤ構造のチヤンネル領域を縦
断面と垂直断面で示す拡大断面図、第２ａ図〜第２ｄ図
はゲートオフ状態とゲートオン状態における各セル内の
４領域のそれぞれのポテンシヤル分布を示すグラフ、第
３ａ図〜第３ｂ図は第１図の装置の各セル内の４領域の
それぞれの不純物濃度分布を示すグラフ、第４図は本発
明装置の動作に関連するポテンシャル井戸を示す図、第
５ａ図〜第５ｅ図は本発明の実施例装置の製作工程を示
す図、第６ａ図〜第６ｅ図は代替的な装置製作工程を示
す図、第７図はセルの各領域の最大ポテンシヤルをゲー
ト電圧の関数として表わすグラフである。 （参照符号の説明）、１１・・・・・・半導体基板、１
４・・・・・・反転層、４１，５１・・・・・・半導体
基板。
断面と垂直断面で示す拡大断面図、第２ａ図〜第２ｄ図
はゲートオフ状態とゲートオン状態における各セル内の
４領域のそれぞれのポテンシヤル分布を示すグラフ、第
３ａ図〜第３ｂ図は第１図の装置の各セル内の４領域の
それぞれの不純物濃度分布を示すグラフ、第４図は本発
明装置の動作に関連するポテンシャル井戸を示す図、第
５ａ図〜第５ｅ図は本発明の実施例装置の製作工程を示
す図、第６ａ図〜第６ｅ図は代替的な装置製作工程を示
す図、第７図はセルの各領域の最大ポテンシヤルをゲー
ト電圧の関数として表わすグラフである。 （参照符号の説明）、１１・・・・・・半導体基板、１
４・・・・・・反転層、４１，５１・・・・・・半導体
基板。
Claims (1)
- 【特許請求の範囲】 １ 一伝導型の電荷転送用の埋込み領域を有する反対伝
導型の半導体基板と、上記埋込み領域の上に配された絶
縁層と、電荷転送信号を受けるために上記絶縁層の上に
配され上記埋込み領域から上記絶縁層によつて分離され
ている導電層とを含む単相電荷転送デバイスであつて、
上記電荷転送信号により電位変化を受ける第１位相部と
、転送領域、蓄積領域を含み上記電荷転送信号により電
位変化を実質的に受けない第２位相部とを有し、上記第
２位相部は上記埋込み領域の一部とその上の表面層とを
含み、上記第２位相部の埋込み領域は上記蓄積領域にお
いて上記転送領域よりも高い不純物濃度を有する上記一
伝導型の層を含み、上記表面層は上記基板におけるより
も高濃度の上記反対伝導型の不純物を含み、上記電荷転
送信号から上記第２位相部の埋込み領域をシールドする
ことを特徴とする単相電荷転送デバイス。 ２ 一伝導型の電荷転送用の埋込み領域を有する反対伝
導型の半導体基板と、上記埋込み領域の上に配された絶
縁層と、電荷転送信号を受けるために上記絶縁層の上に
配され上記埋込み領域から上記絶縁層によつて分離され
ている導電層とを含む単相電荷転送デバイスであつて、
第１転送領域、第１蓄積領域を含み上記電荷転送信号に
より電位変化を受ける第１位相部と、第２転送領域、第
２蓄積領域を含み上記電荷転送信号により電位変化を実
質的に受けない第２位相部とを有し、上記第１位相部は
上記埋込み領域の一部を含み、上記第１位相部の埋込み
領域は、上記第１蓄積領域において上記一伝導型の不純
物を含み、上記第２位相部は、上記埋込み領域の他の一
部とその上の表面層とを含み、上記第２位相部の埋込み
領域は、上記第２蓄積領域において上記第２転送領域よ
りも高い不純物濃度を有する上記一伝導型の層を含み、
上記表面層は上記基板におけるよりも高濃度の上記反対
伝導型の不純物を含み、上記電荷転送信号から上記第２
位相部の埋込み領域をシールドすることを特徴とする単
相電荷転送デバイス。 ３ 一伝導型の電荷転送用の埋込み領域を有する反対伝
導型の半導体基板と、上記埋込み領域の上に配された絶
縁層と、電荷転送信号を受けるために上記絶縁層の上に
配され上記埋込み領域から上記絶縁層によつて分離され
ている導電層とを含む単相電荷転送デバイスであつて、
第１転送領域、第１蓄積領域を含み上記電荷転送信号に
より電位変化を受ける第１位相部と、第２転送領域、第
２蓄積領域を含み上記電荷転送信号により電位変化を実
質的に受けない第２位相部とを有し、上記第１位相部は
上記埋込み領域の一部を含み、上記第１位相部の埋込み
領域は上記第１転送領域において上記反対伝導型の不純
物を含み、上記第２位相部は上記埋込み領域の他の一部
とその上の表面層とを含み、上記第２位相部の埋込み領
域は上記第２蓄積領域において上記第２転送領域よりも
高い不純物濃度を有する上記一伝導型の層を含み、上記
表面層は上記基板におけるよりも高濃度の上記反対伝導
型の不純物を含み、上記電荷転送信号から上記第２位相
部の埋込み領域をシールドすることを特徴とする単相電
荷転送デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US000000906385 | 1978-05-16 | ||
| US05/906,385 US4229752A (en) | 1978-05-16 | 1978-05-16 | Virtual phase charge transfer device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5511394A JPS5511394A (en) | 1980-01-26 |
| JPS596072B2 true JPS596072B2 (ja) | 1984-02-08 |
Family
ID=25422352
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54058752A Expired JPS596072B2 (ja) | 1978-05-16 | 1979-05-15 | 電荷転送デバイス |
| JP57025826A Expired JPS608634B2 (ja) | 1978-05-16 | 1982-02-19 | 単相電荷転送装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57025826A Expired JPS608634B2 (ja) | 1978-05-16 | 1982-02-19 | 単相電荷転送装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4229752A (ja) |
| JP (2) | JPS596072B2 (ja) |
| DE (1) | DE2919522A1 (ja) |
| GB (1) | GB2021313B (ja) |
| HK (1) | HK97887A (ja) |
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