JPS6042634B2 - 電荷結合装置 - Google Patents
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- JPS6042634B2 JPS6042634B2 JP51009182A JP918276A JPS6042634B2 JP S6042634 B2 JPS6042634 B2 JP S6042634B2 JP 51009182 A JP51009182 A JP 51009182A JP 918276 A JP918276 A JP 918276A JP S6042634 B2 JPS6042634 B2 JP S6042634B2
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66946—Charge transfer devices
- H01L29/66954—Charge transfer devices with an insulated gate
-
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
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-
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76866—Surface Channel CCD
Description
【発明の詳細な説明】
本発明は電荷転送装置および特に単一相の電荷結合装置
（ＣＣＤ）に関する。
（ＣＣＤ）に関する。
これまでに単一のクロック信号のみを用いたＣＣＤに関
する提案が報告されてきた。
する提案が報告されてきた。
Ｐ．Ｐ．ＧｅｂｅｒｇｅｒとＣ．Ａ．Ｔ．ＳＳａＩａｍ
ａはＲＰｒＯｃｅｅｄｉｎｇｓＯｆｔｈｅＩ．Ｅ．Ｅ．
Ｅ．Ｊｌ９ｎ年６月、第７２１〜７２２頁１単一電荷結
合装置ョにおいてシリコン基板内に単方向荷電流に必要
な非対称のポテンシャル井戸を形成するためＲｌｖ４Ｎ
ＯＳ（金属・窒化物・酸化物・シリコン）構造に電荷蓄
積を利用した構造を提案している。その構造は、シリコ
ン基板上に二酸化シリコン層と窒化シリコン層とが設け
られ、その窒化物層上には隔離した個合の電荷移送電極
が設けられている。必要なポテンシャル井戸は酸化物・
窒化物の界面に適当な電荷蓄積模様を形成することによ
りつくられる。Ｒ．Ｄ．Ｍｅｌａｎ＜（５ＪａｍｅｓＤ
．Ｍｅｉｎｄ１は１．Ｅ．Ｅ．Ｅ．ｒＪＯｌｌｒ−Ｒｌ
ａｌＯｆＳＯｌｊｄＳｔａｔｅＣｉｒＣＵｉｔＳＪｌｌ
９ｎ年２月、第９２〜９３頁においてアルミニウムと多
結晶シリコンゲートを共に対に接続した２レベルの段違
いアルミニウムー多結晶シリコンゲート構造を用いた二
朴連ＣＤ構造を提案している。交互のゲート対はそれぞ
れクロック線に接続され、クロック線の１つは直流バイ
アスに保たれ、一方クロックパルスが他のクロック線に
印加される。これらの両提案は製作上あるいは機能上あ
るいはその両方において固有の欠点を有する。本発明の
目的は比較的簡単な構造と操作をもつ単一相ＣＣＤ構造
を提供することである。
ａはＲＰｒＯｃｅｅｄｉｎｇｓＯｆｔｈｅＩ．Ｅ．Ｅ．
Ｅ．Ｊｌ９ｎ年６月、第７２１〜７２２頁１単一電荷結
合装置ョにおいてシリコン基板内に単方向荷電流に必要
な非対称のポテンシャル井戸を形成するためＲｌｖ４Ｎ
ＯＳ（金属・窒化物・酸化物・シリコン）構造に電荷蓄
積を利用した構造を提案している。その構造は、シリコ
ン基板上に二酸化シリコン層と窒化シリコン層とが設け
られ、その窒化物層上には隔離した個合の電荷移送電極
が設けられている。必要なポテンシャル井戸は酸化物・
窒化物の界面に適当な電荷蓄積模様を形成することによ
りつくられる。Ｒ．Ｄ．Ｍｅｌａｎ＜（５ＪａｍｅｓＤ
．Ｍｅｉｎｄ１は１．Ｅ．Ｅ．Ｅ．ｒＪＯｌｌｒ−Ｒｌ
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９ｎ年２月、第９２〜９３頁においてアルミニウムと多
結晶シリコンゲートを共に対に接続した２レベルの段違
いアルミニウムー多結晶シリコンゲート構造を用いた二
朴連ＣＤ構造を提案している。交互のゲート対はそれぞ
れクロック線に接続され、クロック線の１つは直流バイ
アスに保たれ、一方クロックパルスが他のクロック線に
印加される。これらの両提案は製作上あるいは機能上あ
るいはその両方において固有の欠点を有する。本発明の
目的は比較的簡単な構造と操作をもつ単一相ＣＣＤ構造
を提供することである。
本発明によれば、単一相電荷結合装置構造はＣＣＤのチ
ャンネル上に連続した導電ゲート層を用いており、その
チャンネルに沿つて異なるしきい電圧をもつて交互する
導電層一絶縁層一半導体領域を有する。
ャンネル上に連続した導電ゲート層を用いており、その
チャンネルに沿つて異なるしきい電圧をもつて交互する
導電層一絶縁層一半導体領域を有する。
第１の所定ゲート電圧レベルの場合、各対の１領域にお
けるしきい電圧は各対の他の領域におけるしきい電圧よ
りも大きく、所定の第２ゲート電圧レベルの場合は、情
況は逆になる。このようにして単一相のクロックパルス
を導電ゲート層に印加することにより、前述の領域の各
々にあるポテンシャル井戸間のチャンネルに沿つて電荷
パケットが伝播する。そのような構造は単一相クロロツ
キングが用いられることだけでなく、個々のゲートある
いは電荷転送電極の模様付けが必要でないことにおいて
有利であり、内部および相互レベルの短絡に基因する問
題は発生しない。本発明の好まし、実施例では、ＣＣＤ
溝には同じ導電型ではあるが溝に沿つて隔離された基板
によりも高い導電率のドープ領域を有する均一厚さの絶
縁層か用いられ、しきい電圧を移動させる電荷蓄積層は
ドープ領域と絶縁層間の界面に形成されるので、ドープ
領域にある半導体面電位一ゲート電圧特性はドープ領域
の中間領域にある半導体面電圧一ゲート電圧特性と交叉
する。
けるしきい電圧は各対の他の領域におけるしきい電圧よ
りも大きく、所定の第２ゲート電圧レベルの場合は、情
況は逆になる。このようにして単一相のクロックパルス
を導電ゲート層に印加することにより、前述の領域の各
々にあるポテンシャル井戸間のチャンネルに沿つて電荷
パケットが伝播する。そのような構造は単一相クロロツ
キングが用いられることだけでなく、個々のゲートある
いは電荷転送電極の模様付けが必要でないことにおいて
有利であり、内部および相互レベルの短絡に基因する問
題は発生しない。本発明の好まし、実施例では、ＣＣＤ
溝には同じ導電型ではあるが溝に沿つて隔離された基板
によりも高い導電率のドープ領域を有する均一厚さの絶
縁層か用いられ、しきい電圧を移動させる電荷蓄積層は
ドープ領域と絶縁層間の界面に形成されるので、ドープ
領域にある半導体面電位一ゲート電圧特性はドープ領域
の中間領域にある半導体面電圧一ゲート電圧特性と交叉
する。
本発明をさらによく理解し実施するために添付図面を参
照してその実施例を説明する。
照してその実施例を説明する。
第１図は本発明の詳細な説明するのに有用な単一相ＣＣ
Ｄ構造例のチャンネルにそつた概略断面図てある。
Ｄ構造例のチャンネルにそつた概略断面図てある。
図面は実尺てはない。ＣＣＤ構造は適度には２×１０１
５α−３以上好ましくは５×１α５０−３以上のドープ
濃度をもつｐ型シリコン基板１０に形成されたチャンネ
ルを有する。基板１０の上部面は、第１図かられかるよ
うに絶縁層１１によつておおわれ、絶縁層はチャンネル
に沿つて所望信号伝播方向にそれぞれ交互しその方向に
対して横方向に伸びる薄い細片領域１２と厚い細片領域
１４をＣＣＤのチャンネルに沿つて有する。厚い各絶縁
細片１４とその下にある半導体材質問の界面においてｎ
型層１６が全体の幅に伸び、層１８は細片１４の約半分
の幅に伸びるのて領域１８は領域１７よりもより濃厚に
ドープされる。薄い各絶縁細片１２とその下にある半導
体材質問の界面には浅いｎ型面領域２０があり、その領
域は領域１６と同量にドープされ細片１２の約の半分の
幅伸長し信号伝播の方向において次の厚い絶縁層細片１
４付近に位置する。各絶縁細片１２の幅の他の半分の下
にｐ型基板の表面領域がある。絶縁層１１は連続した、
好ましくは均一な導電層２４にお）われ、その導電層に
クロックパルスＶｃの形をしたゲート電圧が単一相クロ
ックパルス源ＣＰから印加されシフトレジスタと同様に
ＣＣＤ構造を操作し第１図て構造の入力（左手端部）か
ら出力（右手端部）に電荷パケット伝播させる。ｐ型基
板の局部化されたｎ型領域１８と２０により電荷蓄積層
が形成されその結果これらの領域により深いポテンシャ
ル井戸（さらに正の半導体面電位）ができる。これによ
りＣＣＤ構造に単方向特性を与える非対称ポテンシャル
井戸構造が得られそにより電荷パケットは以下さらに詳
細に説明するように入力からのみ伝播し構造の出力端に
向う。第６図は、クロックパルス源ＣＰより供給される
ゲート電圧■ｃ（第７図参照）の０Ｎおよび０ＦＦ状態
に対応して導電層１１と基板１０間に異なるゲート電圧
レベル■ｃを印加したときのＣＣＤチャンネルに沿つた
表面電位変化の概略説明図である。
５α−３以上好ましくは５×１α５０−３以上のドープ
濃度をもつｐ型シリコン基板１０に形成されたチャンネ
ルを有する。基板１０の上部面は、第１図かられかるよ
うに絶縁層１１によつておおわれ、絶縁層はチャンネル
に沿つて所望信号伝播方向にそれぞれ交互しその方向に
対して横方向に伸びる薄い細片領域１２と厚い細片領域
１４をＣＣＤのチャンネルに沿つて有する。厚い各絶縁
細片１４とその下にある半導体材質問の界面においてｎ
型層１６が全体の幅に伸び、層１８は細片１４の約半分
の幅に伸びるのて領域１８は領域１７よりもより濃厚に
ドープされる。薄い各絶縁細片１２とその下にある半導
体材質問の界面には浅いｎ型面領域２０があり、その領
域は領域１６と同量にドープされ細片１２の約の半分の
幅伸長し信号伝播の方向において次の厚い絶縁層細片１
４付近に位置する。各絶縁細片１２の幅の他の半分の下
にｐ型基板の表面領域がある。絶縁層１１は連続した、
好ましくは均一な導電層２４にお）われ、その導電層に
クロックパルスＶｃの形をしたゲート電圧が単一相クロ
ックパルス源ＣＰから印加されシフトレジスタと同様に
ＣＣＤ構造を操作し第１図て構造の入力（左手端部）か
ら出力（右手端部）に電荷パケット伝播させる。ｐ型基
板の局部化されたｎ型領域１８と２０により電荷蓄積層
が形成されその結果これらの領域により深いポテンシャ
ル井戸（さらに正の半導体面電位）ができる。これによ
りＣＣＤ構造に単方向特性を与える非対称ポテンシャル
井戸構造が得られそにより電荷パケットは以下さらに詳
細に説明するように入力からのみ伝播し構造の出力端に
向う。第６図は、クロックパルス源ＣＰより供給される
ゲート電圧■ｃ（第７図参照）の０Ｎおよび０ＦＦ状態
に対応して導電層１１と基板１０間に異なるゲート電圧
レベル■ｃを印加したときのＣＣＤチャンネルに沿つた
表面電位変化の概略説明図である。
厚い酸化物細片１４の下にあるｎ型層１６により厚い各
絶縁領域のしきい電圧を調整する電荷蓄積層が得られる
ので、下にある半導体チャンネルはゲート電圧ＶＯ＝Ｏ
の楊合通常オンであり、領域１８の表面電位レベルは領
域１７よりも大きく（さらに正）それにより逆方向の電
荷転送を妨げる。
絶縁領域のしきい電圧を調整する電荷蓄積層が得られる
ので、下にある半導体チャンネルはゲート電圧ＶＯ＝Ｏ
の楊合通常オンであり、領域１８の表面電位レベルは領
域１７よりも大きく（さらに正）それにより逆方向の電
荷転送を妨げる。
電位分布は第６ａ図に図示されている。このようにして
■。＝０により少数荷電担体（電子）の電荷パケットは
第６ａ図に図示したようにポテンシャル井戸Ａに貯えら
れる。装置の作動はチャンネルの表面電位は厚い絶縁層
領域１４よりも薄ｌい絶縁層領域１２においてかなり変
調されるという原理に基づいている。このようにしてゲ
ート電圧Ｖｃは正に増加しても厚い絶縁層細片１４の下
にある領域１７，１８の表面電位は極めて少ししか変化
せず、一方薄い絶縁層細片１２の下にある・領域２０，
２２の表面電位は顕著に増加する。ゲート電圧を充分増
加して０Ｎ状態にすると（第８図参照）、たとえばＶＯ
＝２０ボルトにすると、薄い絶縁層細片１２の領域２０
，２２における表面電位は領域１７，１８の表面電位を
越え、その結果ノ第６ｂ図に図示したように溝に沿つた
表面電位分布が得られる。薄い酸化物一半導体と厚い酸
化物−半導体の界面ての表面電位変化は第８図の曲線Ｃ
とＤで図示され（ｎ型領域１８と２０の効果は無視）、
ｎ型層１６の効果は特性Ｄをを第３図図示の位置に移動
させることなので、特性Ｄは特性Ｃと交叉し必要なゲー
ト電圧■ｃ一表面電位φｓ特性が得られる。このように
して■。が０ＦＦから０Ｎ状態に遷移する間、ポテンシ
ャル井戸Ａに蓄積された電荷パケットはポテンシャル井
戸Ｂ（第６ｂ図）に転送される。したがつて、クロック
パルス■ｃを連続して導電層１１に印加すると電荷パケ
ットは電荷転送位置に沿つて入力から出力端部に向つて
伝播する。特に注意すべきことは、導電層２４は連続層
であり、チャンネルに沿つた電荷パケット伝播に必要な
表面電位分布の所用変化は絶縁層１１の下にあるｎ型電
荷蓄積層１６に関連して交互する薄い絶縁層と厚い絶縁
層の領域を利用して厚い絶縁層細片１４の下にあるしき
い電圧を適正に調整して得られることであり、局限化さ
れたｎ型層１８，２０により単方向電荷伝播に必要な表
面電位分布の非対称が得られる。
■。＝０により少数荷電担体（電子）の電荷パケットは
第６ａ図に図示したようにポテンシャル井戸Ａに貯えら
れる。装置の作動はチャンネルの表面電位は厚い絶縁層
領域１４よりも薄ｌい絶縁層領域１２においてかなり変
調されるという原理に基づいている。このようにしてゲ
ート電圧Ｖｃは正に増加しても厚い絶縁層細片１４の下
にある領域１７，１８の表面電位は極めて少ししか変化
せず、一方薄い絶縁層細片１２の下にある・領域２０，
２２の表面電位は顕著に増加する。ゲート電圧を充分増
加して０Ｎ状態にすると（第８図参照）、たとえばＶＯ
＝２０ボルトにすると、薄い絶縁層細片１２の領域２０
，２２における表面電位は領域１７，１８の表面電位を
越え、その結果ノ第６ｂ図に図示したように溝に沿つた
表面電位分布が得られる。薄い酸化物一半導体と厚い酸
化物−半導体の界面ての表面電位変化は第８図の曲線Ｃ
とＤで図示され（ｎ型領域１８と２０の効果は無視）、
ｎ型層１６の効果は特性Ｄをを第３図図示の位置に移動
させることなので、特性Ｄは特性Ｃと交叉し必要なゲー
ト電圧■ｃ一表面電位φｓ特性が得られる。このように
して■。が０ＦＦから０Ｎ状態に遷移する間、ポテンシ
ャル井戸Ａに蓄積された電荷パケットはポテンシャル井
戸Ｂ（第６ｂ図）に転送される。したがつて、クロック
パルス■ｃを連続して導電層１１に印加すると電荷パケ
ットは電荷転送位置に沿つて入力から出力端部に向つて
伝播する。特に注意すべきことは、導電層２４は連続層
であり、チャンネルに沿つた電荷パケット伝播に必要な
表面電位分布の所用変化は絶縁層１１の下にあるｎ型電
荷蓄積層１６に関連して交互する薄い絶縁層と厚い絶縁
層の領域を利用して厚い絶縁層細片１４の下にあるしき
い電圧を適正に調整して得られることであり、局限化さ
れたｎ型層１８，２０により単方向電荷伝播に必要な表
面電位分布の非対称が得られる。
第１図に図示したように、ＣＣＤはまたそれに関連した
入出力構造を有する。
入出力構造を有する。
入力構造はｎ＋領域２６とそれに隣接する基板領域によ
り形成される入力ダイオード２５を有し、また領域２６
にオーム接触し信号電圧■，００を受ける。領域２６と
離れて浮動酎領域２８があり、その領域２８はＣＣＤ構
造の第１のビットの薄い絶縁細片１２上でゲート導体に
重なる。絶縁層１１の導電電極３０は領域２６，２８間
を伸長しこれらの領域と重なりサンプリングパルスＶ，
を受ける。クロックパルス■ｃの各ＯＦＦ期間の間サン
プリングパルスＶｓは電極３０に印加され、浮動領域２
８は入カーダイオード２５に印加される信号電圧の振幅
により決まる値に充電される（あるいは信号電圧を電極
３０に印加し、サンプリングパルス■ｓを入力ダイオー
ド２５に印加することもできる）。クロックパルス■ｃ
の０Ｎ期間の間、電荷は少数担体電．荷パケットとして
浮動領域２８からＣＣＤの第１ビットの薄い絶縁細片１
２の下にあるポテンシャル井戸Ｂ（第６ｂ図参照）に転
送することができる。この電荷パケット（および順次第
１ビットに入・力される電荷束）は一連のクロックパル
スＶｃを導電層２４に印加することによりチャンネルの
出力端の方へ伝播する。
り形成される入力ダイオード２５を有し、また領域２６
にオーム接触し信号電圧■，００を受ける。領域２６と
離れて浮動酎領域２８があり、その領域２８はＣＣＤ構
造の第１のビットの薄い絶縁細片１２上でゲート導体に
重なる。絶縁層１１の導電電極３０は領域２６，２８間
を伸長しこれらの領域と重なりサンプリングパルスＶ，
を受ける。クロックパルス■ｃの各ＯＦＦ期間の間サン
プリングパルスＶｓは電極３０に印加され、浮動領域２
８は入カーダイオード２５に印加される信号電圧の振幅
により決まる値に充電される（あるいは信号電圧を電極
３０に印加し、サンプリングパルス■ｓを入力ダイオー
ド２５に印加することもできる）。クロックパルス■ｃ
の０Ｎ期間の間、電荷は少数担体電．荷パケットとして
浮動領域２８からＣＣＤの第１ビットの薄い絶縁細片１
２の下にあるポテンシャル井戸Ｂ（第６ｂ図参照）に転
送することができる。この電荷パケット（および順次第
１ビットに入・力される電荷束）は一連のクロックパル
スＶｃを導電層２４に印加することによりチャンネルの
出力端の方へ伝播する。
出力構造は一対の離隔したｎ＋領域３２，３４を有し、
領域３２はＣＣＤの最終ビットの厚い絶縁細片１４と重
ねられる。また隣接する基板領域とともに出力ダイオー
ド３３を形成する。絶縁層１１の電極３６は領域３２，
３４間を伸長しこれらの領域と重なる。領域３４へのオ
ーム接続により参照電圧の印加が可能になり、一方領域
３２へのオーム接続は絶縁ゲート電界効果型トランジス
タ３８（ＩＧＦＥＴ）のゲートに接続され、トランジス
タ３８はソ−スホロワー型に接続されて負荷抵抗４０に
よりＣＣＤから出ｌ力信号■。が得られる。クロックパ
ルス■。が０Ｎ状態の間プレチャージパルスＶｐＯが電
極３６に印加されて領域３２を参照電圧■８にプレチャ
ージする。クロックパルスＶｃの次の０ＦＦ期間の間に
ＣＣＤの最終ビットの厚い絶縁細片１４の下にあるポテ
ンシャル井戸Ａの電荷パケットは出力ダイオード領域３
２に転送され、それによりＩＧＦＥＴ３８を０Ｎに切換
え負荷抵抗４０間に出力電圧Ｖ。を出力する。■Ｃ１■
ｓおよび■Ｐｃに対する適当なタイミング図は第７図に
図示されており、出力データ比率より高い周波数てはク
ロックキング動作は発生しないこに注意しておく。
領域３２はＣＣＤの最終ビットの厚い絶縁細片１４と重
ねられる。また隣接する基板領域とともに出力ダイオー
ド３３を形成する。絶縁層１１の電極３６は領域３２，
３４間を伸長しこれらの領域と重なる。領域３４へのオ
ーム接続により参照電圧の印加が可能になり、一方領域
３２へのオーム接続は絶縁ゲート電界効果型トランジス
タ３８（ＩＧＦＥＴ）のゲートに接続され、トランジス
タ３８はソ−スホロワー型に接続されて負荷抵抗４０に
よりＣＣＤから出ｌ力信号■。が得られる。クロックパ
ルス■。が０Ｎ状態の間プレチャージパルスＶｐＯが電
極３６に印加されて領域３２を参照電圧■８にプレチャ
ージする。クロックパルスＶｃの次の０ＦＦ期間の間に
ＣＣＤの最終ビットの厚い絶縁細片１４の下にあるポテ
ンシャル井戸Ａの電荷パケットは出力ダイオード領域３
２に転送され、それによりＩＧＦＥＴ３８を０Ｎに切換
え負荷抵抗４０間に出力電圧Ｖ。を出力する。■Ｃ１■
ｓおよび■Ｐｃに対する適当なタイミング図は第７図に
図示されており、出力データ比率より高い周波数てはク
ロックキング動作は発生しないこに注意しておく。
クロック駆動回路が適宜ＩＧＦＥＴ装置を用いて基板１
０上て得られることは利点である。第１図に図示したよ
うなＣＣＤを製造するのに適当な工程を第２図を参照し
て説明する。
０上て得られることは利点である。第１図に図示したよ
うなＣＣＤを製造するのに適当な工程を第２図を参照し
て説明する。
第２ａ図に図示したように、第１図に関連して説明した
特性をもつｐ型シリコン基板１０が用いられる。ｎ＋領
域２６，２８，３２および３４（第５図に図示されてな
い）が通常の方法、たとえば拡散法により基板１０にあ
らかじめ形成され、同時に同基板上に形成されるＩＧＦ
ＥＴ（装置３８，４２，４４，４６のような）用のソー
スおよびドレイン領域も形成される。基板１０は好まし
くは約１０００Ａ厚さの酸化シリコンの表面層５０と好
ましくは約１５００Ａ厚さの上に位置する窒化シリコン
素の層５２を含む。これまて説明したような構造を形成
するのに必要な製造方法と工程パラメータは従来の通り
でありその説明は必要でない。第２ａ図に図示したよう
に開口５４が窒化物層５２を貫通して延びるように形成
され基板１０の表面領域（その上にあとから厚い絶縁体
細片１４が設けられる）が露出され窒化シリコンの島５
６が形成される。
特性をもつｐ型シリコン基板１０が用いられる。ｎ＋領
域２６，２８，３２および３４（第５図に図示されてな
い）が通常の方法、たとえば拡散法により基板１０にあ
らかじめ形成され、同時に同基板上に形成されるＩＧＦ
ＥＴ（装置３８，４２，４４，４６のような）用のソー
スおよびドレイン領域も形成される。基板１０は好まし
くは約１０００Ａ厚さの酸化シリコンの表面層５０と好
ましくは約１５００Ａ厚さの上に位置する窒化シリコン
素の層５２を含む。これまて説明したような構造を形成
するのに必要な製造方法と工程パラメータは従来の通り
でありその説明は必要でない。第２ａ図に図示したよう
に開口５４が窒化物層５２を貫通して延びるように形成
され基板１０の表面領域（その上にあとから厚い絶縁体
細片１４が設けられる）が露出され窒化シリコンの島５
６が形成される。
続いて約５〜６刈α１イオン／Ｃｌｔの線量を用いて、
Ｎ型ドープ作用（ＤＯｐａｎｔ）イオンが基板の露出領
域に注入され層１６が形成される。続いて適当には約４
０００Ａ厚さのホトレジスト注入マスク領域５８が形成
されて第２ｂ図に示したように各開口５４の左手半分と
各島５８の隣接部をお）う。構造は続いて約２×４×１
０１１イオン／Ｃｌｔの線量を用いてさらにｎ型注入が
行われ層１８が形成される。続いてホトレジストマスク
領域５８が除去され、開口の酸シリコンがはがされ、残
りの構造が熱による酸化雰囲気に露出され基板１０の露
出表面領域上に比較的厚い（たとえば４０００Ａ）酸化
シリコン細片１４を成長させる。窒化シリコンの島５６
とこの島の下にある酸化シリコンの領域が続いてはがさ
れ厚い酸化物細片１４間の基板表面領域を露出させる。
さらに第２ｃ図に図示したように、ホレジスト注入マス
ク領域６２（再び約４０００Ａ厚さ）が各露出基板表面
領域の左手半分とその厚い隣接酸化物細片１４をお）う
ように形成される。層１８の場合と同じ線量たとえば２
〜４×１０１１イオン／ＣＩＬを用いてＮ型ドープ作用
イオンが島５８の露出部分を通過して基板１０に入るよ
うに注入され層２０が形成される。続いてホトレジスト
マスク領域６２が除去され、比較的薄い酸化シリコン層
（たとえば１０００Ａ）が基板の露出表面領域上に成長
し、第１図図示の薄い絶縁層細片１２が形成される。金
属、好ましくはアルミニウムの層が続いて付着され模様
化され単一の連続するゲート電極２４が形成される。電
極は四角形であり、第２ｄ図に図示したように酸化物層
の薄い部分と厚い部分１２，１４上に延びる。電極３０
と３６および領域２６，３２，３４に接するオーム接触
は金属層２４と同時に形成される。導電層２４、並びに
他の電極とそれに関するオーム接点は他の方法として沈
殿させた多結晶シリコン層から形成してもよい。上述し
たＣＣＤ構造の各ビットは薄い絶縁層細片１２と隣接す
る厚い絶縁層細片１４の下にある基板領域から構成され
、各細片の幅は約０．００７５２顛（０．３ミル）の長
さに直ちに形成することができ、それにより０．０１５
０４（０．６ミル）のビット長さにすることが可能であ
る。
Ｎ型ドープ作用（ＤＯｐａｎｔ）イオンが基板の露出領
域に注入され層１６が形成される。続いて適当には約４
０００Ａ厚さのホトレジスト注入マスク領域５８が形成
されて第２ｂ図に示したように各開口５４の左手半分と
各島５８の隣接部をお）う。構造は続いて約２×４×１
０１１イオン／Ｃｌｔの線量を用いてさらにｎ型注入が
行われ層１８が形成される。続いてホトレジストマスク
領域５８が除去され、開口の酸シリコンがはがされ、残
りの構造が熱による酸化雰囲気に露出され基板１０の露
出表面領域上に比較的厚い（たとえば４０００Ａ）酸化
シリコン細片１４を成長させる。窒化シリコンの島５６
とこの島の下にある酸化シリコンの領域が続いてはがさ
れ厚い酸化物細片１４間の基板表面領域を露出させる。
さらに第２ｃ図に図示したように、ホレジスト注入マス
ク領域６２（再び約４０００Ａ厚さ）が各露出基板表面
領域の左手半分とその厚い隣接酸化物細片１４をお）う
ように形成される。層１８の場合と同じ線量たとえば２
〜４×１０１１イオン／ＣＩＬを用いてＮ型ドープ作用
イオンが島５８の露出部分を通過して基板１０に入るよ
うに注入され層２０が形成される。続いてホトレジスト
マスク領域６２が除去され、比較的薄い酸化シリコン層
（たとえば１０００Ａ）が基板の露出表面領域上に成長
し、第１図図示の薄い絶縁層細片１２が形成される。金
属、好ましくはアルミニウムの層が続いて付着され模様
化され単一の連続するゲート電極２４が形成される。電
極は四角形であり、第２ｄ図に図示したように酸化物層
の薄い部分と厚い部分１２，１４上に延びる。電極３０
と３６および領域２６，３２，３４に接するオーム接触
は金属層２４と同時に形成される。導電層２４、並びに
他の電極とそれに関するオーム接点は他の方法として沈
殿させた多結晶シリコン層から形成してもよい。上述し
たＣＣＤ構造の各ビットは薄い絶縁層細片１２と隣接す
る厚い絶縁層細片１４の下にある基板領域から構成され
、各細片の幅は約０．００７５２顛（０．３ミル）の長
さに直ちに形成することができ、それにより０．０１５
０４（０．６ミル）のビット長さにすることが可能であ
る。
荷電担体容量は第２ｂ図と第２ｃ図に関連して述べたｎ
型注入線量により決まるので、第２図に関連して述べた
具体例では最大信号容量は２〜４×１０１１電子／ｄで
ある。領域（第６図参照）のポテンシャル井戸を深める
ため第２ｂ，２ｃ図で述べたようにｎ型イオンを注入す
る代りに、Ｐ型ドープ作用イオン（たとえばホウ素）を
領域１８，２０の所に注入することができる。Ｐ型ドー
プ作用体注入の効果は地域的な電位障壁をつくることで
あり、荷電担体容量（したがつて最大信号容量）は代表
的にはまた約２〜４×１０１１／Ｃｌｔである障壁注入
線量により決められる。本発明の好ましい実施例が第３
図に図示されており、この場８ＣＣＤ構造のチャンネル
の上に位置する均一長さの絶縁層１０２をもつ半導体基
板１００が用いられる。
型注入線量により決まるので、第２図に関連して述べた
具体例では最大信号容量は２〜４×１０１１電子／ｄで
ある。領域（第６図参照）のポテンシャル井戸を深める
ため第２ｂ，２ｃ図で述べたようにｎ型イオンを注入す
る代りに、Ｐ型ドープ作用イオン（たとえばホウ素）を
領域１８，２０の所に注入することができる。Ｐ型ドー
プ作用体注入の効果は地域的な電位障壁をつくることで
あり、荷電担体容量（したがつて最大信号容量）は代表
的にはまた約２〜４×１０１１／Ｃｌｔである障壁注入
線量により決められる。本発明の好ましい実施例が第３
図に図示されており、この場８ＣＣＤ構造のチャンネル
の上に位置する均一長さの絶縁層１０２をもつ半導体基
板１００が用いられる。
基板１００はｐ型シリコンからなり、絶縁層１０２はチ
ャンネルの長さ方向に延びクロックパルス源ＣＰに接続
される連続して金属ゲート層１０４をもつ酸化シリコン
からなる。チャンネルの長さに沿つてＰ＋ポケット部１
０６が離散し、各々は上に位置する酸化物層１０２との
界面にｎ型表面電荷蓄積層１０８を有する。基板表面領
域１１０での酸化シリコンー半導体表面電位特性（およ
びそれに対応した金属一酸化物一半導体しきい電圧特性
）は第８図て曲線Ｃにより図示されている。層１０８の
効果は、第８図の曲線Ｄにより示されたようにポケット
部１０６の領域で酸化シリコン．半導体界面特性（およ
び対応する金属一酸化物一半導体しきい電圧特性）を移
動させることなので、曲線Ｄは曲線Ｃと交わる。局限さ
れたｎ型表面層１１２，１１４はそれぞれ領域１１０，
１０６の右手部分上に形成され、チャンネルに沿つた単
方向電荷パケット伝播を行うために非対称表面電位分布
用の局限化されたポテンシャル井戸が形成される。この
ようにしてＣＣＤの各ビットは第３図に示したようにＰ
一基板領域１１０とドープＰ＋くぼみ１０６を有する。
ャンネルの長さ方向に延びクロックパルス源ＣＰに接続
される連続して金属ゲート層１０４をもつ酸化シリコン
からなる。チャンネルの長さに沿つてＰ＋ポケット部１
０６が離散し、各々は上に位置する酸化物層１０２との
界面にｎ型表面電荷蓄積層１０８を有する。基板表面領
域１１０での酸化シリコンー半導体表面電位特性（およ
びそれに対応した金属一酸化物一半導体しきい電圧特性
）は第８図て曲線Ｃにより図示されている。層１０８の
効果は、第８図の曲線Ｄにより示されたようにポケット
部１０６の領域で酸化シリコン．半導体界面特性（およ
び対応する金属一酸化物一半導体しきい電圧特性）を移
動させることなので、曲線Ｄは曲線Ｃと交わる。局限さ
れたｎ型表面層１１２，１１４はそれぞれ領域１１０，
１０６の右手部分上に形成され、チャンネルに沿つた単
方向電荷パケット伝播を行うために非対称表面電位分布
用の局限化されたポテンシャル井戸が形成される。この
ようにしてＣＣＤの各ビットは第３図に示したようにＰ
一基板領域１１０とドープＰ＋くぼみ１０６を有する。
半導体一酸化物の界面て各ビットの長さ方向に沿つて基
板領域１１６、ｎ型表面層１１２、巴ポケット１０６の
領域１１８およびｎ型表面層１１４がある。ゲートクロ
ックパルス■。のＦＦおよび０Ｎ状態に対する表面電位
変化゛は第６図に図示されている。第３図のＣＣＤ構造
はまた前に第１図に関連して述べたような第３図で同番
号で示される入出力構造を有する。
板領域１１６、ｎ型表面層１１２、巴ポケット１０６の
領域１１８およびｎ型表面層１１４がある。ゲートクロ
ックパルス■。のＦＦおよび０Ｎ状態に対する表面電位
変化゛は第６図に図示されている。第３図のＣＣＤ構造
はまた前に第１図に関連して述べたような第３図で同番
号で示される入出力構造を有する。
第３図の構造を操作させるクロックパルスタイミング図
が第７図に示されている。電荷はクロックパルスＶｃ（
７）０ＦＦ期間の間パルス■ｓにより浮動領域２８に入
り、クロックパルスＶｃ（７）０Ｎ期間に入力構造から
ＣＣＤチャンネルの最初のビットの最大正をもつポテン
シャル井戸、すなわちそのビットの領域１１２の下にあ
るポテンシャル井戸Ｂに転送される。クロックパルス■
。を繰返し印加すると電荷パケットはＣＣＤチャンネル
に沿つてその出力端に伝播する。電荷束はゲートパルス
■。の０ＦＦ期間に最終ビットのＰ＋ポケット部１０６
領域１１４においてポテンシャル井戸から引き出される
。ダイオード３３はパルスＶ，。により先行するクロッ
クパルス■。（７）０Ｎ期間にプレチャージされる。こ
のようにして第３図の入出力構造の動作は第１図に関連
して前に述べたのと同じであることが理解される。また
第１図の構造と同様に第３図図示の出力段３８，４０並
びにクロック駆動器は基板１００上に集積回路として容
易に製作することができる。
が第７図に示されている。電荷はクロックパルスＶｃ（
７）０ＦＦ期間の間パルス■ｓにより浮動領域２８に入
り、クロックパルスＶｃ（７）０Ｎ期間に入力構造から
ＣＣＤチャンネルの最初のビットの最大正をもつポテン
シャル井戸、すなわちそのビットの領域１１２の下にあ
るポテンシャル井戸Ｂに転送される。クロックパルス■
。を繰返し印加すると電荷パケットはＣＣＤチャンネル
に沿つてその出力端に伝播する。電荷束はゲートパルス
■。の０ＦＦ期間に最終ビットのＰ＋ポケット部１０６
領域１１４においてポテンシャル井戸から引き出される
。ダイオード３３はパルスＶ，。により先行するクロッ
クパルス■。（７）０Ｎ期間にプレチャージされる。こ
のようにして第３図の入出力構造の動作は第１図に関連
して前に述べたのと同じであることが理解される。また
第１図の構造と同様に第３図図示の出力段３８，４０並
びにクロック駆動器は基板１００上に集積回路として容
易に製作することができる。
第３図図示のＣＣＤ構造製造に対する適当な方法を第４
図を参照して説明する。好ましくは１０〜２０オ−ムー
αあるいはそれ以上の抵抗率をもつＰ型シリコン基板が
用いられる。第１図の構造の製造の場合と同様に、入出
力構造および他の回路素子用のドープ領域があらかじめ
基板内に形成される。第４ａ図に図示したように、基板
は約１０００Ａ厚さの酸化シリコン層１２０を有する。
模様付けされたホトレジスト注入マスの領域（約４００
０人）が続いて酸化物層１２０上に形成されｎ型ドープ
作用イオンが酸化物層に注入される。続いてホトレジス
ト領域１１２がはがされ酸化物層１２０は．選択的にエ
ッチングされ酸化物の島１２４が形成される。第４ｂ図
に示したように島の右半分はｎ型イオンによりドープさ
れ左半分はドープされない。Ｐ型ドープ作用イオンが続
いて基板の露出表面領域１２６に注入され第４ｂ図に図
示したよう．に酸化物の島１２４間に基板注入Ｐ−ドー
プ層１２８が形成される。基板は続いて高温、たとえば
９００℃〜１１０（代）の範囲に付され、ｎ型イオンを
酸化物の島１２４から基板１００に駆動し、ｎ型表面１
１２が形成され、第４ｃ図に示したように・Ｐ＋ドープ
作用層１２８が分布としてＰ＋ドープくぼみ１０６が形
成される。酸化物層１２０に注入されたｎ型ドープ作用
イオンはこのようにして酸化物の島１２４に地域的な拡
散源をつくりだすために用いられ、注入線量は、温度お
よびイオンビームエネルギーの駆動に関して選択され、
その結果ｎ型層１１２では約０．５〜１．５×１０１２
／ａｌの線量となる。Ｐ型注入線量はｐ＋くぼみ１０６
に１０１６〜１０１７原子／Ｃｌｌのドープ作用体密度
が得られるように選択される。高温駆動工程後、第２の
ｎ型ドープ作用体注入が約１０１２イオン／Ｃｌｔの線
量で行われ、ｐ＋くぼみ１０６に表面電荷蓄積層１０８
が形成され、ｐ＋ポケット部１０６はその領域のしｌき
い電圧を移動させ、第８図に曲線Ｄ，Ｃでそれぞれ図示
した介在基板領域１１０のしきい電圧と交叉させる働き
をする。再び適当には約４０００Ａ厚さのホトレジスト
注入マスク領域１３０が各ｐ＋ポケット部１０６の左半
分および酸化物の島１２４の隣接部分上に形成される。
図を参照して説明する。好ましくは１０〜２０オ−ムー
αあるいはそれ以上の抵抗率をもつＰ型シリコン基板が
用いられる。第１図の構造の製造の場合と同様に、入出
力構造および他の回路素子用のドープ領域があらかじめ
基板内に形成される。第４ａ図に図示したように、基板
は約１０００Ａ厚さの酸化シリコン層１２０を有する。
模様付けされたホトレジスト注入マスの領域（約４００
０人）が続いて酸化物層１２０上に形成されｎ型ドープ
作用イオンが酸化物層に注入される。続いてホトレジス
ト領域１１２がはがされ酸化物層１２０は．選択的にエ
ッチングされ酸化物の島１２４が形成される。第４ｂ図
に示したように島の右半分はｎ型イオンによりドープさ
れ左半分はドープされない。Ｐ型ドープ作用イオンが続
いて基板の露出表面領域１２６に注入され第４ｂ図に図
示したよう．に酸化物の島１２４間に基板注入Ｐ−ドー
プ層１２８が形成される。基板は続いて高温、たとえば
９００℃〜１１０（代）の範囲に付され、ｎ型イオンを
酸化物の島１２４から基板１００に駆動し、ｎ型表面１
１２が形成され、第４ｃ図に示したように・Ｐ＋ドープ
作用層１２８が分布としてＰ＋ドープくぼみ１０６が形
成される。酸化物層１２０に注入されたｎ型ドープ作用
イオンはこのようにして酸化物の島１２４に地域的な拡
散源をつくりだすために用いられ、注入線量は、温度お
よびイオンビームエネルギーの駆動に関して選択され、
その結果ｎ型層１１２では約０．５〜１．５×１０１２
／ａｌの線量となる。Ｐ型注入線量はｐ＋くぼみ１０６
に１０１６〜１０１７原子／Ｃｌｌのドープ作用体密度
が得られるように選択される。高温駆動工程後、第２の
ｎ型ドープ作用体注入が約１０１２イオン／Ｃｌｔの線
量で行われ、ｐ＋くぼみ１０６に表面電荷蓄積層１０８
が形成され、ｐ＋ポケット部１０６はその領域のしｌき
い電圧を移動させ、第８図に曲線Ｄ，Ｃでそれぞれ図示
した介在基板領域１１０のしきい電圧と交叉させる働き
をする。再び適当には約４０００Ａ厚さのホトレジスト
注入マスク領域１３０が各ｐ＋ポケット部１０６の左半
分および酸化物の島１２４の隣接部分上に形成される。
続いてＮ型ドープ作用イオンがｐ＋ポケット部１０６の
露出表面領域に注入され、表面積１１２と同り線量、す
なわち約０．５〜０．５×１０１２／ｄの表面層１１４
が形成される。続いてマスク領域１３０と酸化物の島１
２４がはがされ、約１０００Ａ厚さの均一な酸化シリコ
ン層１３２が基板表面に熱成長させられる。
露出表面領域に注入され、表面積１１２と同り線量、す
なわち約０．５〜０．５×１０１２／ｄの表面層１１４
が形成される。続いてマスク領域１３０と酸化物の島１
２４がはがされ、約１０００Ａ厚さの均一な酸化シリコ
ン層１３２が基板表面に熱成長させられる。
続いて金属層が酸化物層１３２上に付着され、模様付け
されて、ＣＣＤ溝上に連続したゲート層１０４、並びに
電極３０，３６（第４図に図示されない）および必要な
他の回路素子用のホーム接触、相互接続が形成される。
第４図に関連して述べた方法は半導体基板１００上に形
成された他の回路の素子間に２重のレベル相互接続を設
け、単一のゲート電極ＣＣＤ構造を維持することにより
改変することができる。
されて、ＣＣＤ溝上に連続したゲート層１０４、並びに
電極３０，３６（第４図に図示されない）および必要な
他の回路素子用のホーム接触、相互接続が形成される。
第４図に関連して述べた方法は半導体基板１００上に形
成された他の回路の素子間に２重のレベル相互接続を設
け、単一のゲート電極ＣＣＤ構造を維持することにより
改変することができる。
第４ａ図に述べた工程を実施したあと、酸化物層１２０
が模様化された多結晶シリコン領域１３４でマスクされ
、第５ａ図に図示したような酸化シリコンの島が形成さ
れ、続いて第４ｂ〜４ｄ図に関連して説明した工程が実
施される。この工程において多結晶シリコン／酸化シリ
コンの島１３４，１２４は適所に残され、熱酸化工程が
実施されて基板表面領域１０６は約１０００Ａ厚さの酸
化シリコン層１３６でお）われ、また多結晶シリコンの
島１３４の表面上に酸化シリコン膜１３８が設けられる
。金属付着し模様付けし導電層１０４を形成したあと、
第９ｂ図に図示した構造が得られる。導電層１０４は、
単一相ＣＣＤ構造を適正に作動させるために多結晶シリ
コンの島１３４に短絡される。第３図に図示の構造は（
第４あるいは５図の方法に従つて製造したかを問わず）
第１図に説明したのと比較して信号規模取扱い能力をい
ちじるしく増加させることが可能である点において有利
である。第２，４および５図に関連した説明した方法に
おいて、リンあるいはヒ素を適宜ｎ型ドープ作用イオン
源としてまたホウ素をｐ型ドープ作用イオン源として用
いてもよい。
が模様化された多結晶シリコン領域１３４でマスクされ
、第５ａ図に図示したような酸化シリコンの島が形成さ
れ、続いて第４ｂ〜４ｄ図に関連して説明した工程が実
施される。この工程において多結晶シリコン／酸化シリ
コンの島１３４，１２４は適所に残され、熱酸化工程が
実施されて基板表面領域１０６は約１０００Ａ厚さの酸
化シリコン層１３６でお）われ、また多結晶シリコンの
島１３４の表面上に酸化シリコン膜１３８が設けられる
。金属付着し模様付けし導電層１０４を形成したあと、
第９ｂ図に図示した構造が得られる。導電層１０４は、
単一相ＣＣＤ構造を適正に作動させるために多結晶シリ
コンの島１３４に短絡される。第３図に図示の構造は（
第４あるいは５図の方法に従つて製造したかを問わず）
第１図に説明したのと比較して信号規模取扱い能力をい
ちじるしく増加させることが可能である点において有利
である。第２，４および５図に関連した説明した方法に
おいて、リンあるいはヒ素を適宜ｎ型ドープ作用イオン
源としてまたホウ素をｐ型ドープ作用イオン源として用
いてもよい。
注入ビームエネルギは厳密ではないが約１００Ｋｅｖが
適当である。両方法とも注人工程が自動整合しているの
て高い稠密度と緩和された写真平版鮮鋭度要件が実現さ
れるという点において有利である。さらに小さい幾何学
領域の鮮明度を必要とする工程は非常に少ない。現在の
ＣＣＤ構造を製造する場合、主に歩どまりを悪くする原
因は隣接あるいは重なるゲート電極間の内部および相互
レベルの短絡による。したがつて本発明を具体化したＣ
ＣＤ構造の主な利点はＣＣＤのチャンネルの全長にわた
つて延び、ＣＣＤ構造のすべてのビットに共通な連続導
電層を用いていることてあることが理解される。その結
果、内部および相互両レベルの短絡問題が完全に避けら
れる。ｐ型シリコン基板を用いる代りに、ｎ型シリコン
基板を用いて本発明を具体化するＣＣＤを製造すること
ができ、この場合ドープ作用体と作動電圧の極性は適正
に変えられる。
適当である。両方法とも注人工程が自動整合しているの
て高い稠密度と緩和された写真平版鮮鋭度要件が実現さ
れるという点において有利である。さらに小さい幾何学
領域の鮮明度を必要とする工程は非常に少ない。現在の
ＣＣＤ構造を製造する場合、主に歩どまりを悪くする原
因は隣接あるいは重なるゲート電極間の内部および相互
レベルの短絡による。したがつて本発明を具体化したＣ
ＣＤ構造の主な利点はＣＣＤのチャンネルの全長にわた
つて延び、ＣＣＤ構造のすべてのビットに共通な連続導
電層を用いていることてあることが理解される。その結
果、内部および相互両レベルの短絡問題が完全に避けら
れる。ｐ型シリコン基板を用いる代りに、ｎ型シリコン
基板を用いて本発明を具体化するＣＣＤを製造すること
ができ、この場合ドープ作用体と作動電圧の極性は適正
に変えられる。
またシリコン以外の半導体材料を基板に対して用いるこ
とができ、また酸化シリコン以外の絶縁層、たとえば窒
化シリコンを絶縁層に用いることもできる。説明した具
体例は例示的であり本発特許請求の範囲のすべての実施
例を含む。
とができ、また酸化シリコン以外の絶縁層、たとえば窒
化シリコンを絶縁層に用いることもできる。説明した具
体例は例示的であり本発特許請求の範囲のすべての実施
例を含む。
第１図は本発明の詳細な説明するのに有用なＣＣＤ構造
のチャンネルに沿つた断面図、第２図はＣＣＤ構造製造
の各種段階における第１図に図示したＣＣＤのチャンネ
ルの部分図、第３図は本発明を具体化した１つのＣＣＤ
構造の断面図、第４図はその製造中の各種段階における
第３図構造の部分図、第５図は第４図に関連して説明し
た方法工程の変形図、第６図は第１，３図に図示したＣ
ＣＤ構造の作動に関連したポテンシャル井戸の概略表示
図、第７図は第１，３図に図示したＣＣＤ構造の作動を
説明するパルスタイミング波形図、第８図は第１，３図
の構造に関する表面電位一ゲート電圧特性のプロット図
である。 １０・・・・ｐ型シリコン基板、１１・・・・・・絶縁
層、１２・・・・・・薄い絶縁層、１４・・・・・・厚
い絶縁層、１６，１８，２０・・・・・・ｎ型電荷蓄積
層、２４・・・・・・導電層、ＣＰ・・・・・・クロッ
クパルス源、２５・・・・・・入力ダイオード、２６・
・・・・ｎ＋領域、２８・・・・浮動ｎ＋領域、３０・
・・・・・電極、３２，３４・・・・・ｎ＋領域、−３
３・・・・・・出力ダイオード、３６・・・・・・電極
、３８・・・・・・電界効果型トランジスタ、５０・・
・・・・酸化ケイ素層、５２・・・・・・窒化シリコン
層、５４・・・・・・開口、１００・・・・・基板、１
０４・・・・・・金属ゲート層、１０８・・・・・電荷
蓄積層。
のチャンネルに沿つた断面図、第２図はＣＣＤ構造製造
の各種段階における第１図に図示したＣＣＤのチャンネ
ルの部分図、第３図は本発明を具体化した１つのＣＣＤ
構造の断面図、第４図はその製造中の各種段階における
第３図構造の部分図、第５図は第４図に関連して説明し
た方法工程の変形図、第６図は第１，３図に図示したＣ
ＣＤ構造の作動に関連したポテンシャル井戸の概略表示
図、第７図は第１，３図に図示したＣＣＤ構造の作動を
説明するパルスタイミング波形図、第８図は第１，３図
の構造に関する表面電位一ゲート電圧特性のプロット図
である。 １０・・・・ｐ型シリコン基板、１１・・・・・・絶縁
層、１２・・・・・・薄い絶縁層、１４・・・・・・厚
い絶縁層、１６，１８，２０・・・・・・ｎ型電荷蓄積
層、２４・・・・・・導電層、ＣＰ・・・・・・クロッ
クパルス源、２５・・・・・・入力ダイオード、２６・
・・・・ｎ＋領域、２８・・・・浮動ｎ＋領域、３０・
・・・・・電極、３２，３４・・・・・ｎ＋領域、−３
３・・・・・・出力ダイオード、３６・・・・・・電極
、３８・・・・・・電界効果型トランジスタ、５０・・
・・・・酸化ケイ素層、５２・・・・・・窒化シリコン
層、５４・・・・・・開口、１００・・・・・基板、１
０４・・・・・・金属ゲート層、１０８・・・・・電荷
蓄積層。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板内にチャンネルが形成されており、その
チャンネルの一端へ電荷パケットを入力する入力構造部
および前記チャンネルの他端から電荷パケットをとり出
す出力構造部を備える前記半導体基板と、前記基板上に
設けられ、前記チャンネルの全体の上方において厚さが
均一になつている、絶縁層と、前記絶縁層によつてのみ
前記チャンネルから分離されるようにして前記チャンネ
ルを被い電荷転送パネルを受けるための連続した平担な
導電層と、それぞれ前記絶縁層との境界において転送部
と蓄積部とを備え、前記基板内に形成された複数個の第
１および第２の基板領域と、前記基板内に形成され前記
基板と反対の導電型のドープ不純物を含む不動電荷層と
を有し、前記複数個の第１の領域は、前記基板と同じ導
電型でそれより高い不純物濃度の半導体材質のポケット
部をそれぞれもつている前記複数個の第２の領域によつ
て前記チャンネルに沿つて分離されており、前記領域の
うちの１つは転送部が、前記入力構造部と前記１つの領
域の蓄積部との間に配置されており、前記ドープ不純物
は前記第１の領域の転送部ではなく蓄積部の中と、前記
第２の領域の転送部および蓄積部の中とに含有され、ま
た前記第２の領域においてその転送部よりも蓄積部の方
が高不純物濃度になつている、単一相電荷結合装置。 ２ 特許請求の範囲第１項において、前記基板はｐ型基
板であり、前記半導体ポケット部はｐ＾＋型半導体材質
を含んでおり、前記不動電荷層はｎ型注入イオンを含ん
でいる、電荷結合装置。 ３ 特許請求の範囲第２項において、前記半導体基板が
シリコンであり、前記導電層は前記絶縁層上の連続した
金属層を含んでいる、電荷結合装置。 ４ 特許請求の範囲第１項において、前記連続した導電
層は等質層である、電荷結合装置。 ５ 特許請求の範囲第１項において、前記連続した層は
金属層である、電荷結合装置。 ６ 特許請求の範囲第１項において、前記半導体基板は
シリコン基板を含んでおり、前記絶縁層は酸化シリコン
であり、前記導電層は金属層である、電荷結合装置。 ７ 半導体基板内にチャンネルが形成されており、その
チャンネルの一端へ電荷パケットを入力する入力構造部
および前記チャンネルの他端から電荷パケットをとり出
す出力構造部を備える前記半導体基板と、前記基板上に
設けられ、前記チャンネルの全体の上方において厚さが
均一になつている、絶縁層と、前記均一の厚さの絶縁層
上にあつて前記チャンネルの長さの方向に沿つて延びし
かも相互に離隔されており、それぞれ上部に表面絶縁層
をもつ複数個の多結晶半導体電極と、前記均一の厚さの
絶縁層により前記半導体電極間の領域において前記チャ
ンネルから分離され、前記チャンネルの長さに沿つて前
記表面絶縁層と前記均一な厚さの絶縁層との上にあつて
連続して延在し単相クロックパネルを受けるための金属
導電層と、前記複数個の多結晶半導体電極を前記金属導
電層に対して共通に電気接続する手段と、それぞれ前記
絶縁層との境界において転送部と蓄積部とを備え、前記
基板内に形成された複数個の第１および第２の基板領域
と、前記基板内に形成され前記基板と反対の導電型のド
ープ不純物を含む不動電荷層とを有し、前記複数個の第
１の領域は前記電極下にあつて、前記基板と同じ導電型
でそれより高い不純物濃度の半導体材質のポケット部を
それぞれもつていて前記電極間にある前記複数個の第２
の領域によつて前記チャンネルに沿つて分離されており
、前記領域のうち１つはその転送部が、前記入力構造部
と前記１つの領域の蓄積部との間に配置されており、前
記ドープ不純物は前記第１の領域の転送部ではなく蓄積
部の中と、前記第２の領域の転送部および蓄積部の中と
に含有され、また前記第２の領域においてその転送部り
も蓄積部の方が高不純物濃度になつている、単一相電荷
結合装置。 ８ 特許請求の範囲第７項において、前記半導体基板お
よび前記多結晶半導体電極はシリコンを含んでおり、前
記絶縁層は酸化シリコンを含む電荷結合装置。 ９ 特許請求の範囲第７項において、前記基板はｐ型基
板であり、前記半導体ポケット部はｐ＾＋型半導体材質
を含んでおり、前記不動電荷層はｎ型注入イオンを含ん
でいる、電荷結合装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US545954 | 1975-01-31 | ||
| US05/545,954 US4047215A (en) | 1975-01-31 | 1975-01-31 | Uniphase charge coupled devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51146189A JPS51146189A (en) | 1976-12-15 |
| JPS6042634B2 true JPS6042634B2 (ja) | 1985-09-24 |
Family
ID=24178219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51009182A Expired JPS6042634B2 (ja) | 1975-01-31 | 1976-01-30 | 電荷結合装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4047215A (ja) |
| JP (1) | JPS6042634B2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2353957A1 (fr) * | 1976-06-04 | 1977-12-30 | Thomson Csf | Procede de fabrication d'un dispositif semi-conducteur a transfert de charge a deux phases, et dispositif obtenu par ce procede |
| JPS5849035B2 (ja) * | 1976-08-16 | 1983-11-01 | 株式会社東芝 | 電荷転送素子 |
| US4365261A (en) * | 1977-08-26 | 1982-12-21 | Texas Instruments Incorporated | Co-planar barrier-type charge coupled device with enhanced storage capacity and decreased leakage current |
| US4364076A (en) * | 1977-08-26 | 1982-12-14 | Texas Instruments Incorporated | Co-planar well-type charge coupled device with enhanced storage capacity and reduced leakage current |
| US4379306A (en) * | 1977-08-26 | 1983-04-05 | Texas Instruments Incorporated | Non-coplanar barrier-type charge coupled device with enhanced storage capacity and reduced leakage current |
| US4249194A (en) * | 1977-08-29 | 1981-02-03 | Texas Instruments Incorporated | Integrated circuit MOS capacitor using implanted region to change threshold |
| US4227202A (en) * | 1977-10-27 | 1980-10-07 | Texas Instruments Incorporated | Dual plane barrier-type two-phase CCD |
| US4228445A (en) * | 1977-10-27 | 1980-10-14 | Texas Instruments Incorporated | Dual plane well-type two-phase ccd |
| US4152715A (en) * | 1977-11-28 | 1979-05-01 | The United States Of America As Represented By The Secretary Of The Army | Silicon base CCD-bipolar transistor compatible methods and products |
| US4994875A (en) * | 1978-05-16 | 1991-02-19 | Texas Instruments Incorporated | Virtual phase charge transfer device |
| US4229752A (en) * | 1978-05-16 | 1980-10-21 | Texas Instruments Incorporated | Virtual phase charge transfer device |
| DE2837485A1 (de) * | 1978-08-28 | 1980-04-17 | Siemens Ag | Verfahren zur herstellung einer ladungsgekoppelten anordnung fuer sensoren und speicher |
| US4903097A (en) * | 1979-03-26 | 1990-02-20 | Hughes Aircraft Company | CCD read only memory |
| US4592130A (en) * | 1979-03-26 | 1986-06-03 | Hughes Aircraft Company | Method of fabricating a CCD read only memory utilizing dual-level junction formation |
| US5118631A (en) * | 1981-07-10 | 1992-06-02 | Loral Fairchild Corporation | Self-aligned antiblooming structure for charge-coupled devices and method of fabrication thereof |
| NL8600786A (nl) * | 1986-03-27 | 1987-10-16 | Philips Nv | Ladingsgekoppelde inrichting. |
| US4746622A (en) * | 1986-10-07 | 1988-05-24 | Eastman Kodak Company | Process for preparing a charge coupled device with charge transfer direction biasing implants |
| JPS6436073A (en) * | 1987-07-31 | 1989-02-07 | Toshiba Corp | Manufacture of semiconductor device |
| US4992392A (en) * | 1989-12-28 | 1991-02-12 | Eastman Kodak Company | Method of making a virtual phase CCD |
| US5516716A (en) * | 1994-12-02 | 1996-05-14 | Eastman Kodak Company | Method of making a charge coupled device with edge aligned implants and electrodes |
| US5556801A (en) * | 1995-01-23 | 1996-09-17 | Eastman Kodak Company | Method of making a planar charge coupled device with edge aligned implants and interconnected electrodes |
| US5719075A (en) * | 1995-07-31 | 1998-02-17 | Eastman Kodak Company | Method of making a planar charge coupled device with edge aligned implants and electrodes connected with overlying metal |
| US5602410A (en) * | 1995-08-25 | 1997-02-11 | Siemens Aktiengesellschaft | Off-state gate-oxide field reduction in CMOS |
| US6818483B2 (en) * | 2002-07-16 | 2004-11-16 | Fairchild Imaging | Large area, fast frame rate charge coupled device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3697786A (en) * | 1971-03-29 | 1972-10-10 | Bell Telephone Labor Inc | Capacitively driven charge transfer devices |
| US3796932A (en) * | 1971-06-28 | 1974-03-12 | Bell Telephone Labor Inc | Charge coupled devices employing nonuniform concentrations of immobile charge along the information channel |
| US3789267A (en) * | 1971-06-28 | 1974-01-29 | Bell Telephone Labor Inc | Charge coupled devices employing nonuniform concentrations of immobile charge along the information channel |
| US3796933A (en) * | 1971-11-10 | 1974-03-12 | Ibm | Single-phase charge-coupled semiconductor device |
| US3911560A (en) * | 1974-02-25 | 1975-10-14 | Fairchild Camera Instr Co | Method for manufacturing a semiconductor device having self-aligned implanted barriers with narrow gaps between electrodes |
| US3918997A (en) * | 1974-12-06 | 1975-11-11 | Bell Telephone Labor Inc | Method of fabricating uniphase charge coupled devices |
-
1975
- 1975-01-31 US US05/545,954 patent/US4047215A/en not_active Expired - Lifetime
-
1976
- 1976-01-30 JP JP51009182A patent/JPS6042634B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4047215A (en) | 1977-09-06 |
| JPS51146189A (en) | 1976-12-15 |
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