JP2000214202A - 電荷検出装置 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
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- H01L27/14812—Special geometry or disposition of pixel-elements, address lines or gate-electrodes
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Abstract
(57)【要約】
【課題】 設計が容易であり分配雑音の発生を防止する
ことができる電荷検出装置を提供する。 【解決手段】 電荷検出装置には、Ｎ型半導体基板１０
及びこの半導体基板上に形成されたＰ型ウェル領域９が
設けられている。このＰ型ウェル領域９上にはＮ型ウェ
ル領域２が形成されている。また、このＮ型ウェル領域
２に接続されこのＮ型ウェル領域２表面の電位の変化を
検出する電位変化検出手段が設けられている。更に、Ｎ
型ウェル領域２の表面に形成されたＰ型拡散層１１が形
成されている。
ことができる電荷検出装置を提供する。 【解決手段】 電荷検出装置には、Ｎ型半導体基板１０
及びこの半導体基板上に形成されたＰ型ウェル領域９が
設けられている。このＰ型ウェル領域９上にはＮ型ウェ
ル領域２が形成されている。また、このＮ型ウェル領域
２に接続されこのＮ型ウェル領域２表面の電位の変化を
検出する電位変化検出手段が設けられている。更に、Ｎ
型ウェル領域２の表面に形成されたＰ型拡散層１１が形
成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、固体撮像装置に好
適な電荷検出装置に関し、特に、分配雑音の低減により
ＳＮ比の改善を図った電荷検出装置に関する。
適な電荷検出装置に関し、特に、分配雑音の低減により
ＳＮ比の改善を図った電荷検出装置に関する。
【０００２】
【従来の技術】従来、例えば電荷転送機能を利用したＣ
ＣＤ固体撮像装置等の固体撮像装置には、電荷検出装置
が使用されている。例えば、「固体撮像デバイス （出
版社：昭晃堂、筆者：木内雄二、長谷川伸監修 テレビ
ジョン学会編（発行年月日：昭和６１年７月３０日初
版）」の７４ページ５行目から７５ページ５行目並びに
図３．２６（ａ）及び（ｂ）に一般的なフローティング
ダイオード増幅器型電荷検出装置の説明が記載されてい
る。
ＣＤ固体撮像装置等の固体撮像装置には、電荷検出装置
が使用されている。例えば、「固体撮像デバイス （出
版社：昭晃堂、筆者：木内雄二、長谷川伸監修 テレビ
ジョン学会編（発行年月日：昭和６１年７月３０日初
版）」の７４ページ５行目から７５ページ５行目並びに
図３．２６（ａ）及び（ｂ）に一般的なフローティング
ダイオード増幅器型電荷検出装置の説明が記載されてい
る。
【０００３】図７は従来の電荷検出装置の構造を示す模
式的平面図であり、図８は同じく従来の電荷検出装置の
構造を示す図であって、図７のＤ−Ｄ線による模式的断
面図である。
式的平面図であり、図８は同じく従来の電荷検出装置の
構造を示す図であって、図７のＤ−Ｄ線による模式的断
面図である。
【０００４】従来の電荷検出装置においては、Ｎ型半導
体基板３０の上にＰ型ウェル領域２９が形成されてい
る。Ｐ型ウェル領域２９は接地されている。また、Ｐ型
ウェル領域２９上には、Ｎ型ウェル領域２２が選択的に
形成されている。なお、Ｎ型ウェル領域２２の周囲に
は、図示しないが、例えばＬＯＣＯＳ酸化膜等が形成さ
れている。更に、Ｎ型ウェル領域２２の表面には、高濃
度Ｎ型拡散層２６及び２８が選択的に形成されている。
体基板３０の上にＰ型ウェル領域２９が形成されてい
る。Ｐ型ウェル領域２９は接地されている。また、Ｐ型
ウェル領域２９上には、Ｎ型ウェル領域２２が選択的に
形成されている。なお、Ｎ型ウェル領域２２の周囲に
は、図示しないが、例えばＬＯＣＯＳ酸化膜等が形成さ
れている。更に、Ｎ型ウェル領域２２の表面には、高濃
度Ｎ型拡散層２６及び２８が選択的に形成されている。
【０００５】また、高濃度Ｎ型拡散層２６の表面には、
金属配線２５がオーミックコンタクトにより接続されて
いる。金属配線２５には、ソースホロワアンプ２４が出
力アンプとして接続されている。そして、ソースホロワ
アンプ２４から出力信号ＶＯＵＴが入力される出力回路
２４ａが接続されている。
金属配線２５がオーミックコンタクトにより接続されて
いる。金属配線２５には、ソースホロワアンプ２４が出
力アンプとして接続されている。そして、ソースホロワ
アンプ２４から出力信号ＶＯＵＴが入力される出力回路
２４ａが接続されている。
【０００６】更に、隣接して設けられている電荷転送装
置（図示せず）からの信号電荷の流入を制御する入力ゲ
ート電極２１がシリコン熱酸化膜等の絶縁膜（図示せ
ず）を介してＮ型ウェル領域２２上に形成されている。
この入力ゲート電極２１には、ゲート電圧ＶＯＧが印加
されるゲート端子２１ａが接続されている。
置（図示せず）からの信号電荷の流入を制御する入力ゲ
ート電極２１がシリコン熱酸化膜等の絶縁膜（図示せ
ず）を介してＮ型ウェル領域２２上に形成されている。
この入力ゲート電極２１には、ゲート電圧ＶＯＧが印加
されるゲート端子２１ａが接続されている。
【０００７】更に、高濃度Ｎ型拡散層２８の表面には、
クロックパルス信号φＲＤが印加される制御端子２８ａ
が接続されている。
クロックパルス信号φＲＤが印加される制御端子２８ａ
が接続されている。
【０００８】更にまた、高濃度Ｎ型拡散層２６及び２８
間のＮ型ウェル領域２２上には、シリコン熱酸化膜等の
絶縁膜（図示せず）を介してゲート電極２７が形成され
ている。このゲート電極２７には、ゲート電圧φＲが印
加されるゲート端子２７ａが接続されている。
間のＮ型ウェル領域２２上には、シリコン熱酸化膜等の
絶縁膜（図示せず）を介してゲート電極２７が形成され
ている。このゲート電極２７には、ゲート電圧φＲが印
加されるゲート端子２７ａが接続されている。
【０００９】このように構成された従来の電荷検出装置
においては、入力ゲート電極２１と高濃度Ｎ型拡散層２
６の逆側端部とで挟まれた領域内のＰ型ウェル領域２９
とＮ型ウェル領域２２及び高濃度Ｎ型拡散層２６とによ
りＰＮ接合のフローティングダイオード２３が構成され
ている。また、高濃度Ｎ型拡散層２６をソース、ゲート
電極２７をゲート、高濃度Ｎ型拡散層２８をドレインと
するＭＯＳＦＥＴ型のリセットトランジスタも構成され
ている。
においては、入力ゲート電極２１と高濃度Ｎ型拡散層２
６の逆側端部とで挟まれた領域内のＰ型ウェル領域２９
とＮ型ウェル領域２２及び高濃度Ｎ型拡散層２６とによ
りＰＮ接合のフローティングダイオード２３が構成され
ている。また、高濃度Ｎ型拡散層２６をソース、ゲート
電極２７をゲート、高濃度Ｎ型拡散層２８をドレインと
するＭＯＳＦＥＴ型のリセットトランジスタも構成され
ている。
【００１０】図９は従来の電荷検出装置の動作を示すタ
イミングチャートである。このような従来の電荷検出装
置においては、ゲート電極２７の電位を制御してハイレ
ベルにすると、ＭＯＳＦＥＴ型のリセットトランジスタ
がオン状態となり、フローティングダイオード２３中の
不要な信号電荷がリセットトランジスタのドレインであ
る高濃度Ｎ型拡散層２８に排出される。このとき、同時
にフローティングダイオード２３の表面電位は１２乃至
１５Ｖ程度の一定のリセット電位ＶＲＤに保持される。
イミングチャートである。このような従来の電荷検出装
置においては、ゲート電極２７の電位を制御してハイレ
ベルにすると、ＭＯＳＦＥＴ型のリセットトランジスタ
がオン状態となり、フローティングダイオード２３中の
不要な信号電荷がリセットトランジスタのドレインであ
る高濃度Ｎ型拡散層２８に排出される。このとき、同時
にフローティングダイオード２３の表面電位は１２乃至
１５Ｖ程度の一定のリセット電位ＶＲＤに保持される。
【００１１】その後、ゲート電極２７の電位をロウレベ
ルにすることにより、このリセットトランジスタをオフ
状態とする。次いで、電荷転送装置からの下記数式１で
表される信号電荷Ｑを信号電流Ｉ（ｎＡ）により入力ゲ
ート電極２１の下を通過させてフローティングダイオー
ド２３の電位井戸に転送及び流入させる。
ルにすることにより、このリセットトランジスタをオフ
状態とする。次いで、電荷転送装置からの下記数式１で
表される信号電荷Ｑを信号電流Ｉ（ｎＡ）により入力ゲ
ート電極２１の下を通過させてフローティングダイオー
ド２３の電位井戸に転送及び流入させる。
【００１２】
【数１】
【００１３】この際に生じたフローティングダイオード
２３のチャネル電位の変化量が金属配線２５を介してソ
ースホロワアンプ２４から出力信号ＶＯＵＴとして出力
される。即ち、数式１で表される信号電荷Ｑをフローテ
ィングダイオード２３の表面電位の変化量に変換し、こ
れを金属配線２５を介してソースホロワアンプ２４に入
力して増幅し、信号電圧として出力される。
２３のチャネル電位の変化量が金属配線２５を介してソ
ースホロワアンプ２４から出力信号ＶＯＵＴとして出力
される。即ち、数式１で表される信号電荷Ｑをフローテ
ィングダイオード２３の表面電位の変化量に変換し、こ
れを金属配線２５を介してソースホロワアンプ２４に入
力して増幅し、信号電圧として出力される。
【００１４】出力信号ＶＯＵＴが出力されると、フロー
ティングダイオード２３に蓄積されている電荷は不要と
なるため、前述のようにゲート電極２７の電位をハイレ
ベルとすることにより、リセット動作を行い、不要な電
荷を外部に排出する。そして、これら一連の動作を繰り
返すことにより、電荷転送装置から転送された電荷を順
次検出し、所定の出力を得る。
ティングダイオード２３に蓄積されている電荷は不要と
なるため、前述のようにゲート電極２７の電位をハイレ
ベルとすることにより、リセット動作を行い、不要な電
荷を外部に排出する。そして、これら一連の動作を繰り
返すことにより、電荷転送装置から転送された電荷を順
次検出し、所定の出力を得る。
【００１５】しかし、上述のような従来の電荷検出装置
の場合、リセット動作時にリセットトランジスタのスイ
ッチング動作に起因する熱雑音及び分配雑音が発生し、
Ｓ／Ｎの向上が妨げられている。
の場合、リセット動作時にリセットトランジスタのスイ
ッチング動作に起因する熱雑音及び分配雑音が発生し、
Ｓ／Ｎの向上が妨げられている。
【００１６】これらの雑音は、フローティングダイオー
ドに蓄積された信号電荷量に依存しないため、固体撮像
装置の集積度が高くなり、単位画素寸法が縮小化し、１
画素当たりの信号電荷量が減少するにつれて顕著になっ
てくる。
ドに蓄積された信号電荷量に依存しないため、固体撮像
装置の集積度が高くなり、単位画素寸法が縮小化し、１
画素当たりの信号電荷量が減少するにつれて顕著になっ
てくる。
【００１７】このうち、熱雑音については、絶対温度及
びフローティングダイオードの接合容量に比例すること
が知られており、通常設計ルールが許す範囲内で、でき
るだけフローティングダイオードのサイズが小さくなる
ように設計されている。
びフローティングダイオードの接合容量に比例すること
が知られており、通常設計ルールが許す範囲内で、でき
るだけフローティングダイオードのサイズが小さくなる
ように設計されている。
【００１８】一方、分配雑音の発生原理等は、例えば、
N. Teranishi and N. Mutohによる「Partition Noise i
n CCD Signal Detection（IEEE Trans, Electron Devic
es,Vol. ED-33 P1696-1701 （1986）」に記載されてい
る。
N. Teranishi and N. Mutohによる「Partition Noise i
n CCD Signal Detection（IEEE Trans, Electron Devic
es,Vol. ED-33 P1696-1701 （1986）」に記載されてい
る。
【００１９】図１０乃至１２は分配雑音の発生原理を工
程順に示す模式図である。図１０に示すように、フロー
ティングダイオード２３に電荷が蓄積され、リセットト
ランジスタがオフ状態のときには、信号電荷Ｑ及び電子
がフローティングダイオード２３の電位井戸内に存在す
る。
程順に示す模式図である。図１０に示すように、フロー
ティングダイオード２３に電荷が蓄積され、リセットト
ランジスタがオフ状態のときには、信号電荷Ｑ及び電子
がフローティングダイオード２３の電位井戸内に存在す
る。
【００２０】その後、図１１に示すように、ゲート電極
２７の電位がハイとなりリセットトランジスタがオン状
態となると、信号電荷Ｑは電位井戸からリセットトラン
ジスタのドレインである高濃度Ｎ型拡散層２８から外部
へと排出される。このとき、ゲート電極２７直下のリセ
ットチャネルの電位は、高濃度Ｎ型拡散層２８の電位Ｖ
ＲＤよりも低くなるため、そこにも電子が存在するよう
になる。
２７の電位がハイとなりリセットトランジスタがオン状
態となると、信号電荷Ｑは電位井戸からリセットトラン
ジスタのドレインである高濃度Ｎ型拡散層２８から外部
へと排出される。このとき、ゲート電極２７直下のリセ
ットチャネルの電位は、高濃度Ｎ型拡散層２８の電位Ｖ
ＲＤよりも低くなるため、そこにも電子が存在するよう
になる。
【００２１】そして、図１２に示すように、ゲート電極
２７の電位がロウとなりリセットトランジスタがオフ状
態となると、リセットチャネルに存在していた電子の一
部がフローティングダイオードに振り分けられる。これ
により、分配雑音が発生している。この分配雑音の電荷
量ｑの大きさは、リセットチャネルの容量及び絶対温度
に比例することが知られている。
２７の電位がロウとなりリセットトランジスタがオフ状
態となると、リセットチャネルに存在していた電子の一
部がフローティングダイオードに振り分けられる。これ
により、分配雑音が発生している。この分配雑音の電荷
量ｑの大きさは、リセットチャネルの容量及び絶対温度
に比例することが知られている。
【００２２】なお、リセットトランジスタのゲート電極
２７直下のチャネル電位は、通常、リセットトランジス
タのチャネル電位の製造ばらつきを考慮し、リセットド
レイン電位ＶＲＤに対して、オンの状態の時で０．５Ｖ
程度高くなるように設計されている。
２７直下のチャネル電位は、通常、リセットトランジス
タのチャネル電位の製造ばらつきを考慮し、リセットド
レイン電位ＶＲＤに対して、オンの状態の時で０．５Ｖ
程度高くなるように設計されている。
【００２３】また、リセットチャネルの容量Ｃ１は通常
フローティングダイオードの容量値Ｃ０に対して１／４
〜１／５程度の値であることから、分配雑音の電圧換算
値Ｎｐに関して下記数式２が成り立つ。
フローティングダイオードの容量値Ｃ０に対して１／４
〜１／５程度の値であることから、分配雑音の電圧換算
値Ｎｐに関して下記数式２が成り立つ。
【００２４】
【数２】Ｃ０×Ｎｐ＝Ｃ１×０．５×Ｋ Ｃ１＝（１／４）Ｃ０〜（１／５）Ｃ０
【００２５】但し、Ｋはリセットチャネル下の電子がフ
ローティングダイオード２３に振り分けられる割合であ
って、０≦Ｋ≦１である。
ローティングダイオード２３に振り分けられる割合であ
って、０≦Ｋ≦１である。
【００２６】従って、分配雑音の電圧換算値Ｎｐは下記
数式３で表される。
数式３で表される。
【００２７】
【数３】Ｎｐ＝Ｋ×（０．１〜０．１２５）（Ｖ）
【００２８】ここで、通常のようにリセットチャネルの
電位が一定で、フローティングダイオードからリセット
ドレインにかけて電位勾配がない場合、分配雑音はフロ
ーティングダイオード側とリセットドレイン側に１／２
ずつ振り分けられるため、Ｋの値は１／２となる。従っ
て、分配雑音の電圧換算値Ｎｐの値は下記数式４程度の
ものとなる。
電位が一定で、フローティングダイオードからリセット
ドレインにかけて電位勾配がない場合、分配雑音はフロ
ーティングダイオード側とリセットドレイン側に１／２
ずつ振り分けられるため、Ｋの値は１／２となる。従っ
て、分配雑音の電圧換算値Ｎｐの値は下記数式４程度の
ものとなる。
【００２９】
【数４】Ｎｐ＝０．０５〜０．０６２５（Ｖ）
【００３０】そして、この分が偽信号となって信号電圧
に加算されている。
に加算されている。
【００３１】そこで、分配雑音の低減を図った電荷検出
装置が提案されている（特許２８２８１２４号公報）。
図１３は特許２８２８１２４号公報に記載された従来の
電荷検出装置を示す模式的断面図である。
装置が提案されている（特許２８２８１２４号公報）。
図１３は特許２８２８１２４号公報に記載された従来の
電荷検出装置を示す模式的断面図である。
【００３２】特許２８２８１２４号公報に記載された従
来の電荷検出装置においては、Ｎ型半導体基板４０の上
にＰ型ウェル領域３９が形成されている。また、Ｐ型ウ
ェル領域３９上には、Ｎ型ウェル領域３２が選択的に形
成されている。更に、Ｎ型ウェル領域３２の表面には、
Ｐ型拡散層３６が選択的に形成されている。
来の電荷検出装置においては、Ｎ型半導体基板４０の上
にＰ型ウェル領域３９が形成されている。また、Ｐ型ウ
ェル領域３９上には、Ｎ型ウェル領域３２が選択的に形
成されている。更に、Ｎ型ウェル領域３２の表面には、
Ｐ型拡散層３６が選択的に形成されている。
【００３３】また、Ｐ型拡散層３６の表面には、リセッ
トトランジスタ３４ａ、ロード用接合電界効果トランジ
スタ（ＪＦＥＴ）３４ｂ及び出力回路３５が接続されて
いる。
トトランジスタ３４ａ、ロード用接合電界効果トランジ
スタ（ＪＦＥＴ）３４ｂ及び出力回路３５が接続されて
いる。
【００３４】更に、隣接して設けられている電荷転送装
置（図示せず）からの信号電荷の流入を制御する入力ゲ
ート電極３１がシリコン熱酸化膜等の絶縁膜（図示せ
ず）を介してＮ型ウェル領域３２上に形成されている。
この入力ゲート電極３１には、ゲート電圧ＶＯＧが印加
されるゲート端子３１ａが接続されている。
置（図示せず）からの信号電荷の流入を制御する入力ゲ
ート電極３１がシリコン熱酸化膜等の絶縁膜（図示せ
ず）を介してＮ型ウェル領域３２上に形成されている。
この入力ゲート電極３１には、ゲート電圧ＶＯＧが印加
されるゲート端子３１ａが接続されている。
【００３５】この従来の電荷検出装置においては、前述
の電子の分配が抑制されている。
の電子の分配が抑制されている。
【００３６】
【発明が解決しようとする課題】しかしながら、前述の
特許２８２８１２４号公報に記載された従来の電荷検出
装置においては、所期の目的は達成することができたも
のの、電荷の検出が行われる点Ｆにおける電位が、リセ
ットトランジスタ３４ａのオン抵抗ｒR、ロード用ＪＦ
ＥＴ３４ｂのオン抵抗ｒJ及び１２乃至１５Ｖの電源電
圧のバランスにより決定され、通常、９乃至１０Ｖ程度
と電源電圧より著しく低い値となるという問題点があ
る。
特許２８２８１２４号公報に記載された従来の電荷検出
装置においては、所期の目的は達成することができたも
のの、電荷の検出が行われる点Ｆにおける電位が、リセ
ットトランジスタ３４ａのオン抵抗ｒR、ロード用ＪＦ
ＥＴ３４ｂのオン抵抗ｒJ及び１２乃至１５Ｖの電源電
圧のバランスにより決定され、通常、９乃至１０Ｖ程度
と電源電圧より著しく低い値となるという問題点があ
る。
【００３７】ｒR＜＜ｒJとなるように設計すれば、点Ｆ
の電位は、電源電圧と同等ものとなるが、この場合に
は、定電流源として使用しているロード用ＪＦＥＴ３４
ｂのドレイン電位及びソース電位がほぼ等しいものとな
ってしまう。このため、ロード用ＪＦＥＴ３４ｂは、定
電流源としては十分な動作を行うことができなくなる。
図１４（ａ）は従来の電荷検出装置の出力信号を示すタ
イミングチャートであり、（ｂ）は点Ｆの電位を電源電
位と同等のもとした電荷検出装置の出力信号を示すタイ
ミングチャートである。点Ｆの電位を電源電圧と同等も
のとした場合には、図１４に示すように、出力信号の立
ち下がり波形がなまってしまい、動作スピードが遅くな
ってしまう。従って、点Ｆの電位に関しては、ロード用
ＪＦＥＴ３４ｂ及びリセットトランジスタ３４ａの特性
を考慮して設計することが必要とされるが、製造上のば
らつきを考えるとこれは極めて困難なことである。
の電位は、電源電圧と同等ものとなるが、この場合に
は、定電流源として使用しているロード用ＪＦＥＴ３４
ｂのドレイン電位及びソース電位がほぼ等しいものとな
ってしまう。このため、ロード用ＪＦＥＴ３４ｂは、定
電流源としては十分な動作を行うことができなくなる。
図１４（ａ）は従来の電荷検出装置の出力信号を示すタ
イミングチャートであり、（ｂ）は点Ｆの電位を電源電
位と同等のもとした電荷検出装置の出力信号を示すタイ
ミングチャートである。点Ｆの電位を電源電圧と同等も
のとした場合には、図１４に示すように、出力信号の立
ち下がり波形がなまってしまい、動作スピードが遅くな
ってしまう。従って、点Ｆの電位に関しては、ロード用
ＪＦＥＴ３４ｂ及びリセットトランジスタ３４ａの特性
を考慮して設計することが必要とされるが、製造上のば
らつきを考えるとこれは極めて困難なことである。
【００３８】本発明はかかる問題点に鑑みてなされたも
のであって、設計が容易であり分配雑音の発生を防止す
ることができる電荷検出装置を提供することを目的とす
る。
のであって、設計が容易であり分配雑音の発生を防止す
ることができる電荷検出装置を提供することを目的とす
る。
【００３９】
【課題を解決するための手段】本発明に係る電荷検出装
置は、半導体基板と、この半導体基板上に形成された第
１導電型ウェル領域と、この第１導電型ウェル領域上に
形成された第２導電型ウェル領域と、この第２導電型ウ
ェル領域に接続されこの第２導電型ウェル領域表面の電
位の変化を検出する電位変化検出手段と、前記第２導電
型ウェル領域の表面に形成された第１導電型拡散層と、
を有することを特徴とする。
置は、半導体基板と、この半導体基板上に形成された第
１導電型ウェル領域と、この第１導電型ウェル領域上に
形成された第２導電型ウェル領域と、この第２導電型ウ
ェル領域に接続されこの第２導電型ウェル領域表面の電
位の変化を検出する電位変化検出手段と、前記第２導電
型ウェル領域の表面に形成された第１導電型拡散層と、
を有することを特徴とする。
【００４０】本発明においては、第２導電型ウェル領域
と第１導電型拡散層とから構成されるダイオードに順方
向のバイアスを印加すれば、フローティングダイオード
に蓄積された不要な電荷が外部に排出される。従って、
従来のようなＭＯＳ型トランジスタは不要なので、従来
発生していた０．０５乃至０．０６２５Ｖ程度の分配雑
音の発生が防止される。
と第１導電型拡散層とから構成されるダイオードに順方
向のバイアスを印加すれば、フローティングダイオード
に蓄積された不要な電荷が外部に排出される。従って、
従来のようなＭＯＳ型トランジスタは不要なので、従来
発生していた０．０５乃至０．０６２５Ｖ程度の分配雑
音の発生が防止される。
【００４１】前記第１導電型ウェル領域と前記第２導電
型ウェル領域とからフローティングダイオードが構成さ
れていてもよい。
型ウェル領域とからフローティングダイオードが構成さ
れていてもよい。
【００４２】また、前記第２導電型ウェル領域と前記第
１導電型拡散層とから構成されるダイオードには、前記
フローティングダイオードに蓄積された不要な電荷を外
部に排出する際に順方向のバイアスが印加されることが
できる。
１導電型拡散層とから構成されるダイオードには、前記
フローティングダイオードに蓄積された不要な電荷を外
部に排出する際に順方向のバイアスが印加されることが
できる。
【００４３】更に、前記第１導電型ウェル領域は、接地
されていてもよい。
されていてもよい。
【００４４】更にまた、前記第２導電型ウェル領域上に
形成された絶縁膜と、この絶縁膜上に形成され電荷転送
装置から前記フローティングダイオードへの電荷の流入
を制御するゲート電極と、を有することができる。
形成された絶縁膜と、この絶縁膜上に形成され電荷転送
装置から前記フローティングダイオードへの電荷の流入
を制御するゲート電極と、を有することができる。
【００４５】また、前記第２導電型ウェル領域の表面の
前記電位変化検出手段との接続部に形成され不純物濃度
が前記第２導電型ウェル領域のそれよりも高い第２導電
型拡散層を有することができる。
前記電位変化検出手段との接続部に形成され不純物濃度
が前記第２導電型ウェル領域のそれよりも高い第２導電
型拡散層を有することができる。
【００４６】
【発明の実施の形態】以下、本発明の実施例に係る電荷
検出装置について、添付の図面を参照して具体的に説明
する。図１は本発明の第１の実施例に係る電荷検出装置
の構造を示す模式的平面図であり、図２は同じく本発明
の実施例に係る電荷検出装置の構造を示す図であって、
図１のＡ−Ａ線による模式的断面図である。
検出装置について、添付の図面を参照して具体的に説明
する。図１は本発明の第１の実施例に係る電荷検出装置
の構造を示す模式的平面図であり、図２は同じく本発明
の実施例に係る電荷検出装置の構造を示す図であって、
図１のＡ−Ａ線による模式的断面図である。
【００４７】本実施例においては、Ｎ型半導体基板１０
の上にＰ型ウェル領域９が形成されている。Ｐ型ウェル
領域９は、例えば１０12（個／ｃｍ2）程度の濃度のＰ
型不純物、例えばボロンをＮ型基板１０の表面にイオン
注入し、１２００乃至１３００℃の熱拡散工程を１０乃
至１２時間程度行うことによって形成されるものであ
る。なお、Ｐ型ウェル領域９は接地されている。また、
Ｐ型ウェル領域９上には、Ｎ型ウェル領域２が選択的に
形成されている。Ｎ型ウェル領域２は、例えば１０12乃
至１０13（個／ｃｍ2）程度の濃度のＮ型不純物、例え
ばリン又は砒素をＰ型ウェル領域９の表面にイオン注入
し、１１００乃至１２００℃の熱拡散工程を１乃至２時
間程度行うことによって形成されたものである。なお、
Ｎ型ウェル領域２の周囲には、図示しないが、例えばＬ
ＯＣＯＳ酸化膜等が形成されている。更に、Ｎ型ウェル
領域２の表面には、高濃度Ｎ型拡散層６及びＰ型拡散層
１１が選択的に形成されている。Ｐ型拡散層１１は、例
えば１０12乃至１０13（個／ｃｍ2）程度の濃度のＰ型
不純物、例えばボロンをＮ型ウェル領域２の表面にイオ
ン注入することによって形成されてものである。
の上にＰ型ウェル領域９が形成されている。Ｐ型ウェル
領域９は、例えば１０12（個／ｃｍ2）程度の濃度のＰ
型不純物、例えばボロンをＮ型基板１０の表面にイオン
注入し、１２００乃至１３００℃の熱拡散工程を１０乃
至１２時間程度行うことによって形成されるものであ
る。なお、Ｐ型ウェル領域９は接地されている。また、
Ｐ型ウェル領域９上には、Ｎ型ウェル領域２が選択的に
形成されている。Ｎ型ウェル領域２は、例えば１０12乃
至１０13（個／ｃｍ2）程度の濃度のＮ型不純物、例え
ばリン又は砒素をＰ型ウェル領域９の表面にイオン注入
し、１１００乃至１２００℃の熱拡散工程を１乃至２時
間程度行うことによって形成されたものである。なお、
Ｎ型ウェル領域２の周囲には、図示しないが、例えばＬ
ＯＣＯＳ酸化膜等が形成されている。更に、Ｎ型ウェル
領域２の表面には、高濃度Ｎ型拡散層６及びＰ型拡散層
１１が選択的に形成されている。Ｐ型拡散層１１は、例
えば１０12乃至１０13（個／ｃｍ2）程度の濃度のＰ型
不純物、例えばボロンをＮ型ウェル領域２の表面にイオ
ン注入することによって形成されてものである。
【００４８】また、高濃度Ｎ型拡散層６の表面には、第
１金属配線５がオーミックコンタクトにより接続されて
いる。第１金属配線５には、ソースホロワアンプ４が出
力アンプとして接続されている。そして、ソースホロワ
アンプ４から出力信号ＶＯＵＴが入力される出力回路４
ａが接続されている。
１金属配線５がオーミックコンタクトにより接続されて
いる。第１金属配線５には、ソースホロワアンプ４が出
力アンプとして接続されている。そして、ソースホロワ
アンプ４から出力信号ＶＯＵＴが入力される出力回路４
ａが接続されている。
【００４９】更に、隣接して設けられている電荷転送装
置（図示せず）からの信号電荷の流入を制御する入力ゲ
ート電極１がシリコン熱酸化膜等の絶縁膜（図示せず）
を介してＮ型ウェル領域２上に形成されている。この入
力ゲート電極１には、ゲート電圧ＶＯＧが印加されるゲ
ート端子１ａが接続されている。
置（図示せず）からの信号電荷の流入を制御する入力ゲ
ート電極１がシリコン熱酸化膜等の絶縁膜（図示せず）
を介してＮ型ウェル領域２上に形成されている。この入
力ゲート電極１には、ゲート電圧ＶＯＧが印加されるゲ
ート端子１ａが接続されている。
【００５０】更に、Ｐ型拡散層１１の表面には、第２金
属配線１２がオーミックコンタクトにより接続されてい
る。第２金属配線１２には、クロックパルス信号φＲＤ
が印加される制御端子１２ａが接続されている。
属配線１２がオーミックコンタクトにより接続されてい
る。第２金属配線１２には、クロックパルス信号φＲＤ
が印加される制御端子１２ａが接続されている。
【００５１】このように構成された本実施例において
は、入力ゲート電極１とＰ型拡散層１１とで挟まれた領
域内のＰ型ウェル領域９とＮ型ウェル領域２及び高濃度
Ｎ型拡散層６とによりフローティングダイオード３が構
成され、Ｎ型ウェル領域２とＰ型拡散層１１とによりＰ
Ｎ接合ダイオードが構成されている。
は、入力ゲート電極１とＰ型拡散層１１とで挟まれた領
域内のＰ型ウェル領域９とＮ型ウェル領域２及び高濃度
Ｎ型拡散層６とによりフローティングダイオード３が構
成され、Ｎ型ウェル領域２とＰ型拡散層１１とによりＰ
Ｎ接合ダイオードが構成されている。
【００５２】次に、上述のように構成された本実施例の
第１の動作について説明する。図３（ａ）及び（ｂ）は
本発明の実施例に係る電荷検出装置の第１の動作を示す
図であって、（ａ）は図２中のＢ−Ｂ’間の電位分布を
示す模式図、（ｂ）は図２中のＣ−Ｃ’間の電位分布を
示す模式図である。また、図４は本発明の実施例に係る
電荷検出装置の第１の動作を示すタイミングチャートで
ある。
第１の動作について説明する。図３（ａ）及び（ｂ）は
本発明の実施例に係る電荷検出装置の第１の動作を示す
図であって、（ａ）は図２中のＢ−Ｂ’間の電位分布を
示す模式図、（ｂ）は図２中のＣ−Ｃ’間の電位分布を
示す模式図である。また、図４は本発明の実施例に係る
電荷検出装置の第１の動作を示すタイミングチャートで
ある。
【００５３】本実施例におけるＮ型ウェル領域２のＣ−
Ｃ’方向のチャネル電位Ｖ０は、図３（ｂ）に示すよう
に、クロックパルス信号φＲＤ＝０ＶとしＰ型拡散層１
１の電位を０Ｖにした場合、Ｐ型ウェル領域９の電位は
常に０Ｖとなっているので、１Ｖ程度となる。この１Ｖ
程度のチャネル電位Ｖ０は、図３（ａ）に示すＢ−Ｂ’
方向のチャネル電位と比して十分に低い。このため、こ
のように、外部から第２金属配線１２を介してクロック
パルス信号φＲＤ＝０Ｖを印加し、Ｐ型拡散層１１の電
位を０Ｖとした期間に、フローティングダイオード３に
信号電荷を蓄積し、数式１で表される信号電荷Ｑをフロ
ーティングダイオード３の表面電位の変化量に変換し、
これを第１金属配線５を介してソースホロワアンプ４に
入力して増幅し、信号電圧として出力することにより、
信号電荷を検出することができる。
Ｃ’方向のチャネル電位Ｖ０は、図３（ｂ）に示すよう
に、クロックパルス信号φＲＤ＝０ＶとしＰ型拡散層１
１の電位を０Ｖにした場合、Ｐ型ウェル領域９の電位は
常に０Ｖとなっているので、１Ｖ程度となる。この１Ｖ
程度のチャネル電位Ｖ０は、図３（ａ）に示すＢ−Ｂ’
方向のチャネル電位と比して十分に低い。このため、こ
のように、外部から第２金属配線１２を介してクロック
パルス信号φＲＤ＝０Ｖを印加し、Ｐ型拡散層１１の電
位を０Ｖとした期間に、フローティングダイオード３に
信号電荷を蓄積し、数式１で表される信号電荷Ｑをフロ
ーティングダイオード３の表面電位の変化量に変換し、
これを第１金属配線５を介してソースホロワアンプ４に
入力して増幅し、信号電圧として出力することにより、
信号電荷を検出することができる。
【００５４】従って、信号電荷Ｑを検出する際には、こ
の期間に入力ゲート電極１を制御し、信号電荷Ｑを電荷
転送装置（図示せず）から入力ゲート電極１の下のＮ型
ウェル領域２を通過させてフローティングダイオード３
に流入させ、蓄積すると同時に、フローティングダイオ
ード３のチャネル電位の変化をソースホロワアンプ４を
介して出力する。
の期間に入力ゲート電極１を制御し、信号電荷Ｑを電荷
転送装置（図示せず）から入力ゲート電極１の下のＮ型
ウェル領域２を通過させてフローティングダイオード３
に流入させ、蓄積すると同時に、フローティングダイオ
ード３のチャネル電位の変化をソースホロワアンプ４を
介して出力する。
【００５５】その後、この信号電荷検出動作終了後に不
要となった信号電荷Ｑを外部に排出するために、第２金
属配線１２を介してＰ型拡散層１１に電位ＶＲＤＨ＝１
２乃至１５Ｖ程度のクロックパルス信号（φＲＤ）を印
加することにより、Ｐ型拡散層１１とＮ型ウェル領域２
とをＰＮ接合ダイオードの順方向バイアス状態にする。
この状態になると、信号電荷Ｑは、ＰＮ接合ダイオード
の順方向バイアス特性に従って、（ＶＲＤＨ−０．６
Ｖ）程度の電位Ｖｌａｓｔになるまで速やかに第２金属
配線１２を介して外部に排出される。
要となった信号電荷Ｑを外部に排出するために、第２金
属配線１２を介してＰ型拡散層１１に電位ＶＲＤＨ＝１
２乃至１５Ｖ程度のクロックパルス信号（φＲＤ）を印
加することにより、Ｐ型拡散層１１とＮ型ウェル領域２
とをＰＮ接合ダイオードの順方向バイアス状態にする。
この状態になると、信号電荷Ｑは、ＰＮ接合ダイオード
の順方向バイアス特性に従って、（ＶＲＤＨ−０．６
Ｖ）程度の電位Ｖｌａｓｔになるまで速やかに第２金属
配線１２を介して外部に排出される。
【００５６】次いで、Ｐ型拡散層１１の電位を再び０Ｖ
（φＲＤ＝０Ｖ）に戻すことにより、リセット動作を完
了する。
（φＲＤ＝０Ｖ）に戻すことにより、リセット動作を完
了する。
【００５７】このように、本実施例においては、従来の
ＭＯＳ型トランジスタで構成されるリセットトランジス
タのようなリセットチャネルが存在しない。このため、
ＰＮ接合ダイオードを利用したリセット動作において
も、従来のようなリセットチャネルに存在する電子の一
部がフローティングダイオード３に振り分けられること
によって発生する分配雑音は全く発生しない。
ＭＯＳ型トランジスタで構成されるリセットトランジス
タのようなリセットチャネルが存在しない。このため、
ＰＮ接合ダイオードを利用したリセット動作において
も、従来のようなリセットチャネルに存在する電子の一
部がフローティングダイオード３に振り分けられること
によって発生する分配雑音は全く発生しない。
【００５８】また、リセット動作のＰ型拡散層１１と電
荷検出のための高濃度Ｎ型拡散層６とが別個に設けられ
ているので、点Ｅにおけるリセット電位は、（ＶＲＤＨ
−０．６Ｖ）程度でばらつきが小さいものとなる。な
お、０．６Ｖという値にはばらつきが生じるが、±０．
０５Ｖ以下程度のものであるので、実質的にばらつきが
ないものと考えることができる。
荷検出のための高濃度Ｎ型拡散層６とが別個に設けられ
ているので、点Ｅにおけるリセット電位は、（ＶＲＤＨ
−０．６Ｖ）程度でばらつきが小さいものとなる。な
お、０．６Ｖという値にはばらつきが生じるが、±０．
０５Ｖ以下程度のものであるので、実質的にばらつきが
ないものと考えることができる。
【００５９】次に、前述の実施例に係る電荷検出装置の
第２の動作について説明する。図５（ａ）及び（ｂ）は
本発明の実施例に係る電荷検出装置の第２の動作を示す
図であって、（ａ）は図２中のＢ−Ｂ’間の電位分布を
示す模式図、（ｂ）は図２中のＣ−Ｃ’間の電位分布を
示す模式図である。また、図６は本発明の実施例に係る
電荷検出装置の第２の動作を示すタイミングチャートで
ある。
第２の動作について説明する。図５（ａ）及び（ｂ）は
本発明の実施例に係る電荷検出装置の第２の動作を示す
図であって、（ａ）は図２中のＢ−Ｂ’間の電位分布を
示す模式図、（ｂ）は図２中のＣ−Ｃ’間の電位分布を
示す模式図である。また、図６は本発明の実施例に係る
電荷検出装置の第２の動作を示すタイミングチャートで
ある。
【００６０】第２の動作では、リセット動作を行う時に
第２金属配線１２からＰ型拡散層１１に印加するパルス
φＲＤの高レベルＶＲＤＨをフローティングダイオード
３の空乏化電位ＶＦＪより０．６Ｖ以上高く設定してお
く。この点において、第２の動作は第１の動作と相違す
る。なお、空乏化電位ＶＦＪは、フローティングダイオ
ード３に存在する少数キャリアを０にする電位である。
第２金属配線１２からＰ型拡散層１１に印加するパルス
φＲＤの高レベルＶＲＤＨをフローティングダイオード
３の空乏化電位ＶＦＪより０．６Ｖ以上高く設定してお
く。この点において、第２の動作は第１の動作と相違す
る。なお、空乏化電位ＶＦＪは、フローティングダイオ
ード３に存在する少数キャリアを０にする電位である。
【００６１】そして、信号電荷Ｑを検出する際には、ク
ロックパルス信号φＲＤ＝０ＶとしＰ型拡散層１１の電
位を０Ｖとした状態で、入力ゲート電極１を制御し、信
号電荷Ｑを電荷転送装置（図示せず）から入力ゲート電
極１の下のＮ型ウェル領域２を通過させてフローティン
グダイオード３に流入させ、蓄積すると同時に、フロー
ティングダイオード３のチャネル電位の変化をソースホ
ロワアンプ４を介して出力する。
ロックパルス信号φＲＤ＝０ＶとしＰ型拡散層１１の電
位を０Ｖとした状態で、入力ゲート電極１を制御し、信
号電荷Ｑを電荷転送装置（図示せず）から入力ゲート電
極１の下のＮ型ウェル領域２を通過させてフローティン
グダイオード３に流入させ、蓄積すると同時に、フロー
ティングダイオード３のチャネル電位の変化をソースホ
ロワアンプ４を介して出力する。
【００６２】その後、この信号電荷検出動作終了後に不
要となった信号電荷Ｑを外部に排出するために、第２金
属配線１２を介してＰ型拡散層１１にＶＦＪ（２０乃至
２５）＋０．６Ｖより大きい電位ＶＲＤＨ≧（２０乃至
２５）＋０．６Ｖのクロックパルス信号（φＲＤ）を印
加することにより、Ｐ型拡散層１１とＮ型ウェル領域２
とをＰＮ接合ダイオードの順方向バイアス状態にする。
要となった信号電荷Ｑを外部に排出するために、第２金
属配線１２を介してＰ型拡散層１１にＶＦＪ（２０乃至
２５）＋０．６Ｖより大きい電位ＶＲＤＨ≧（２０乃至
２５）＋０．６Ｖのクロックパルス信号（φＲＤ）を印
加することにより、Ｐ型拡散層１１とＮ型ウェル領域２
とをＰＮ接合ダイオードの順方向バイアス状態にする。
【００６３】次いで、Ｐ型拡散層１１の電位を再び０Ｖ
（φＲＤ＝０Ｖ）に戻すことにより、リセット動作を完
了する。
（φＲＤ＝０Ｖ）に戻すことにより、リセット動作を完
了する。
【００６４】フローティングダイオード３の空乏化電位
ＶＦＪは、フローティングダイオード３と第１金属配線
５との間でオーミックコンタクトをとるために設けられ
た高濃度Ｎ型拡散層６のために、２０乃至２５Ｖ程度と
高電圧となっている。従って、第２の動作では、第１の
動作と比べてリセットパルス信号φＲＤの高レベルＶＲ
ＤＨを（２０乃至２５Ｖ）＋０．６Ｖ程度の高電圧にす
る必要があるが、フローティングダイオード３に存在す
る信号電荷Ｑをすべて外部に排出することができる。こ
のため、分配雑音以外にもフローティングダイオード３
に存在する信号電荷の熱的な揺らぎによって発生する熱
雑音も同時に０することができる。
ＶＦＪは、フローティングダイオード３と第１金属配線
５との間でオーミックコンタクトをとるために設けられ
た高濃度Ｎ型拡散層６のために、２０乃至２５Ｖ程度と
高電圧となっている。従って、第２の動作では、第１の
動作と比べてリセットパルス信号φＲＤの高レベルＶＲ
ＤＨを（２０乃至２５Ｖ）＋０．６Ｖ程度の高電圧にす
る必要があるが、フローティングダイオード３に存在す
る信号電荷Ｑをすべて外部に排出することができる。こ
のため、分配雑音以外にもフローティングダイオード３
に存在する信号電荷の熱的な揺らぎによって発生する熱
雑音も同時に０することができる。
【００６５】
【発明の効果】以上詳述したように、本発明によれば、
第２導電型ウェル領域と第１導電型拡散層とから構成さ
れるダイオードに順方向のバイアスを印加すれば、フロ
ーティングダイオードに蓄積された不要な電荷を外部に
排出することができる。従って、従来のようなＭＯＳ型
トランジスタを不要とし、従来発生していた０．０５乃
至０．０６２５Ｖ程度の分配雑音の発生を防止すること
ができる。リセット動作時に発生する雑音には、前述の
ように熱雑音及び分配雑音があるが、従来両者の大きさ
はほぼ同等程度であることが多かった。このため、雑音
成分の１／２を除去することができることになり、ＳＮ
比を２倍程度向上させることができる。
第２導電型ウェル領域と第１導電型拡散層とから構成さ
れるダイオードに順方向のバイアスを印加すれば、フロ
ーティングダイオードに蓄積された不要な電荷を外部に
排出することができる。従って、従来のようなＭＯＳ型
トランジスタを不要とし、従来発生していた０．０５乃
至０．０６２５Ｖ程度の分配雑音の発生を防止すること
ができる。リセット動作時に発生する雑音には、前述の
ように熱雑音及び分配雑音があるが、従来両者の大きさ
はほぼ同等程度であることが多かった。このため、雑音
成分の１／２を除去することができることになり、ＳＮ
比を２倍程度向上させることができる。
【図１】本発明の第１の実施例に係る電荷検出装置の構
造を示す模式的平面図である。
造を示す模式的平面図である。
【図２】同じく本発明の実施例に係る電荷検出装置の構
造を示す図であって、図１のＡ−Ａ線による模式的断面
図である。
造を示す図であって、図１のＡ−Ａ線による模式的断面
図である。
【図３】（ａ）及び（ｂ）は本発明の実施例に係る電荷
検出装置の第１の動作を示す模式図である。
検出装置の第１の動作を示す模式図である。
【図４】本発明の実施例に係る電荷検出装置の第１の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図５】（ａ）及び（ｂ）は本発明の実施例に係る電荷
検出装置の第２の動作を示す模式図である。
検出装置の第２の動作を示す模式図である。
【図６】本発明の実施例に係る電荷検出装置の第２の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図７】従来の電荷検出装置の構造を示す模式的平面図
である。
である。
【図８】同じく従来の電荷検出装置の構造を示す図であ
って、図７のＤ−Ｄ線による模式的断面図である。
って、図７のＤ−Ｄ線による模式的断面図である。
【図９】従来の電荷検出装置の動作を示すタイミングチ
ャートである。
ャートである。
【図１０】分配雑音の発生原理を工程順に示す模式図で
ある。
ある。
【図１１】同じく分配雑音の発生原理を工程順に示す図
であって、図１０に示す工程の後工程を示す模式図であ
る。
であって、図１０に示す工程の後工程を示す模式図であ
る。
【図１２】同じく分配雑音の発生原理を工程順に示す図
であって、図１１に示す工程の後工程を示す模式図であ
る。
であって、図１１に示す工程の後工程を示す模式図であ
る。
【図１３】特許２８２８１２４号公報に記載された従来
の電荷検出装置を示す模式的断面図である。
の電荷検出装置を示す模式的断面図である。
【図１４】（ａ）は従来の電荷検出装置の出力信号を示
すタイミングチャートであり、（ｂ）は点Ｆの電位を電
源電位と同等のもとした電荷検出装置の出力信号を示す
タイミングチャートである。
すタイミングチャートであり、（ｂ）は点Ｆの電位を電
源電位と同等のもとした電荷検出装置の出力信号を示す
タイミングチャートである。
１、２１、３１；入力ゲート電極 ２、２２、３２；Ｎ型ウェル領域 ３、２３；フローティングダイオード ４、２４；ソースホロワアンプ ５、１２、２５；金属配線 ６、２６、２８；高濃度Ｎ型拡散層 ９、２９、３９：Ｐ型ウェル領域 １０、３０、４０；Ｎ型半導体基板 １１、３６；Ｐ型拡散層 ２７；ゲート電極 ３４ａ；リセットトランジスタ ３４ｂ；ロード用ＪＦＥＴ
Claims (6)
- 【請求項１】 半導体基板と、この半導体基板上に形成
された第１導電型ウェル領域と、この第１導電型ウェル
領域上に形成された第２導電型ウェル領域と、この第２
導電型ウェル領域に接続されこの第２導電型ウェル領域
表面の電位の変化を検出する電位変化検出手段と、前記
第２導電型ウェル領域の表面に形成された第１導電型拡
散層と、を有することを特徴とする電荷検出装置。 - 【請求項２】 前記第１導電型ウェル領域と前記第２導
電型ウェル領域とからフローティングダイオードが構成
されていることを特徴とする請求項１に記載の電荷検出
装置。 - 【請求項３】 前記第２導電型ウェル領域と前記第１導
電型拡散層とから構成されるダイオードには、前記フロ
ーティングダイオードに蓄積された不要な電荷を外部に
排出する際に順方向のバイアスが印加されることを特徴
とする請求項２に記載の電荷検出装置。 - 【請求項４】 前記第１導電型ウェル領域は、接地され
ていることを特徴とする請求項１乃至３のいずれか１項
に記載の電荷検出装置。 - 【請求項５】 前記第２導電型ウェル領域上に形成され
た絶縁膜と、この絶縁膜上に形成され電荷転送装置から
前記フローティングダイオードへの電荷の流入を制御す
るゲート電極と、を有することを特徴とする請求項２乃
至４のいずれか１項に記載の電荷検出装置。 - 【請求項６】 前記第２導電型ウェル領域の表面の前記
電位変化検出手段との接続部に形成され不純物濃度が前
記第２導電型ウェル領域のそれよりも高い第２導電型拡
散層を有することを特徴とする請求項１乃至５のいずれ
か１項に記載の電荷検出装置。
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| JP02064299A JP3191793B2 (ja) | 1999-01-28 | 1999-01-28 | 電荷検出装置 |
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