JP7482447B2 - フォトディテクタ、フォトディテクタアレイおよび駆動方法 - Google Patents
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Description
本発明者は、「背景技術」の欄において記載した先行技術に関し、以下の問題が生じることを見出した。
図1~図3Bにより、実施の形態1に係るフォトディテクタとその駆動方法を説明する。
図4、図5で、実施の形態1の回路の変形例を説明する。図4は、実施の形態1の変形例1に係るフォトディテクタの構成例を示す回路図である。図4のフォトディテクタは、図1の回路に加え、第3トランジスタ3を備え、APDのカソードと第2トランジスタ2が第3トランジスタ3を介して接続され、第2トランジスタ2と第3トランジスタ3の接続部が出力ノードとなる。図5は実施の形態1の変形例1に係るフォトディテクタの駆動方法の例を示すタイミングチャートである。図2のタイミングチャートに比べ、露光期間が露光転送期間に変更され、露光転送期間に引き続き、出力ノードの出力値を読みだす読出し期間、および出力ノードの電圧をリセットする出力リセット期間が追加される。第1トランジスタ1のゲート電圧Vg1は、露光転送期間、読出し期間、および出力リセット期間においてH、リセット期間においてLである。第2トランジスタ2のゲート電圧Vg2は、出力リセット期間においてH、露光転送期間、および読出し期間においてM、リセット期間においてLである。第3トランジスタ3のゲート電圧Vg3は露光転送期間においてH、読出し期間、リセット期間においてM、出力リセット期間においてLである。この回路により、露光転送期間にAPDで発生した電荷は出力ノードに転送され、読出し期間には、APDと出力ノードが絶縁されるため、露光転送期間の長さを読出し期間の長さに影響されず、任意に短く設定することが可能になる。
図6、図7Aで、実施の形態1の回路の異なる変形例を説明する。図6は、実施の形態1の変形例2に係るフォトディテクタの構成例を示す回路図である。図6のフォトディテクタは、図4の回路に加え、第4トランジスタ4を備え、第4トランジスタ4の一端は、第2トランジスタ2と第3トランジスタ3の接続部に接続され、第4トランジスタ4のもう一端は蓄積容量素子C1に接続される。蓄積容量素子C1のもう一端は第4電圧V4に接続される。図7Aは、実施の形態1の変形例2に係るフォトディテクタの駆動方法の例を示すタイミングチャートである。タイミングチャートはリセット期間と、複数の露光転送期間と、複数の蓄積期間と、読出し期間と、容量リセット期間とからなる。リセット期間はAPDのカソード電圧を第1電圧V1に設定する期間で、第1トランジスタ1がL、第2トランジスタ2がL、第3トランジスタ3がL、第4トランジスタ4がLとなる。露光転送期間はAPDに入射した光を検出し、発生した電荷を出力ノードに転送、一時的に蓄積する期間で、第1トランジスタ1がH、第2トランジスタ2がM、第3トランジスタ3がH、第4トランジスタ4がLとなる。蓄積期間は出力ノードに転送された電荷をさらに蓄積容量素子C1に転送し、蓄積させる期間で、第1トランジスタ1がL、第2トランジスタ2がM、第3トランジスタ3がL、第4トランジスタ4がHとなる。特に、図7Aのタイミングチャートでは、蓄積時間中にAPDのカソード電圧をリセットしているため、第1トランジスタ1をLとしているが、異なる期間に実施しても良い。露光転送期間は任意の回数を繰り返してよい。特に、露光転送期間では第2トランジスタ2をMとしてもよい。露光転送期間に、第2トランジスタ2をMとすることで、出力ノードに一時蓄積される電荷の一部を第3電圧V3に排出することで、一度の蓄積期間に蓄積容量素子C1に転送される電荷量を制御できる。また、第2トランジスタ2をMに設定する期間は露光転送期間と蓄積期間のいずれか一方でもよく、露光転送期間あるいは蓄積期間とは別途設けてもよく、第4トランジスタ4を導通状態とする以前に行ってもよい。読出し期間は蓄積容量素子C1に蓄積した電荷による信号を読み出す期間で、第1トランジスタ1がH、第2トランジスタ2がL、第3トランジスタ3がL、第4トランジスタ4がHとなる。容量リセット期間は蓄積容量素子C1に蓄積された電荷を排出し、出力ノードおよび蓄積容量素子C1を第3電圧V3に設定する期間で、第1トランジスタ1がH、第2トランジスタ2がH、第3トランジスタ3がL、第4トランジスタ4がHとなる。これらの一連の動作により、APDで発生した電荷を蓄積容量素子C1に蓄積し、蓄積した電荷を読み出すことができ、ダイナミックレンジを拡大することができる。
図9、図10で、実施の形態1の回路の異なる変形例を説明する。図9は、実施の形態1の変形例3に係るフォトディテクタの構成例を示す回路図である。図9のフォトディテクタは、図1の回路に加え、第5電圧V5、第5トランジスタ5、第6トランジスタ6、信号線7を備える。第5トランジスタ5はソースフォロワ回路の一部を担い、第5トランジスタ5のゲート電圧Vg5の変動が第6トランジスタ6と信号線7を介して後段の回路に出力される。第6トランジスタ6により出力を読み出すフォトディテクタが選択される。
図11は、実施の形態1の変形例3に係るフォトディテクタの半導体デバイス構造の例を示す平面図である。図11は半導体基板10と、半導体基板10内に形成された、第1導電型の第1半導体層11、第2導電型の第3半導体層13、第1導電型の第1ウェル18、第2導電型の第2ウェル19を備え、第1半導体層11はAPDのカソードを構成する。第1トランジスタ1は第1ウェル18内に、第2トランジスタ2、第3トランジスタ3、第4トランジスタ4、第5トランジスタ5、第6トランジスタ6は第2ウェル19内に配置される。なお、第1トランジスタ1のゲート、ソース、ドレインは、G1、S1、D1の符号が付されている。第2~第5トランジスタについても同様である。図11で配線は、APDのカソードと第1トランジスタ1のドレインD1、第2トランジスタ2のソースS2を接続する第1配線21と、第2トランジスタ2のドレインD2、第4トランジスタ4のソースS4、第5トランジスタ5のゲートG5を接続する第2配線22を記載し、他の配線は省略している。第2ウェル19は周囲を第1ウェル18に囲まれるように配置される。
図13は、実施の形態1の変形例3に係るフォトディテクタを有する半導体デバイスの構成例を示す平面図である。図13のフォトディテクタの平面図では、第1トランジスタ1、第2トランジスタ2のゲート面積が他のトランジスタのゲート面積に比べて大きい。第1トランジスタ1のゲート面積が第2トランジスタ2のゲート面積より大きい場合も、第2トランジスタ2のゲート面積が第1トランジスタ1のゲート面積より大きい場合も、本開示に包含される。フォトディテクタをアレイ化する場合には、アレイに含まれる第1トランジスタ1、および第2トランジスタ2の抵抗値のばらつきを小さくすることが必要になる。第1トランジスタ1の抵抗値が小さいとクエンチングができず、抵抗値が大きいとデッドタイムが長くなるトレードオフがある。また、第2トランジスタ2の抵抗値のばらつきが大きいと、回路の変形例2での蓄積容量素子C1に蓄積される電荷量のばらつきが大きくなる。ここで、トランジスタの抵抗値はトランジスタの閾値電圧に依存して変化する。また、閾値電圧はゲート面積に依存し、ゲート面積が大きいほど、閾値電圧のばらつきが小さくなる。このため、第1トランジスタ1と第2トランジスタ2の一方、または両方のゲート面積を他のトランジスタに比べて大きくすることで、第1トランジスタ1と第2トランジスタ2の閾値電圧のばらつきを低減し、フォトディテクタアレイの歩留まりを向上できる。
図14、図12の半導体デバイスの変形例1を示す平面図である。図14のフォトディテクタの平面図は、隣接する二つのフォトディテクタ回路として、第1フォトディテクタ回路101および第2フォトディテクタ回路102の平面図を示している。図14の平面図では、隣接する二つの第1フォトディテクタ回路101と第2フォトディテクタ回路102とで第1トランジスタ1のウェルを共有している。さらに、二つの第1トランジスタ1はソースを共有している。これにより、トランジスタおよびウェルの領域を縮小でき、フォトディテクタの微細化に有利である。また、図15は、図12の半導体デバイスの変形例2の他の例を示す平面図である。図15のように、ゲートを共有するレイアウトとしても良い。これにより、トランジスタおよびウェルの領域を縮小でき、フォトディテクタの微細化に有利である。また、図14のように、フォトディテクタのレイアウトは二つの第1および第2フォトディテクタ回路101および102の境界に対して、鏡面対称とすることで、トランジスタの特性ばらつきを低減できる。
図16は、実施の形態1の半導体デバイスの変形例3を示す断面図である。
2 第2トランジスタ
3 第3トランジスタ
4 第4トランジスタ
5 第5トランジスタ
6 第6トランジスタ
7 信号線
10 半導体基板
11 第1半導体層
12 第2半導体層
13 第3半導体層
14 第4半導体層
15 増倍領域
16 第1主面
17 第2主面
18 第1ウェル
19 第2ウェル
20 第1半導体基板
21 第1配線
22 第2配線
23 トレンチ
30 第2半導体基板
40 配線層
101 第1フォトディテクタ回路
102 第2フォトディテクタ回路
A アノード
APD アバランシェフォトダイオード
C1 蓄積容量素子
D1 ドレイン
D2 ドレイン
FD 浮遊拡散層
G1 ゲート
G2 ゲート
K カソード
S1 ソース
S2 ソース
V1 第1電圧
V2 第2電圧
V3 第3電圧
V4 第4電圧
V5 第5電圧
V6 第6電圧
Vg1~Vg6 ゲート電圧
Claims (26)
- 第1導電型の第1半導体層と、第2導電型の第2半導体層と、を含む少なくとも1つのアバランシェフォトダイオード(以下、APDと記す)と、
前記第1半導体層に接続される第1端子と、電源配線に接続される第2端子と、第1ゲートと、前記第1ゲートによって制御される、第1導電型と逆極性の第2導電型のチャネルとを有する第1トランジスタと、
前記第1半導体層に接続される第3端子と、電源配線に接続される第4端子と、第2ゲートと、前記第2ゲートによって制御される、第1導電型のチャネルを有する第2トランジスタと、を備え、
前記第2端子と前記第4端子とは電気的に接続されている、
フォトディテクタ。 - 前記第1トランジスタは、
前記第1半導体層を第1電圧にリセットするリセット期間において導通し、
前記APDが光を検出する露光期間において非導通である、
請求項1に記載のフォトディテクタ。 - 前記第2トランジスタは、
前記リセット期間において非導通であり、
前記露光期間においてハーフオン状態である、
請求項2に記載のフォトディテクタ。 - 前記露光期間において、前記第2トランジスタのゲート電圧と、前記APDの前記第2半導体層の電圧である第2電圧との差が、前記APDのブレークダウン電圧より小さい、
請求項3に記載のフォトディテクタ。 - さらに前記第1導電型のチャネルを有する第3トランジスタを備え、
前記第2トランジスタは、前記第3トランジスタを介して前記第1半導体層に接続される、請求項2~4のいずれか1項に記載のフォトディテクタ。 - 前記第3トランジスタは、転送期間において前記APDに蓄積された電荷を前記第2トランジスタの一端に転送し、
前記露光期間と、前記転送期間とは同じ期間である、
請求項5に記載のフォトディテクタ。 - 前記第2トランジスタと前記第3トランジスタとの接続部に接続され、
前記第1導電型または前記第2導電型のチャネルを有する第4トランジスタと、
前記第4トランジスタに直列に接続された蓄積容量素子を備える、
請求項6に記載のフォトディテクタ。 - 前記第2トランジスタおよび前記第4トランジスタは、容量リセット期間において同時に導通することにより前記蓄積容量素子の一端を第3電圧V3にリセットし、
前記第4トランジスタは、蓄積期間において、前記露光期間に前記第2トランジスタの一端に転送された電荷を前記蓄積容量素子に転送し、
前記露光期間および前記蓄積期間での前記第2トランジスタは、ハーフオン状態である、
請求項7に記載のフォトディテクタ。 - さらに、前記転送期間の後に前記第2トランジスタの一端に蓄積された過剰電荷を排出する排出期間において、
前記第2トランジスタは、ハーフオン状態である、
請求項8に記載のフォトディテクタ。 - 前記露光期間、前記転送期間、前記排出期間の少なくとも1つにおいて、
前記第3トランジスタは、ハーフオン状態である、
請求項9に記載のフォトディテクタ。 - 前記第3トランジスタの閾値電圧は、
前記第2トランジスタの閾値電圧より高い、
請求項8~10のいずれか1項に記載のフォトディテクタ。 - 前記第1トランジスタのゲート面積、および、前記第2トランジスタのゲート面積の少なくとも一方は、
前記フォトディテクタ内の他のトランジスタのゲート面積に比べて大きい、
請求項1~11のいずれか1項に記載のフォトディテクタ。 - 前記第1トランジスタのゲート酸化膜、および、前記第2トランジスタのゲート酸化膜の少なくとも一方は、
前記フォトディテクタ内の他のトランジスタのゲート酸化膜に比べて厚い、
請求項1~12のいずれか1項に記載のフォトディテクタ。 - 前記フォトディテクタは、半導体基板を有し、
前記半導体基板は、
前記第1導電型の第1ウェルと、
前記第2導電型の第2ウェルを備え、
前記第1トランジスタは第1ウェルに配置され、
前記第2トランジスタは第2ウェルに配置される、
請求項1~13のいずれか1項に記載のフォトディテクタ。 - 前記第1ウェルおよび前記第2ウェルの少なくとも一方は直線状である、
請求項14に記載のフォトディテクタ。 - 前記フォトディテクタは、
前記APD、前記第1トランジスタおよび前記第2トランジスタを含む第1フォトディテクタ回路と、
前記第1フォトディテクタ回路と同等の構成を含む第2フォトディテクタ回路とを備え、
前記第1ウェルおよび前記第2ウェルの少なくとも一方は、
前記第1フォトディテクタ回路と前記第2フォトディテクタ回路とで共通化される、
請求項14または15に記載のフォトディテクタ。 - 前記第1フォトディテクタ回路と前記第2フォトディテクタ回路とは、前記第1トランジスタのゲート、ドレインおよびソースのうちのいずれかを共有する、
請求項16に記載のフォトディテクタ。 - 前記第1トランジスタのチャネル方向が前記第2導電型のトランジスタのチャネル方向と直交する、
請求項14~17のいずれか1項に記載のフォトディテクタ。 - 前記第1フォトディテクタ回路と前記第2フォトディテクタ回路とは、前記半導体基板の平面視において鏡面対称である、
請求項16または17に記載のフォトディテクタ。 - 前記APDが形成される第1半導体基板と、
前記第1トランジスタおよび前記第2トランジスタが形成される第2半導体基板とを備える、
請求項1~13のいずれか1項に記載のフォトディテクタ。 - 前記第1半導体基板はさらにトレンチを備え、
前記トレンチは前記APDの増倍領域に対し、
前記第1半導体基板の光照射面側に形成される、
請求項20に記載のフォトディテクタ。 - 前記APDはガイガー増倍モードで使用される、
請求項1~21のいずれか1項に記載のフォトディテクタ。 - 請求項1~22のいずれか1項に記載のフォトディテクタを2以上有する、
フォトディテクタアレイ。 - 隣り合う前記APD同士の間、あるいは前記APDと前記第1トランジスタとの間に分離領域を備え、
前記分離領域の少なくとも一部は空乏層になっている、
請求項23に記載のフォトディテクタアレイ。 - 前記分離領域には、
トレンチ、およびコンタクトのいずれも配置されない、
請求項24に記載のフォトディテクタアレイ。 - 第1導電型の第1半導体層および第2導電型の第2半導体層を含む少なくとも1つのアバランシェフォトダイオードと、前記第1半導体層に接続され、第1導電型と逆極性の第2導電型のチャネルを有する第1トランジスタと、前記第1半導体層に接続され、第1導電型のチャネルを有する第2トランジスタと、を備えるフォトディテクタの駆動方法であって、
リセット期間において、前記第1トランジスタを導通することにより前記第1半導体層を第1電圧にリセットし、かつ、前記第2トランジスタを非導通にし、
前記リセット期間の後の露光期間において、前記第1トランジスタを非導通にし、かつ、前記第2トランジスタをハーフオン状態にする、
駆動方法。
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