JP7482447B2 - フォトディテクタ、フォトディテクタアレイおよび駆動方法 - Google Patents

フォトディテクタ、フォトディテクタアレイおよび駆動方法 Download PDF

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Description

本開示は、光子を検出するフォトディテクタ、フォトディテクタアレイおよび駆動方法に関する。
特許文献１のＦＩＧ．１において、スイッチにより、リセット期間にＡＰＤと電源を導通させ、露光期間にＡＰＤと電源を絶縁することで、ＡＰＤに電荷を蓄積し、その電圧変動を読み出す方法が開示されている。
国際公開第２００６／１２６０２６号公報
本開示は、信頼性を向上させたフォトディテクタ、フォトディテクタアレイおよび駆動方法を提供する。
本開示の一態様に係るフォトディテクタは、第１導電型の第１半導体層と、第２導電型の第２半導体層と、を含む少なくとも１つのアバランシェフォトダイオードと、前記第１半導体層に接続される第１端子と、電源配線に接続される第２端子と、第１ゲートと、前記第１ゲートによって制御される、第１導電型と逆極性の第２導電型のチャネルとを有する第１トランジスタと、前記第１半導体層に接続される第３端子と、電源配線に接続される第４端子と、第２ゲートと、前記第２ゲートによって制御される、第１導電型のチャネルを有する第２トランジスタと、を備え、前記第２端子と前記第４端子とは電気的に接続されている。
また、本開示の一態様に係るフォトディテクタアレイは、上記フォトディテクタを２以上有する。
また、本開示の一態様に係るフォトディテクタの駆動方法は、第１導電型の第１半導体層および第２導電型の第２半導体層を含む少なくとも１つのアバランシェフォトダイオードと、前記第１半導体層に接続され、第１導電型と逆極性の第２導電型のチャネルを有する第１トランジスタと、前記第１半導体層に接続され、第１導電型のチャネルを有する第２トランジスタと、を備えるフォトディテクタの駆動方法であって、リセット期間において、前記第１トランジスタを導通することにより前記第１半導体層を第１電圧にリセットし、かつ、前記第２トランジスタを非導通にし、前記リセット期間の後の露光期間において、前記第１トランジスタを非導通にし、かつ、前記第２トランジスタをハーフオン状態にする。
なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ－ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
本開示によれば、フォトディテクタの信頼性を向上させることができる。
図１は、実施の形態１に係るフォトディテクタの構成例を示す回路図である。 図２は、実施の形態１に係るフォトディテクタの駆動方法の例を示すタイミングチャートである。 図３Ａは、比較例に係るフォトディテクタの動作原理を説明するポテンシャル図である。 図３Ｂは、実施の形態１に係るフォトディテクタの動作原理を説明するポテンシャル図である。 図４は、実施の形態１の変形例１に係るフォトディテクタの構成例を示す回路図である。 図５は、実施の形態１の変形例１に係るフォトディテクタの駆動方法の例を示すタイミングチャートである。 図６は、実施の形態１の変形例２に係るフォトディテクタの構成例を示す回路図である。 図７Ａは、実施の形態１の変形例２に係るフォトディテクタの駆動方法の例を示すタイミングチャートである。 図７Ｂは、実施の形態１の変形例２に係るフォトディテクタの他の駆動方法の例を示すタイミングチャートである。 図８は、実施の形態１の変形例３に係るフォトディテクタのシミュレーション結果を示す図である。 図９は、実施の形態１の変形例３に係るフォトディテクタの構成例を示す回路図である。 図１０は、実施の形態１の変形例３に係るフォトディテクタの駆動方法の例を示すタイミングチャートである。 図１１は、実施の形態１の変形例３に係るフォトディテクタを有する半導体デバイスの構成例を示す平面図である。 図１２は、図１１のＸＩＩ－ＸＩＩ線における断面図である。 図１３は、図１１の半導体デバイスの変形例１を示す平面図である。 図１４は、図１１の半導体デバイスの変形例２を示す平面図である。 図１５は、図１１の半導体デバイスの変形例２の他の例を示す平面図である。 図１６は、図１１の半導体デバイスの変形例３を示す断面図である。
（本開示の基礎となった知見）
本発明者は、「背景技術」の欄において記載した先行技術に関し、以下の問題が生じることを見出した。
特許文献１によれば、ＡＰＤの電圧変動は任意の露光期間で一定となるため、読み出し時間を十分長く設定でき、回路構成が簡素化できるため、微細化に有利である。しかし、リセット期間を長くすると、ＡＰＤに流れる電流量が大きくなる一方、リセット期間が短いと、暗電流または光電流によって発生する電荷がＡＰＤから排出できなくなる。特に微細なＡＰＤアレイでは、スイッチはトランジスタであり、ＡＰＤに蓄積した電荷によって、ゲート酸化膜の耐圧破壊が発生する可能性があり、回路の信頼性の問題がある。
そこで、本開示は、信頼性を向上させたフォトディテクタ、フォトディテクタアレイおよび駆動方法を提供する。
このような問題を解決するために、本開示の一態様に係るフォトディテクタは、第１導電型の第１半導体層および第２導電型の第２半導体層を含む少なくとも１つのアバランシェフォトダイオードと、前記第１半導体層に接続され、第１導電型と逆極性の第２導電型のチャネルを有する第１トランジスタと、前記第１半導体層に接続され、第１導電型のチャネルを有する第２トランジスタと、を備える。
また、本開示の一態様に係るフォトディテクタアレイは、上記フォトディテクタを２以上有する。
また、本開示の一態様に係るフォトディテクタの駆動方法は、第１導電型の第１半導体層および第２導電型の第２半導体層を含む少なくとも１つのアバランシェフォトダイオードと、前記第１半導体層に接続され、第１導電型と逆極性の第２導電型のチャネルを有する第１トランジスタと、前記第１半導体層に接続され、第１導電型のチャネルを有する第２トランジスタと、を備えるフォトディテクタの駆動方法であって、リセット期間において、前記第１トランジスタを導通することにより前記第１半導体層を第１電圧にリセットし、かつ、前記第２トランジスタを非導通にし、前記リセット期間の後の露光期間において、前記第１トランジスタを非導通にし、かつ、前記第２トランジスタをハーフオン状態にする。
これによれば、露光期間にアバランシェフォトダイオードに発生した過剰電荷を、第２トランジスタを介して排出することができ、第１トランジスタおよび第２トランジスタのゲート酸化膜の絶縁破壊を生じにくくし、信頼性を向上させることができる。
以下、実施の形態について、図面を参照しながら具体的に説明する。
なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。
（実施の形態１）
図１～図３Ｂにより、実施の形態１に係るフォトディテクタとその駆動方法を説明する。
図１は、実施の形態１に係るフォトディテクタの構成例を示す回路図である。図１のフォトディテクタは、アバランシェフォトダイオード（以下、ＡＰＤと略すことがある）と、第２導電型のチャネルを有する第１トランジスタ１と、第１導電型のチャネルを有する第２トランジスタ２とを備える。
ＡＰＤは、第１導電型の第１半導体層および第２導電型の第２半導体層を含む光電変換素子である。ＡＰＤは、光子を検出するとアバランシェ効果により電荷を急激に増倍するガイガー増倍モードと、入射光量に応じた電荷を発生するリニア増倍モードを有する。なお、第１導電型と第２導電型とは逆極性の導電型である。つまり、第１導電型はＮ型およびＰ型の一方であり、第２導電型はＮ型およびＰ型の他方を意味する。図１では、第１導電型はＮ型であり、第２導電型はＰ型である例を示している。
第１トランジスタ１および第２トランジスタ２はいずれもアバランシェフォトダイオードの第１導電型の端つまり第１半導体層１１に接続される。つまり、第１トランジスタ１のドレインは、ＡＰＤの第１半導体層であるカソードに接続される。第２トランジスタ２のソースも、ＡＰＤの第１半導体層であるカソードに接続される。
また、第１トランジスタ１の一端が第１電圧Ｖ１の電源線に接続される。図１では、第１トランジスタ１のソースが第１電圧Ｖ１の電源線に接続される。
ＡＰＤのアノードつまり第２半導体層が第２電圧Ｖ２の電源線に接続される。
第２トランジスタ２の一端が第３電圧Ｖ３の電源線に接続される。図１では、第２トランジスタ２のドレインが第３電圧Ｖ３の電源線に接続される。
図１では、第１導電型がＮ型、第２導電型がＰ型であるが、導電型の種類は限定されず、関係性が保たれればよい。また、第１電圧Ｖ１と第２電圧Ｖ２は、ＡＰＤに逆バイアスを印加するように、電圧が設定され、電圧の差はブレークダウン電圧以上であっても良い。また、第２電圧Ｖ２と第３電圧Ｖ３は、ＡＰＤに逆バイアスを印加するように、電圧が設定され、電圧の差はブレークダウン電圧以上であっても良い。第１電圧Ｖ１と第３電圧Ｖ３は同一の電圧であっても良く、この場合、第１トランジスタ１と第２トランジスタ２のＡＰＤと接続しない一端を、互いに接続させても良い。
図２は、図１のフォトディテクタの駆動方法の例を示すタイミングチャートである。図２の縦軸に示されているのは、第１トランジスタ１のゲートに印加されるゲート電圧Ｖｇ１、および第２トランジスタ２のゲートに印加されるゲート電圧Ｖｇ２である。縦軸中のＨ、Ｌ、Ｍは、ハイレベル、ローレベル、ミドルレベルの略である。つまり、Ｈが高電圧、Ｌが低電圧、ＭがＨとＬの間の電圧値である中間電圧を示している。図２の横軸は時間軸である。第１トランジスタ１は、図１ではＰ型チャネルＭＯＳトランジスタであるので、ゲート電圧Ｖｇ１がＬのときオン状態であり、ゲート電圧Ｖｇ１がＨのときオフ状態である。また、第２トランジスタ２は、図１ではＮ型チャネルＭＯＳトランジスタであるので、ゲート電圧Ｖｇ２がＬのときオフ状態であり、ゲート電圧Ｖｇ２がＨのときオン状態であり、ゲート電圧Ｖｇ２がＭのときハーフオン状態である。ここで、ハーフオン状態とは、オン抵抗がフルオンに較べて大きい状態であることをいう。
図２のタイミングチャートでは図１の回路図に対応し、第１トランジスタ１がＰ型、第２トランジスタ２がＮ型の場合の電圧値を記載しているが、導電型は限定せず、導電型が逆になる場合には、ゲート電圧のＨとＬを反転させればよい。図２に示すように、リセット期間には、第１トランジスタ１のゲート電圧Ｖｇ１をＬに設定し、第１トランジスタ１を導通させる。これにより、ＡＰＤのカソード電圧が第１電圧Ｖ１にリセットされる。一方、リセット期間において第２トランジスタ２のゲート電圧Ｖｇ２はＬに設定し、第２トランジスタ２は非導通になる。これにより、ＡＰＤと第３電圧Ｖ３の電源線とが絶縁されるようにする。
露光期間には、第１トランジスタ１のゲート電圧Ｖｇ１をＨに設定し、第１トランジスタ１を非導通にする。これにより、ＡＰＤと第１電圧Ｖ１の電源線とを絶縁させる。露光期間のいずれかの時間において、出力を読み出すことで、ＡＰＤ入射した光を検出できる。一方、露光期間において第２トランジスタ２のゲート電圧Ｖｇ２はＭに設定する。これにより、第２トランジスタ２はハーフオン状態になる。ハーフオン状態は、不完全オン状態であり、不完全オフ状態でもあり、Ｍの電圧、およびAPDのカソード電圧に対応して定まる抵抗値を有する状態である。露光期間中にＡＰＤにて過剰に電荷が発生した場合には、APDのカソード電圧が低下し、第２トランジスタ２のソースドレイン間の抵抗値が下がり、第２トランジスタ２を介して過剰電荷が第３電圧Ｖ３の電源線に排出される。ＡＰＤにて発生する電荷の量が少ない場合には、第２トランジスタ２のソースドレイン間の抵抗値は大きく、ＡＰＤのカソードに蓄積される電子は第３電源に排出されない。過剰電荷はＡＰＤに接続される第１トランジスタ１および第２トランジスタ２のゲート破壊などの要因になり得るが、本開示によれば、過剰電荷を排出でき、ゲート破壊を防ぐことができ、信頼性の高いＡＰＤを実現できる。ここで、露光期間において、第２トランジスタ２のゲート電圧Ｖｇ２は、ＡＰＤと第３電圧Ｖ３が絶縁されるように設定されていればよく、Ｍでも良い。
本構成は複数のＡＰＤをアレイ化する場合に特に効果的である。複数のＡＰＤをアレイ化する場合、入射光量がＡＰＤごとに異なる場合や、結晶欠陥により暗電流が多い場合があり、一部のＡＰＤのみ過剰な電荷が発生する場合がある。第２トランジスタ２がない場合には、発生電荷量が最も多いＡＰＤに合わせて、露光時間を短く設定するか、あるいはごとに異なる露光時間を設定する必要があるが、第２トランジスタ２を設けることで、すべてのＡＰＤを同一の露光時間としつつ、十分長い露光時間を設定できる。ここで、図２においては、露光期間とリセット期間のみの場合を記載したが、それ以外の期間を設けても良い。
次に、図１のフォトディテクタの動作原理をポテンシャル図を用いて説明する。
図３Ａは、比較例に係るフォトディテクタの動作原理を説明するポテンシャル図である。ここでいう比較例は、図１において第２トランジスタ２が削除された回路としている。図３Ａは、露光期間中のポテンシャルを模式的に示す図である。縦軸は電子の静電ポテンシャルを示しており、上方が電子のエネルギーが高くなる方向であり、電圧が低い方向に相当する。Ｅｃは伝導帯下端のエネルギー準位を示し、Ｅｖは価電子帯上端のエネルギー準位を模式的に示している。まず、第１トランジスタ１のチャネルは、接続されるＡＰＤの端と逆極性である。図３Ａでは第１トランジスタ１のチャネルはＰ型となる。
図３Ａの「（Ａ）電荷発生前」に示す通り、ＡＰＤで電荷が発生する前には、ＡＰＤには逆バイアスが印加され、アノードが低電位、カソードが高電位となる。第１トランジスタ１は、ドレインがＡＰＤのカソードと接続される。ドレイン電位およびソース電位より、ゲート電位が高く設定され、ソースとドレイン間は絶縁される。
図３Ａの「（Ｂ）電荷発生後」に示す通り、ＡＰＤで電荷が発生すると、ＡＰＤのカソードの接合容量およびカソードに接続された寄生容量などに電子が蓄積される。これに伴いＡＰＤのカソード電圧および、第１トランジスタ１のドレイン電圧が低下する。これに伴い、第１トランジスタ１のゲートとドレインの間の電位差が大きくなるため、露光時間が比較的長い場合においては耐圧破壊が発生することがある。
一方、図３Ｂは、図１のフォトディテクタの動作原理を説明するポテンシャル図である。図３Ｂは、第２トランジスタ２がある場合のポテンシャル図を模式的に示しており、上段のポテンシャル図が第１トランジスタ１とＡＰＤを接続するノードに対応し、下段のポテンシャル図が第１トランジスタ１と第２トランジスタ２を接続するノードに対応する。
図３Ｂの「（Ｃ）電荷発生前」に示す通り、ＡＰＤ、第１トランジスタ１の状態は図３Ａと同じである。図１では第２トランジスタ２のソースが第１トランジスタ１のドレイン、ＡＰＤのカソードと接続されている。第２トランジスタ２は、ドレイン電位およびソース電位より、ゲート電位が低く設定され、ソースとドレイン間は絶縁される。
図３Ｂの「（Ｄ）電荷発生後」に示す通り、ＡＰＤで電荷が発生すると、ＡＰＤのカソード電圧が変動し、第２トランジスタ２のソース電位が変化する。これに伴い第２トランジスタ２のゲート・ソース間の電圧差が低下し、第２トランジスタ２に流れる電流量が大きくなる。このため、ＡＰＤで過剰電荷が発生しても、第２トランジスタ２を介して排出でき、第１トランジスタ１のドレイン・ゲート間電圧を低く保つことができ、第１トランジスタ１の耐圧破壊を防ぐことができる。
ここで、ＡＰＤをガイガー増倍モードで利用する場合には、第２トランジスタ２のゲート電圧Ｖｇ２が高すぎると、ガイガー増倍がクエンチングできず、第２電圧Ｖ２と第３電圧Ｖ３の間で過剰な電流が流れ、発熱などの問題が引き起こされる場合がある。これを防ぐために、第２トランジスタ２のゲート電圧Ｖｇ２とＡＰＤのアノード電圧の差をＡＰＤのブレークダウン電圧以下に設定してもよい。ここで、ブレークダウン電圧はＡＰＤのガイガー増倍モードとリニア増倍モードの切り替わりの電圧である。ただし、一般的にトランジスタにはゲート電圧Ｖｇとソース電圧に差分があり、不純物濃度などに依存するため、この電圧の差分によって、第２トランジスタ２のゲート電圧Ｖｇ２とＡＰＤのアノード電圧の差をＡＰＤのブレークダウン電圧以下に設定されなくとも、実用上課題が発生しない場合があるが、この場合も本開示に含まれる。上記の条件が満たされているか否かは、露光期間における、ＡＰＤおよび第２トランジスタ２に流れる電流の大きさにより判定できる。例えば、露光期間において、第２トランジスタ２のゲート電圧Ｖｇ２を変化し、第２トランジスタ２に流れる電流が増加する点として判定される。
ＡＰＤをガイガー増倍モードで利用する場合には、第１トランジスタ１の抵抗はリセット期間においても十分高く、クエンチングしてもよい。典型的には、トランジスタのオン抵抗が１０ｋｏｈｍから１０Ｍｏｈｍ程度の範囲である。特に、第１トランジスタ１のチャネルの導電型と、第１半導体層の導電型を逆の導電型としてもよい。これにより、アバランシェ増倍で発生した電荷によって第１半導体層の電圧が変動しても、第１トランジスタのチャネル抵抗が大きく変動しないようになり、クエンチングが実現しやすい。
なお、図２のリセット期間において第１トランジスタ１の導通状態は、第１トランジスタ１の完全オンによる導通状態だけでなく、クエンチング機能を果たすために第１トランジスタ１の不完全オンによる導通状態も含まれる。具体的には、図２のリセット期間において第１トランジスタ１のゲート電圧Ｖｇ１は、Ｌレベルより少し高いレベル、つまりＭレベルに近いレベルにしてもよい。こうすれば、リセット期間中の第１トランジスタ１は完全オンでなく不完全オン状態になり、ある抵抗値を有することができる。これにより、第１トランジスタ１にクエンチング機能（アバランシェによる過剰電荷を抑制する機能）を持たせることができる。
以上説明してきたように、実施の形態１に係るフォトディテクタは、第１導電型の第１半導体層および第２導電型の第２半導体層を含む少なくとも１つのＡＰＤと、第１半導体層に接続され、第１導電型と逆極性の第２導電型のチャネルを有する第１トランジスタ１と、第１半導体層に接続され、第１導電型のチャネルを有する第２トランジスタ２と、を備える。
これによれば、フォトディテクタの信頼性を向上させることができる。例えば、アバランシェフォトダイオードに過剰電荷が発生した場合でも、第２トランジスタ２を介して電荷を排出可能であり、ゲート酸化膜の絶縁破壊に対する耐性を向上させることができる。
ここで、第１トランジスタ１は、リセット期間において導通することにより第１半導体層を第１電圧Ｖ１にリセットし、ＡＰＤが光を検出する露光期間において非導通であってもよい。
これによれば、第１トランジスタ１は、ＡＰＤの第１半導体層とは逆極性の第２導電型のチャネルを有し、かつ、露光期間の非導通であるので、短い露光期間から長い露光期間まで、任意の長さの露光期間にすることができる。
ここで、第２トランジスタ２は、リセット期間において非導通であり、露光期間においてハーフオン状態であってもよい。
これによれば、アバランシェフォトダイオードに発生した過剰電荷を、第２トランジスタ２を介して排出することができ、第１トランジスタ１および第２トランジスタ２のゲート酸化膜の絶縁破壊を生じにくくし、信頼性を向上させることができる。
ここで、露光期間において、第２トランジスタ２のゲート電圧と、ＡＰＤの第２半導体層１２の電圧である第２電圧Ｖ２との差が、ＡＰＤのブレークダウン電圧より小さくてもよい。
これによれば、第２トランジスタ２がＡＰＤの逆バイアス電圧つまり第２電圧と第１電圧の差分に悪影響を与えにくくすることができる。例えば、第２トランジスタ２のゲート電圧によって、ＡＰＤの動作モードとしてのガイガー増倍モードとリニア増倍モードとが誤ってモード遷移することを抑制することができる。
ここで、第１トランジスタ１は、第１半導体層に接続される第１端子と、電源配線に接続される第２端子とを有し、第２トランジスタ２は、第１半導体層に接続される第３端子と、電源配線に接続される第４端子とを有し、第２端子と第４端子とは電気的に接続されてもよい。
これによれば、第１トランジスタ１の電源電圧と第２トランジスタ２の電源電圧とが共通化されるので、回路の小型化および小面積化に適している。
ここで、ＡＰＤはガイガー増倍モードで使用されてもよい。
また、実施の形態１に係るフォトディテクタの駆動方法は、第１導電型の第１半導体層および第２導電型の第２半導体層１２を含む少なくとも１つのアバランシェフォトダイオード（以下、ＡＰＤと記す）と、第１半導体層に接続され、第１導電型と逆極性の第２導電型のチャネルを有する第１トランジスタ１と、第１半導体層に接続され、第１導電型のチャネルを有する第２トランジスタ２と、を備えるフォトディテクタの駆動方法であって、リセット期間において、第１トランジスタ１を導通することにより第１半導体層を第１電圧Ｖ１にリセットし、かつ、第２トランジスタ２を非導通にし、リセット期間の後の露光期間において、第１トランジスタ１を非導通にし、かつ、第２トランジスタ２をハーフオン状態にする。
これによれば、露光期間にアバランシェフォトダイオードに発生した過剰電荷を、第２トランジスタ２を介して排出することができる。また、第１トランジスタ１および第２トランジスタ２のゲート酸化膜の絶縁破壊を抑制できる。
［回路の変形例１］
図４、図５で、実施の形態１の回路の変形例を説明する。図４は、実施の形態１の変形例１に係るフォトディテクタの構成例を示す回路図である。図４のフォトディテクタは、図１の回路に加え、第３トランジスタ３を備え、ＡＰＤのカソードと第２トランジスタ２が第３トランジスタ３を介して接続され、第２トランジスタ２と第３トランジスタ３の接続部が出力ノードとなる。図５は実施の形態１の変形例１に係るフォトディテクタの駆動方法の例を示すタイミングチャートである。図２のタイミングチャートに比べ、露光期間が露光転送期間に変更され、露光転送期間に引き続き、出力ノードの出力値を読みだす読出し期間、および出力ノードの電圧をリセットする出力リセット期間が追加される。第１トランジスタ１のゲート電圧Ｖｇ１は、露光転送期間、読出し期間、および出力リセット期間においてＨ、リセット期間においてＬである。第２トランジスタ２のゲート電圧Ｖｇ２は、出力リセット期間においてＨ、露光転送期間、および読出し期間においてＭ、リセット期間においてＬである。第３トランジスタ３のゲート電圧Ｖｇ３は露光転送期間においてＨ、読出し期間、リセット期間においてＭ、出力リセット期間においてＬである。この回路により、露光転送期間にＡＰＤで発生した電荷は出力ノードに転送され、読出し期間には、ＡＰＤと出力ノードが絶縁されるため、露光転送期間の長さを読出し期間の長さに影響されず、任意に短く設定することが可能になる。
ここで、第３トランジスタ３は第１導電型のチャネルを有してもよい。第１導電型のチャネルとすれば、上述のＡＰＤで発生した過剰電荷を、第２トランジスタ２を介して排出する原理と同様の原理によって、ＡＰＤで発生した過剰電荷を排出することが可能になる。
以上説明してきたように、実施の形態１の変形例１に係るフォトディテクタは、さらに第１導電型のチャネルを有する第３トランジスタ３を備え、第２トランジスタは、第３トランジスを介して第１半導体層に接続される。
これによれば、露光期間と電荷を出力する期間とを分離することができ、それぞれの期間の長さを任意に定め、動作速度を柔軟に決定できる。
ここで、第３トランジスタ３は、転送期間においてＡＰＤに蓄積された電荷を第２トランジスタ２の一端に転送し、露光期間と、転送期間とは同じ期間であってもよい。
これによれば、異なる期間で行なう場合に対し、全ての駆動を行なうことができるため処理速度を向上させることができる。なお、同じ期間とは実質的に同じ期間を含むことを意味する。
［回路の変形例２］
図６、図７Ａで、実施の形態１の回路の異なる変形例を説明する。図６は、実施の形態１の変形例２に係るフォトディテクタの構成例を示す回路図である。図６のフォトディテクタは、図４の回路に加え、第４トランジスタ４を備え、第４トランジスタ４の一端は、第２トランジスタ２と第３トランジスタ３の接続部に接続され、第４トランジスタ４のもう一端は蓄積容量素子Ｃ１に接続される。蓄積容量素子Ｃ１のもう一端は第４電圧Ｖ４に接続される。図７Ａは、実施の形態１の変形例２に係るフォトディテクタの駆動方法の例を示すタイミングチャートである。タイミングチャートはリセット期間と、複数の露光転送期間と、複数の蓄積期間と、読出し期間と、容量リセット期間とからなる。リセット期間はＡＰＤのカソード電圧を第１電圧Ｖ１に設定する期間で、第１トランジスタ１がＬ、第２トランジスタ２がＬ、第３トランジスタ３がＬ、第４トランジスタ４がＬとなる。露光転送期間はＡＰＤに入射した光を検出し、発生した電荷を出力ノードに転送、一時的に蓄積する期間で、第１トランジスタ１がＨ、第２トランジスタ２がＭ、第３トランジスタ３がＨ、第４トランジスタ４がＬとなる。蓄積期間は出力ノードに転送された電荷をさらに蓄積容量素子Ｃ１に転送し、蓄積させる期間で、第１トランジスタ１がＬ、第２トランジスタ２がＭ、第３トランジスタ３がＬ、第４トランジスタ４がＨとなる。特に、図７Ａのタイミングチャートでは、蓄積時間中にＡＰＤのカソード電圧をリセットしているため、第１トランジスタ１をＬとしているが、異なる期間に実施しても良い。露光転送期間は任意の回数を繰り返してよい。特に、露光転送期間では第２トランジスタ２をＭとしてもよい。露光転送期間に、第２トランジスタ２をＭとすることで、出力ノードに一時蓄積される電荷の一部を第３電圧Ｖ３に排出することで、一度の蓄積期間に蓄積容量素子Ｃ１に転送される電荷量を制御できる。また、第２トランジスタ２をＭに設定する期間は露光転送期間と蓄積期間のいずれか一方でもよく、露光転送期間あるいは蓄積期間とは別途設けてもよく、第４トランジスタ４を導通状態とする以前に行ってもよい。読出し期間は蓄積容量素子Ｃ１に蓄積した電荷による信号を読み出す期間で、第１トランジスタ１がＨ、第２トランジスタ２がＬ、第３トランジスタ３がＬ、第４トランジスタ４がＨとなる。容量リセット期間は蓄積容量素子Ｃ１に蓄積された電荷を排出し、出力ノードおよび蓄積容量素子Ｃ１を第３電圧Ｖ３に設定する期間で、第１トランジスタ１がＨ、第２トランジスタ２がＨ、第３トランジスタ３がＬ、第４トランジスタ４がＨとなる。これらの一連の動作により、ＡＰＤで発生した電荷を蓄積容量素子Ｃ１に蓄積し、蓄積した電荷を読み出すことができ、ダイナミックレンジを拡大することができる。
ここで、図６の回路図、図７ＡのタイミングチャートはＡＰＤをガイガー増倍モードで利用する場合に特に効果的である。
図８は、実施の形態１の変形例３に係るフォトディテクタのシミュレーション結果を示す図であり、ＡＰＤをガイガー増倍モードで動作させた場合を想定している。同図は、一度の露光期間内にガイガー増倍モードで光子を検出した回数に対する出力の電圧振幅を示している。図８の点線Ｂで示されているのは図６の回路図および図７Ａのタイミングチャートでのシミュレーション結果であり、点線Ａで示されているのは図７Ａのタイミングチャートにおいて過剰電荷を排出しなかった場合のシミュレーション結果であり、例えば、露光転送期間および蓄積期間に第２トランジスタ２をＬとしたときのシミュレーション結果に相当する。ＡＰＤをガイガー増倍モードで利用する場合には、一つの光子から多数の電荷が発生させることができ、その電圧振幅はＡＰＤの逆バイアスとブレークダウン電圧の差である余剰電圧によって決まる。余剰電圧が大きいほど、電圧の振幅が大きい。光子の検出確率を高めるためには余剰バイアスを高めてもよいが、この場合には図８の点線Ａのように出力が大きくなり、回路の飽和出力を超過するため、繰り返し数を増やせない。一方、図６および図７Ａに示す方法によれば、ガイガー増倍により発生した電荷を、第２トランジスタ２を介して排出することによって、一度の蓄積期間において、蓄積容量素子Ｃ１に蓄積される電荷量を減らすことができ、繰り返し数を増やすことができる。このように、第２導電型の第１トランジスタ１、第１導電型の第２トランジスタ２、第３トランジスタ３、第４トランジスタ４、および、蓄積容量素子Ｃ１を備えた回路で、露光転送期間あるいは蓄積期間の一方、あるいは両方で、第２トランジスタ２の電圧を導通状態と絶縁状態のそれぞれの電圧の中間の電圧に設定することは効果的である。
ここで、図７Ｂに図７Ａのタイミングチャートの変形例を示す。図７Ｂでは、露光転送期間と蓄積期間の間に排出期間を設けている。図７Ａに対して、露光転送期間において、第２トランジスタ２がＬに設定され、排出期間において、第１トランジスはＨ、第２トランジスタ２はＭ、第３トランジスタ３はＬ、第４トランジスタ４はＬである。第３トランジスタ３が導通しているときに、第２トランジスタ２のゲート電圧Ｖｇ２を高めすぎると、前述のとおり、ＡＰＤでのガイガー増倍がクエンチングできず、第２電圧Ｖ２と第３電圧Ｖ３の間で過剰な電流が流れ、発熱がる場合がある。図７Ｂのタイミングチャートでは、第３トランジスタ３が導通する露光転送期間に、第２トランジスタ２の電圧を下げ、第３トランジスタ３が絶縁する排出期間に、第２トランジスタ２の電圧を上げるため、ＡＰＤのアノードに印加できる電圧を大きくすることができ、信頼性を高められる。また、第１トランジスタ１および第２トランジスタ２の耐圧は、他のトランジスタに比べて高いことが好ましく、これにより、さらにＡＰＤのアノードに印加できる電圧を大きくすることができ、信頼性をさらに高められる。例えば、第１トランジスタ１および第２トランジスタ２の一方あるいは両方について、酸化膜の厚みを他のトランジスタより厚くしてもよい。
ここで、図７Ａ、図７Ｂのタイミングチャートでは、露光転送期間に第３トランジスタ３のゲート電圧Ｖｇ３をＨとしたが、完全に導通させなくても良く、例えば破線で示すようにＭに設定しても良い。つまり、少なくとも露光転送期間あるいは、排出期間の少なくとも一つにおいて、第３トランジスタ３のゲート電圧Ｖｇ３は、第２トランジスタ２を導通状態とするときのゲート電圧Ｖｇ２よりも低い。あるいは、第３トランジスタ３の閾値電圧は、第２トランジスタ２の閾値電圧よりも高い。これにより、出力ノードからＡＰＤへの電荷の逆流を防ぎ、誤カウントを防止できる。典型的には、第３トランジスタ３のゲート電圧Ｖｇ３を第３電圧Ｖ３に比べて１Ｖ程度低く設定する。また、図６では、第４トランジスタ４を第１導電型で記載したが、第２導電型でも良い。蓄積容量素子Ｃ１の容量値は出力ノードの寄生容量の容量値より大きくてもよい。また、蓄積容量素子Ｃ１の容量値は大きいので、第４トランジスタ４および第２トランジスタ２の抵抗値は他のトランジスタに比べて大きいことが望ましい。
以上説明してきたように実施の形態１の変形例２に係るフォトディテクタは、第２トランジスタ２と第３トランジスタ３との接続部に接続され、第１導電型または第２導電型のチャネルを有する第４トランジスタ４と、第４トランジスタ４に直列に接続された蓄積容量素子Ｃ１を備える。
これによれば、蓄積容量素子Ｃ１に、複数回の露光および転送による電荷を蓄積することができ、光検出の精度および感度を向上させることができる。
ここで、第２トランジスタ２および第４トランジスタ４は、容量リセット期間において同時に導通することにより蓄積容量素子Ｃ１の一端を第３電圧Ｖ３にリセットし、第４トランジスタ４は、蓄積期間において、露光期間に第２トランジスタ２の一端に転送された電荷を蓄積容量素子Ｃ１に転送し、露光期間および蓄積期間での第２トランジスタ２は、ハーフオン状態であってもよい。
これによれば、露光期間および蓄積期間での過剰電荷を、第３トランジスタ３を介して第２トランジスタ２から排出することができ、フォトディテクタの信頼性を向上させることができる。
ここで、さらに、転送期間の後に第２トランジスタ２の一端に蓄積された過剰電荷を排出する排出期間において、第２トランジスタ２は、ハーフオン状態であってもよい。
これによれば、排出期間において第２トランジスタ２がハーフオン状態であるため、ＡＰＤのアノードに印加される電圧を大きくすることができる。これにより、フォトディテクタの信頼性を向上させることができる。
ここで、露光期間、転送期間、排出期間の少なくとも１つにおいて、第３トランジスタ３は、ハーフオン状態であってもよい。
これによれば、第３トランジスタ３のハーフオン状態により、ＡＰＤから過剰電荷を第２トランジスタ２に転送できる、フォトディテクタの信頼性を向上させることができる。
ここで、第３トランジスタ３の閾値電圧は、第２トランジスタ２の閾値電圧より大きくてよもよい。
これによれば、第３トランジスタ３を第２トランジスタ２よりも容易にハーフオン状態にすることができる。
［回路の変形例３］
図９、図１０で、実施の形態１の回路の異なる変形例を説明する。図９は、実施の形態１の変形例３に係るフォトディテクタの構成例を示す回路図である。図９のフォトディテクタは、図１の回路に加え、第５電圧Ｖ５、第５トランジスタ５、第６トランジスタ６、信号線７を備える。第５トランジスタ５はソースフォロワ回路の一部を担い、第５トランジスタ５のゲート電圧Ｖｇ５の変動が第６トランジスタ６と信号線７を介して後段の回路に出力される。第６トランジスタ６により出力を読み出すフォトディテクタが選択される。
図１０は、実施の形態１の変形例３に係るフォトディテクタの駆動方法の例を示すタイミングチャートである。図１０は図７Ａのタイミングチャートにおいて、第６トランジスタ６が、読出し期間にＨ、それ以外の期間にＬとなる。読出し期間には、第６トランジスタ６は導通状態となるので、出力が信号線７を介して後段の回路に出力される。なお、回路の変形例３の第５電圧Ｖ５、第５トランジスタ５、第６トランジスタ６、信号線７は本実施の形態のいずれの回路と組み合わせても良い。
［回路の変形例３の半導体デバイス構造］
図１１は、実施の形態１の変形例３に係るフォトディテクタの半導体デバイス構造の例を示す平面図である。図１１は半導体基板１０と、半導体基板１０内に形成された、第１導電型の第１半導体層１１、第２導電型の第３半導体層１３、第１導電型の第１ウェル１８、第２導電型の第２ウェル１９を備え、第１半導体層１１はＡＰＤのカソードを構成する。第１トランジスタ１は第１ウェル１８内に、第２トランジスタ２、第３トランジスタ３、第４トランジスタ４、第５トランジスタ５、第６トランジスタ６は第２ウェル１９内に配置される。なお、第１トランジスタ１のゲート、ソース、ドレインは、Ｇ１、Ｓ１、Ｄ１の符号が付されている。第２～第５トランジスタについても同様である。図１１で配線は、ＡＰＤのカソードと第１トランジスタ１のドレインＤ１、第２トランジスタ２のソースＳ２を接続する第１配線２１と、第２トランジスタ２のドレインＤ２、第４トランジスタ４のソースＳ４、第５トランジスタ５のゲートＧ５を接続する第２配線２２を記載し、他の配線は省略している。第２ウェル１９は周囲を第１ウェル１８に囲まれるように配置される。
図１２は図１１のＸＩＩ－ＸＩＩ線における断面図である。配線層やマイクロレンズなどは第４トランジスタ４のゲートＧ４以外は省略している。入射光は第１主面１６側から入射する。図１２は図１１の構成に加え、第２導電型の第２半導体層１２、第２導電型の第４半導体層１４を備える。第１半導体層１１は半導体基板１０の第１主面１６側に接するように配置され、第１半導体層１１と第２半導体層１２のＰＮ接合が増倍領域１５を形成する。増倍領域１５は、図１２中の内側の破線枠で示されている。ＡＰＤは、図１２中の外側の破線枠で示されている。第２半導体層１２には、半導体基板１０の第２主面１７から第４半導体層１４を介して電圧が印加される。第１半導体層１１、第２半導体層１２、第３半導体層１３、第４半導体層１４、第１ウェル１８、第２ウェル１９について、各々の半導体層の不純物濃度が各々の半導体層内で位置によって変化しても良い。また、第２半導体層１２と第３半導体層１３と第４半導体層１４の不純物濃度について規定されず、不純物濃度がほぼ同一となっていても良い。第１ウェル１８と第４半導体層１４の間の電界が十分小さいことが望ましく、第１ウェル１８と第４半導体層１４の接合部において、第１ウェル１８の不純物濃度が第１半導体層１１の不純物濃度より小さい、あるいは、第４半導体層１４の不純物濃度が第２半導体層１２の不純物濃度より小さいことが望ましい。また、第２ウェル１９は第２半導体層１２、第３半導体層１３、第４半導体層１４と絶縁される必要があり、第１ウェル１８に周囲を囲まれて配置される。第１半導体層１１と第１ウェル１８は絶縁される必要があり、第３半導体層１３が間に配置される。特に、第１半導体層１１と第１ウェル１８の間の分離幅を狭めるために、第３半導体層１３と第１主面１６とが接する部分の少なくとも一部が空乏化されてもよい。この場合、第３半導体層１３の第１主面１６側には、コンタクトやトレンチ２３を配置しないことが望ましい。
以上説明してきたように実施の形態１の変形例３に係る半導体デバイスとしてのフォトディテクタは、半導体基板１０を有し、半導体基板１０は、第１導電型の第１ウェル１８と、第２導電型の第２ウェル１９を備え、第１トランジスタ１は第１ウェル１８に配置され、第２トランジスタ２は第２ウェル１９に配置される。
これによれば、フォトディテクタの微細化に適している。
ここで、第１ウェル１８および第２ウェル１９の少なくとも一方は直線状であってもよい。
これによれば、フォトディテクタの微細化に適している。また、直線状のウェルの短手方向に隣接するようにＡＰＤを配置可能であり、微細化および半導体基板１０の表面積の効率的な配置に適している。
［半導体デバイスの変形例１］
図１３は、実施の形態１の変形例３に係るフォトディテクタを有する半導体デバイスの構成例を示す平面図である。図１３のフォトディテクタの平面図では、第１トランジスタ１、第２トランジスタ２のゲート面積が他のトランジスタのゲート面積に比べて大きい。第１トランジスタ１のゲート面積が第２トランジスタ２のゲート面積より大きい場合も、第２トランジスタ２のゲート面積が第１トランジスタ１のゲート面積より大きい場合も、本開示に包含される。フォトディテクタをアレイ化する場合には、アレイに含まれる第１トランジスタ１、および第２トランジスタ２の抵抗値のばらつきを小さくすることが必要になる。第１トランジスタ１の抵抗値が小さいとクエンチングができず、抵抗値が大きいとデッドタイムが長くなるトレードオフがある。また、第２トランジスタ２の抵抗値のばらつきが大きいと、回路の変形例２での蓄積容量素子Ｃ１に蓄積される電荷量のばらつきが大きくなる。ここで、トランジスタの抵抗値はトランジスタの閾値電圧に依存して変化する。また、閾値電圧はゲート面積に依存し、ゲート面積が大きいほど、閾値電圧のばらつきが小さくなる。このため、第１トランジスタ１と第２トランジスタ２の一方、または両方のゲート面積を他のトランジスタに比べて大きくすることで、第１トランジスタ１と第２トランジスタ２の閾値電圧のばらつきを低減し、フォトディテクタアレイの歩留まりを向上できる。
また、図１３のように、第１ウェル１８および第２ウェル１９は行方向、あるいは列方向に直線状に配置することが好ましく、ウェル領域の面積を縮小でき、微細化に有利である。この場合、第１ウェル１８の幅は第２ウェル１９の幅より広いので、第１トランジスタ１のゲート幅を長くしてもよい。図１３では、第１トランジスタ１のゲート幅が他のトランジスタに比べて長い。一方、第２トランジスタ２は、第３トランジスタ３、第４トランジスタ４、第５トランジスタ５、第６トランジスタ６に比べてゲート長が長い。
以上説明してきたように実施の形態１の半導体デバイスの変形例１に係るフォトディテクタにおいて、第１トランジスタ１のゲート面積、および、第２トランジスタ２のゲート面積の少なくとも一方は、フォトディテクタ内の他のトランジスタのゲート面積に比べて大きくてもよい。
これによれば、第１トランジスタ１および第２トランジスタ２のゲート酸化膜の絶縁破壊を生じにくくし、信頼性を向上させることができる。
ここで、第１トランジスタ１のゲート酸化膜、および、第２トランジスタ２のゲート酸化膜の少なくとも一方は、フォトディテクタ内の他のトランジスタのゲート酸化膜に比べて厚くてもよい。
これによれば、第１トランジスタ１および第２トランジスタ２のゲート酸化膜の絶縁破壊を生じにくくし、信頼性を向上させることができる。
［半導体デバイスの変形例２］
図１４、図１２の半導体デバイスの変形例１を示す平面図である。図１４のフォトディテクタの平面図は、隣接する二つのフォトディテクタ回路として、第１フォトディテクタ回路１０１および第２フォトディテクタ回路１０２の平面図を示している。図１４の平面図では、隣接する二つの第１フォトディテクタ回路１０１と第２フォトディテクタ回路１０２とで第１トランジスタ１のウェルを共有している。さらに、二つの第１トランジスタ１はソースを共有している。これにより、トランジスタおよびウェルの領域を縮小でき、フォトディテクタの微細化に有利である。また、図１５は、図１２の半導体デバイスの変形例２の他の例を示す平面図である。図１５のように、ゲートを共有するレイアウトとしても良い。これにより、トランジスタおよびウェルの領域を縮小でき、フォトディテクタの微細化に有利である。また、図１４のように、フォトディテクタのレイアウトは二つの第１および第２フォトディテクタ回路１０１および１０２の境界に対して、鏡面対称とすることで、トランジスタの特性ばらつきを低減できる。
以上説明してきたように実施の形態１の半導体デバイスの変形例２に係るフォトディテクタは、ＡＰＤ、第１トランジスタ１および第２トランジスタ２を含む第１フォトディテクタ回路１０１と、第１フォトディテクタ回路１０１と同等の構成を含む第２フォトディテクタ回路１０２とを備え、第１ウェル１８および第２ウェル１９の少なくとも一方は、第１フォトディテクタ回路と第２フォトディテクタ回路とで共通化される。
これによれば、フォトディテクタの微細化に適している。
ここで、第１フォトディテクタ回路１０１と第２フォトディテクタ回路１０２とは、第１トランジスタ１のゲート、ドレインおよびソースのうちのいずれかを共有してもよい。
ここで、第１トランジスタ１のチャネル方向が第２導電型のトランジスタのチャネル方向と直交してもよい。
ここで、第１フォトディテクタ回路１０１と第２フォトディテクタ回路１２０とは、半導体基板１０の平面視において鏡面対称であってもよい。
［半導体デバイスの変形例３］
図１６は、実施の形態１の半導体デバイスの変形例３を示す断面図である。
図１６の半導体デバイスは、第１半導体基板２０と第２半導体基板３０、配線層４０を含み、ＡＰＤは第１半導体基板２０に形成され、トランジスタは第２半導体基板３０の第３主面側に形成される。また、図面上は、第１トランジスタ１、第２トランジスタ２、第３トランジスタ３を記載しているが、配置を限定するわけではない。第１半導体基板２０の第１主面に形成されるＡＰＤのカソードと、第２半導体基板３０の第３主面に形成される第１トランジスタ１のドレイン、第３トランジスタ３のソースが配線層４０内の第１配線２１を介して接合される。入射光は第１半導体基板２０の第２主面側から照射される。これにより、第１半導体基板２０からウェル領域がなくなるため、微細化に有利である。この場合にも、隣接する二つ以上のフォトディテクタ回路で第１トランジスタ１のウェル、ドレイン、ソースのいずれかを共通化してもよい。また、図１６のように、第１半導体基板２０の隣接するＡＰＤの境界領域の第２主面側にトレンチ２３を設け、混色を低減しても良い。この場合に、トレンチ２３表面が空乏化しないように、表面を保護することが好ましく、増倍領域１５とトレンチ２３が接しなくてもよい。そのため、トレンチ２３は増倍領域１５より第２主面側に形成されることが好ましく、具体的には、第１半導体層１１と第２半導体層１２の境界より第２主面側に形成されてもよい
以上説明してきたように実施の形態１の半導体デバイスの変形例３に係るフォトディテクタは、ＡＰＤが形成される第１半導体基板２０と、第１トランジスタおよび第２トランジスタが形成される第２半導体基板３０とを備える。
ここで、第１半導体基板２０はさらにトレンチ２３を備え、トレンチ２３はＡＰＤの増倍領域に対し、第１半導体基板２０の光照射面側に形成されてもよい。
また、実施の形態１に係るフォトディテクタアレイは、上記のフォトディテクタを２以上有する。
ここで、隣り合うＡＰＤ同士の間、あるいはＡＰＤと第１トランジスタ１との間に分離領域を備え、分離領域の少なくとも一部は空乏層になっていてもよい。
ここで、分離領域には、トレンチ２３、およびコンタクトのいずれも配置されなくてもよい。
以上、一つまたは複数の態様に係るフォトディテクタ、フォトディテクタアレイおよびその木有働方法について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
本開示は、フォトディテクタ、フォトディテクタアレイおよびその駆動方法に利用可能であり、例えば、固体撮像装置、測距装置、カメラ等に利用可能である。
１ 第１トランジスタ
２ 第２トランジスタ
３ 第３トランジスタ
４ 第４トランジスタ
５ 第５トランジスタ
６ 第６トランジスタ
７ 信号線
１０ 半導体基板
１１ 第１半導体層
１２ 第２半導体層
１３ 第３半導体層
１４ 第４半導体層
１５ 増倍領域
１６ 第１主面
１７ 第２主面
１８ 第１ウェル
１９ 第２ウェル
２０ 第１半導体基板
２１ 第１配線
２２ 第２配線
２３ トレンチ
３０ 第２半導体基板
４０ 配線層
１０１ 第１フォトディテクタ回路
１０２ 第２フォトディテクタ回路
Ａ アノード
ＡＰＤ アバランシェフォトダイオード
Ｃ１ 蓄積容量素子
Ｄ１ ドレイン
Ｄ２ ドレイン
ＦＤ 浮遊拡散層
Ｇ１ ゲート
Ｇ２ ゲート
Ｋ カソード
Ｓ１ ソース
Ｓ２ ソース
Ｖ１ 第１電圧
Ｖ２ 第２電圧
Ｖ３ 第３電圧
Ｖ４ 第４電圧
Ｖ５ 第５電圧
Ｖ６ 第６電圧
Ｖｇ１～Ｖｇ６ ゲート電圧

Claims (26)

  1. 第１導電型の第１半導体層と、第２導電型の第２半導体層と、を含む少なくとも１つのアバランシェフォトダイオード（以下、ＡＰＤと記す）と、
    前記第１半導体層に接続される第１端子と、電源配線に接続される第２端子と、第１ゲートと、前記第１ゲートによって制御される、第１導電型と逆極性の第２導電型のチャネルとを有する第１トランジスタと、
    前記第１半導体層に接続される第３端子と、電源配線に接続される第４端子と、第２ゲートと、前記第２ゲートによって制御される、第１導電型のチャネルを有する第２トランジスタと、を備え、
    前記第２端子と前記第４端子とは電気的に接続されている、
    フォトディテクタ。
  2. 前記第１トランジスタは、
    前記第１半導体層を第１電圧にリセットするリセット期間において導通し、
    前記ＡＰＤが光を検出する露光期間において非導通である、
    請求項１に記載のフォトディテクタ。
  3. 前記第２トランジスタは、
    前記リセット期間において非導通であり、
    前記露光期間においてハーフオン状態である、
    請求項２に記載のフォトディテクタ。
  4. 前記露光期間において、前記第２トランジスタのゲート電圧と、前記ＡＰＤの前記第２半導体層の電圧である第２電圧との差が、前記ＡＰＤのブレークダウン電圧より小さい、
    請求項３に記載のフォトディテクタ。
  5. さらに前記第１導電型のチャネルを有する第３トランジスタを備え、
    前記第２トランジスタは、前記第３トランジスタを介して前記第１半導体層に接続される、請求項２～４のいずれか１項に記載のフォトディテクタ。
  6. 前記第３トランジスタは、転送期間において前記ＡＰＤに蓄積された電荷を前記第２トランジスタの一端に転送し、
    前記露光期間と、前記転送期間とは同じ期間である、
    請求項５に記載のフォトディテクタ。
  7. 前記第２トランジスタと前記第３トランジスタとの接続部に接続され、
    前記第１導電型または前記第２導電型のチャネルを有する第４トランジスタと、
    前記第４トランジスタに直列に接続された蓄積容量素子を備える、
    請求項６に記載のフォトディテクタ。
  8. 前記第２トランジスタおよび前記第４トランジスタは、容量リセット期間において同時に導通することにより前記蓄積容量素子の一端を第３電圧Ｖ３にリセットし、
    前記第４トランジスタは、蓄積期間において、前記露光期間に前記第２トランジスタの一端に転送された電荷を前記蓄積容量素子に転送し、
    前記露光期間および前記蓄積期間での前記第２トランジスタは、ハーフオン状態である、
    請求項７に記載のフォトディテクタ。
  9. さらに、前記転送期間の後に前記第２トランジスタの一端に蓄積された過剰電荷を排出する排出期間において、
    前記第２トランジスタは、ハーフオン状態である、
    請求項８に記載のフォトディテクタ。
  10. 前記露光期間、前記転送期間、前記排出期間の少なくとも１つにおいて、
    前記第３トランジスタは、ハーフオン状態である、
    請求項９に記載のフォトディテクタ。
  11. 前記第３トランジスタの閾値電圧は、
    前記第２トランジスタの閾値電圧より高い、
    請求項８～１０のいずれか１項に記載のフォトディテクタ。
  12. 前記第１トランジスタのゲート面積、および、前記第２トランジスタのゲート面積の少なくとも一方は、
    前記フォトディテクタ内の他のトランジスタのゲート面積に比べて大きい、
    請求項１～１１のいずれか１項に記載のフォトディテクタ。
  13. 前記第１トランジスタのゲート酸化膜、および、前記第２トランジスタのゲート酸化膜の少なくとも一方は、
    前記フォトディテクタ内の他のトランジスタのゲート酸化膜に比べて厚い、
    請求項１～１２のいずれか１項に記載のフォトディテクタ。
  14. 前記フォトディテクタは、半導体基板を有し、
    前記半導体基板は、
    前記第１導電型の第１ウェルと、
    前記第２導電型の第２ウェルを備え、
    前記第１トランジスタは第１ウェルに配置され、
    前記第２トランジスタは第２ウェルに配置される、
    請求項１～１３のいずれか１項に記載のフォトディテクタ。
  15. 前記第１ウェルおよび前記第２ウェルの少なくとも一方は直線状である、
    請求項１４に記載のフォトディテクタ。
  16. 前記フォトディテクタは、
    前記ＡＰＤ、前記第１トランジスタおよび前記第２トランジスタを含む第１フォトディテクタ回路と、
    前記第１フォトディテクタ回路と同等の構成を含む第２フォトディテクタ回路とを備え、
    前記第１ウェルおよび前記第２ウェルの少なくとも一方は、
    前記第１フォトディテクタ回路と前記第２フォトディテクタ回路とで共通化される、
    請求項１４または１５に記載のフォトディテクタ。
  17. 前記第１フォトディテクタ回路と前記第２フォトディテクタ回路とは、前記第１トランジスタのゲート、ドレインおよびソースのうちのいずれかを共有する、
    請求項１６に記載のフォトディテクタ。
  18. 前記第１トランジスタのチャネル方向が前記第２導電型のトランジスタのチャネル方向と直交する、
    請求項１４～１７のいずれか１項に記載のフォトディテクタ。
  19. 前記第１フォトディテクタ回路と前記第２フォトディテクタ回路とは、前記半導体基板の平面視において鏡面対称である、
    請求項１６または１７に記載のフォトディテクタ。
  20. 前記ＡＰＤが形成される第１半導体基板と、
    前記第１トランジスタおよび前記第２トランジスタが形成される第２半導体基板とを備える、
    請求項１～１３のいずれか１項に記載のフォトディテクタ。
  21. 前記第１半導体基板はさらにトレンチを備え、
    前記トレンチは前記ＡＰＤの増倍領域に対し、
    前記第１半導体基板の光照射面側に形成される、
    請求項２０に記載のフォトディテクタ。
  22. 前記ＡＰＤはガイガー増倍モードで使用される、
    請求項１～２１のいずれか１項に記載のフォトディテクタ。
  23. 請求項１～２２のいずれか１項に記載のフォトディテクタを２以上有する、
    フォトディテクタアレイ。
  24. 隣り合う前記ＡＰＤ同士の間、あるいは前記ＡＰＤと前記第１トランジスタとの間に分離領域を備え、
    前記分離領域の少なくとも一部は空乏層になっている、
    請求項２３に記載のフォトディテクタアレイ。
  25. 前記分離領域には、
    トレンチ、およびコンタクトのいずれも配置されない、
    請求項２４に記載のフォトディテクタアレイ。
  26. 第１導電型の第１半導体層および第２導電型の第２半導体層を含む少なくとも１つのアバランシェフォトダイオードと、前記第１半導体層に接続され、第１導電型と逆極性の第２導電型のチャネルを有する第１トランジスタと、前記第１半導体層に接続され、第１導電型のチャネルを有する第２トランジスタと、を備えるフォトディテクタの駆動方法であって、
    リセット期間において、前記第１トランジスタを導通することにより前記第１半導体層を第１電圧にリセットし、かつ、前記第２トランジスタを非導通にし、
    前記リセット期間の後の露光期間において、前記第１トランジスタを非導通にし、かつ、前記第２トランジスタをハーフオン状態にする、
    駆動方法。
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