JP2024017294A - 光電変換装置 - Google Patents

Abstract

【課題】回路規模を抑制しつつ画素間の特性の均一性を確保するのに有利な技術を提供する。
【解決手段】複数の画素が配された光電変換装置であって、前記複数の画素のそれぞれは、第１電位供給線と第２電位供給線との間に配されたアバランシェフォトダイオードと、前記第１電位供給線と前記アバランシェフォトダイオードとの間に配された第１スイッチ素子と、前記第１スイッチ素子と前記アバランシェフォトダイオードとの間に配された第２スイッチ素子と、第１端子と、前記第１スイッチ素子と前記第２スイッチ素子とが接続される第１ノードに接続された第２端子と、を備える容量素子と、前記第２スイッチ素子と前記アバランシェフォトダイオードとが接続される第２ノードの電位の変化に応じて前記アバランシェフォトダイオードがアバランシェ降伏したことを検知するための検知回路と、を含む。
【選択図】図４

Description

本発明は、光電変換装置に関する。

単一光子レベルの微弱光を検出可能な単一光子アバランシェフォトダイオード（ＳＰＡＤ）素子をそれぞれの画素に備える光電変換装置が知られている。特許文献１には、複数の画素のそれぞれにＳＰＡＤ素子が配された受光装置が示されている。ＳＰＡＤ素子では、アバランシェフォトダイオード（ＡＰＤ）のブレークダウン電圧に、エクセス電圧を上乗せした電圧をＡＰＤに印加する。画素間でＡＰＤのブレークダウン電圧がばらついた場合、それぞれの画素のＡＰＤに同じ電圧を印加すると、それぞれの画素間でＡＰＤに供給されるエクセス電圧の値が異なってしまう。エクセス電圧が画素間でばらつくと、それぞれの画素における特性の均一性を保つことができなくなる。特許文献１では、ＡＰＤから出力される信号を信号処理部で検出し、検出結果をバイアス調整部にフィードバックすることによってエクセス電圧の値を調整することが示されている。具体的には、ＡＰＤが光子に反応できないデッドタイムなどのＡＰＤの特性を信号処理部が検出し、ＡＰＤの特性が揃うようにリニアレギュレータなどを用いたバイアス調整部においてバイアス電圧が調整される。

特開２０２１－０８９９６２号公報

特許文献１に示される構成では、画素間でばらつくエクセス電圧を調整するための信号処理部およびバイアス調整部の回路規模が大きくなってしまう。

本発明は、回路規模を抑制しつつ画素間の特性の均一性を確保するのに有利な技術を提供することを目的とする。

上記課題に鑑みて、本発明の実施形態に係る光電変換装置は、複数の画素が配された光電変換装置であって、前記複数の画素のそれぞれは、第１電位供給線と第２電位供給線との間に配されたアバランシェフォトダイオードと、前記第１電位供給線と前記アバランシェフォトダイオードとの間に配された第１スイッチ素子と、前記第１スイッチ素子と前記アバランシェフォトダイオードとの間に配された第２スイッチ素子と、第１端子と、前記第１スイッチ素子と前記第２スイッチ素子とが接続される第１ノードに接続された第２端子と、を備える容量素子と、前記第２スイッチ素子と前記アバランシェフォトダイオードとが接続される第２ノードの電位の変化に応じて前記アバランシェフォトダイオードがアバランシェ降伏したことを検知するための検知回路と、を含むことを特徴とする。

本発明によれば、回路規模を抑制しつつ画素間の特性の均一性を確保するのに有利な技術を提供することができる。

本実施形態にかかる光電変換装置の構成例を示す図。 図１の光電変換装置に配される画素の構成例を説明する図。 図２の画素のノードＡおよびノードＢにおける信号波形を示す図。 図２の画素の構成例を示す等価回路図。 図４の画素の動作例を示すタイミング図。 図４の画素の変形例を示す等価回路図。 図６の画素の動作例を示すタイミング図。

以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

図１～図７を参照して、本開示の実施形態による光電変換装置について説明する。以下の実施形態において、電子が信号担体であり、アバランシェフォトダイオード（以下、ＡＰＤと示す場合がある。）がアバランシェ降伏した際のアバランシェ電流によるＡＰＤのカソードの電位の変化を検知する単一光子アバランシェフォトダイオード（以下、ＳＰＡＤと示す場合がある。）素子について説明する。しかしながら、ホールが信号担体であってもよいし、ＡＰＤのアノードの電位の変化を検知する構成をとってもよい。

本開示において、詳細は後述するようにＡＰＤのカソードには、スイッチ素子を介して容量素子が付与される。ＡＰＤのカソードの容量をＣ０、容量素子の容量をＣ１とする。また、ＡＰＤのアノード電位を基準とすると、信号電子によってアバランシェ降伏が生じた直後のＡＰＤのカソード電位は、ＡＰＤのブレークダウン電圧Ｖｂｄである。このカソードに対して、容量Ｃ１に電圧Ｖｐのパルスを印加すると、カソード電位は容量分割によってＣ１／（Ｃ０＋Ｃ１）×Ｖだけ上昇する。この電圧が、エクセス電圧Ｖｅｘになる。その後、スイッチ素子をオフにすると、カソードは、電位（Ｖｂｄ＋Ｖｅｘ）にリセットされる。

本開示において、エクセス電圧Ｖｅｘのばらつきが、ブレークダウン電圧Ｖｂｄのばらつきよりも十分に小さいことを前提とする。エクセス電圧Ｖｅｘのばらつきがブレークダウン電圧Ｖｂｄのばらつきよりも十分小さくない場合、ブレークダウン電圧Ｖｂｄのばらつきの問題が、エクセス電圧Ｖｅｘのばらつきの問題に置き換わるだけになるためである。この前提が成り立つことを、まず以下に説明する。

カソードの容量Ｃ０および容量素子の容量Ｃ１は、条件にもよるが数％程度ばらつく。このばらつき値をそれぞれ５％とする。後述する実施形態において用いる数値例に倣い、Ｃ０＝３ｆＦ、Ｃ１＝２ｆＦとし、ＡＰＤに印加するエクセス電圧Ｖｅｘの設計値は、２．０Ｖとすると、容量Ｃ１に印加するパルス電圧Ｖｐ＝５Ｖである。容量Ｃ０のみのばらつきによって、容量分割比Ｃ１／（Ｃ０＋Ｃ１）は３．０％程度のばらつきが生じる。同様に、容量Ｃ１のみのばらつきによる容量分割比のばらつきも３．０％程度となる。容量Ｃ０および容量Ｃ１の両方のばらつきによって、容量分割比のばらつきは３．０％×√２であり、約４．２％となる。一方、ＡＰＤのブレークダウン電圧Ｖｂｄのばらつきは、条件にもよるが５００ｍＶ程度である。したがって、エクセス電圧Ｖｅｘのばらつきは、１．５Ｖ～２．５Ｖ×４．２％となり、約６３ｍＶ～１０５ｍＶと見積もられる。このように、見積もられるエクセス電圧Ｖｅｘのばらつきの最大値１０５ｍＶの方が、ＡＰＤのブレークダウン電圧Ｖｂｄのばらつき（±５００ｍＶ）よりも十分に小さい。つまり、エクセス電圧ＶｅｘのばらつきがＡＰＤのブレークダウン電圧Ｖｂｄのばらつきよりも十分に小さいという本開示の成立のための前提は、十分に現実的である。

第１実施形態
図１は、本開示の第１実施形態における光電変換装置１００の構成例を示すブロック図である。光電変換装置１００は、画素部１０１、制御パルス生成回路１１５、水平走査回路１１１、読出回路１１２、信号線１１３、制御回路１１０を含む。画素部１０１には、複数の画素１０４が行列状に配されている。それぞれの画素１０４は、ＡＰＤを含む光電変換部１０２および信号処理回路１０３を含む。光電変換部１０２は、画素１０４に入射する光を電気信号へ変換する。信号処理回路１０３は、入射した光に応じて光電変換部１０２で生成された電気信号を読出回路１１２に出力する。

制御回路１１０は、制御パルス生成回路１１５から供給されるパルス信号に応じて、それぞれの画素１０４に制御パルスを供給する。したがって、制御回路１１０は、それぞれの画素１０４の動作を制御するともいえる。制御回路１１０には、シフトレジスタやアドレスデコーダなどの論理回路が用いられうる。

画素１０４の光電変換部１０２から出力された信号は、信号処理回路１０３によって処理される。信号処理回路１０３は、カウンタやメモリなどが配されていてもよく、メモリにはカウンタによってカウントされたデジタル値が保持されてもよい。

水平走査回路１１１は、デジタル信号が保持された画素１０４のメモリから信号を読み出すために、画素１０４を列ごとに順次選択する制御パルスを信号処理回路１０３に入力する。信号線１１３には、制御回路１１０によって選択された画素１０４の信号処理回路１０３から信号が出力される。信号線１１３に出力された信号は、出力回路１１４を介して、光電変換装置１００の外部に配された信号処理装置などに出力され、例えば、表示装置に撮像画像として表示されうる。

図１に示されるように、画素１０４は、アレイ状に配されていてもよいが、これに限られることはない。例えば、画素１０４は、１次元状（線状）に配されていてもよい。また、信号処理回路１０３の機能は、必ずしも全ての画素１０４に１つずつ設けられる必要はなく、例えば、複数の画素１０４によって１つの信号処理回路１０３が共有され、順次信号処理が行われてもよい。

図２は、光電変換装置１００に配される画素１０４の構成例を説明するブロック図であり、ＡＰＤを含むＳＰＡＤ素子を説明するための図である。画素１０４には、電位供給線２５１と電位供給線２５２との間に配されたアバランシェフォトダイオード（ＡＰＤ）２０１が配されている。ＡＰＤ２０１は、光電変換によって入射光に応じた電荷対を生成する。ＡＰＤ２０１のアノードには、電位供給線２５２から電圧ＶＬが供給される。ＡＰＤ２０１のカソードには、アノードに供給される電圧ＶＬよりも高い電圧ＶＨが電位供給線２５１から供給される。アノードとカソードとの間には、ＡＰＤ２０１がアバランシェ降伏動作をするような逆バイアス電圧が供給される。このような電圧を供給した状態にすることで、入射光によって生じた電荷がアバランシェ増倍を起こし、アバランシェ電流が発生する（アバランシェ降伏）。

ＡＰＤ２０１の動作において、アノードとカソードとの電位差（電圧）がブレークダウン電圧Ｖｂｄよりも大きい電圧で動作させるガイガーモードと、アノードとカソードとの電圧が降伏電圧近傍または降伏電圧以下の電圧で動作させるリニアモードと、がある。ガイガーモードで動作させるＡＰＤをＳＰＡＤ素子と呼ぶ。ＡＰＤ２０１のブレークダウン電圧Ｖｂｄが３０Ｖの場合、例えば、電圧ＶＬは－３０Ｖに設定され、電圧ＶＨは３Ｖに設定される。

信号処理回路１０３は、波形整形回路２１０、カウント回路２１１、選択回路２１２を含みうる。また、信号処理回路１０３は、クエンチ素子２０２を備えていてもよい。クエンチ素子２０２は、電圧ＶＨを供給する電位供給線２５１とＡＰＤ２０１との間に配される。クエンチ素子２０２は、ＡＰＤ２０１で生じたアバランシェ電流の変化を電圧信号に置き換える機能を有する。クエンチ素子２０２は、アバランシェ降伏による信号増倍時に負荷回路（クエンチ回路）として機能し、ＡＰＤ２０１に供給する電圧を抑制して、アバランシェ降伏を抑制する働きを持つ（クエンチ動作）。クエンチ素子２０２は、例えば、抵抗素子であってもよいし、トランジスタなどが負荷として機能してもよい。

波形整形回路２１０は、ＡＰＤ２０１のカソードまたはアノードに接続されたノードに接続され、ＡＰＤ２０１の電極（カソードまたはアノード）の電位に基づいて信号を出力する。本実施形態において、波形整形回路２１０の動作は、図３（ａ）～３（ｃ）を用いて後述するが、フォトンがＡＰＤ２０１に入射した際に得られるＡＰＤ２０１のカソードの電位変化を整形し、パルス信号を出力する。つまり、波形整形回路２１０は、電位の変化に応じてＡＰＤ２０１がアバランシェ降伏したことを検知するための検知回路としての機能を有する。波形整形回路２１０としては、例えば、インバータ回路が用いられる。図２に示される構成では、波形整形回路２１０として１つのインバータを用いる例が示されているが、例えば、複数のインバータを直列接続した回路が用いられてもよい。ＡＰＤ２０１の電位変化を所望の波形に整形し、ＡＰＤがアバランシェ降伏したことを検知可能であれば、波形整形回路２１０として、いかなる回路が用いられてもよい。

カウント回路２１１は、波形整形回路２１０がパルス信号を出力した回数をカウントするカウンタと、カウント値（回数）を保持するメモリと、を含みうる。制御回路１１０から駆動線２１３を介して制御パルスが供給された際に、カウント回路２１１に保持されたカウント値はリセットされる。

選択回路２１２には、制御回路１１０から駆動線２１４を介して制御パルスが供給され、カウント回路２１１と信号線１１３との電気的な接続、非接続を切り替える。カウント回路２１１と信号線１１３とが電気的に接続された際に、カウント回路２１１から信号線１１３にカウント値が出力される。選択回路２１２は、例えば、信号を出力するためのバッファ回路などを含んでいてもよい。

クエンチ素子２０２とＡＰＤ２０１との間や、光電変換部１０２と信号処理回路１０３との間にトランジスタなどのスイッチ素子を配して、電気的な接続が切り替えられてもよい。同様に、光電変換部１０２に供給される電圧ＶＨまたは電圧ＶＬの供給が、トランジスタなどのスイッチ回路を用いて電気的に切り替えられてもよい。

本実施形態では、信号処理回路１０３にカウント回路２１１が配される構成を示した。しかしながら、これに限られることはない。カウント回路２１１の代わりに、時間・デジタル変換回路（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：ＴＤＣ）およびメモリが用いられ、パルス検出タイミングを取得する光電変換装置１００としてもよい。この場合、波形整形回路２１０から出力されたパルス信号の発生タイミングは、ＴＤＣによってデジタル信号に変換される。ＴＤＣには、パルス信号のタイミングの測定のために、制御回路１１０から駆動線を介して制御パルス（参照信号）が供給されうる。ＴＤＣは、制御パルスを基準として、波形整形回路２１０を介してＡＰＤ２０１から出力された信号の入力タイミングを相対的な時間としたときの信号を、デジタル信号として取得する。

図３（ａ）～３（ｃ）は、ＡＰＤ２０１の動作と波形整形回路２１０の出力信号との関係を模式的に示した図である。図３（ａ）に示されるように、ＡＰＤ２０１が有する電極のうちカソードの電位を表すノードをノードＡとする。また、波形整形回路２１０の出力の電位を表すノードをノードＢとする。図３（ｂ）、３（ｃ）は、それぞれノードＡおよびノードＢの波形変化を示している。

時刻ｔ０から時刻ｔ１の間において、ＡＰＤ２０１には、電圧（ＶＨ－ＶＬ）が印加されている。図３（ｂ）に示されるように、時刻ｔ１においてＡＰＤ２０１にフォトンが入射すると、クエンチ素子２０２にアバランシェ電流が流れ、ノードＡの電位は降下する。ノードＡの電位の降下量がさらに大きくなり、ＡＰＤ２０１に印加される電圧が小さくなると、ＡＰＤ２０１のアバランシェ降伏は停止し、ノードＡの電位レベルは所定の値以上に降下しなくなる（時刻ｔ２）。その後、ノードＡには電位供給線２５１から電位の降下分を補う電流が流れ、時刻ｔ３において、ノードＡは、元の電位レベルに静定する。図３（ｃ）に示されるように、ＡＰＤ２０１がアバランシェ降伏した場合に、ノードＡにおいて出力波形が所定の閾値を越えると、波形整形回路２１０は、ノードＡの出力波形を整形し、ノードＢに信号（パルス信号）を出力する。この波形整形回路２１０が出力するパルス信号によって、ＡＰＤ２０１がアバランシェ降伏したことが検知される。

図１に示される構成では、信号処理回路１０３および画素部１０１周辺の走査回路などは、ＡＰＤ２０１と同じ半導体基板に形成されるように描かれている。しかしながら、これに限られることはなく、信号処理回路１０３および画素部１０１周辺の走査回路などは、ＡＰＤ２０１が配された画素部１０１とは別の半導体基板に形成してもよい。その場合、ＡＰＤ２０１を含む画素１０４が配された画素部１０１を備える基板と、信号処理回路１０３などが配された基板とが、積層されていてもよい。

以下の実施形態において、クエンチ素子２０２の替わりにスイッチ素子が配され、このスイッチ素子がオン状態またはオフ状態になる動作を基本とする。その詳細は以下に説明するが、スイッチ素子がオフ状態ではノードＡは浮遊状態である。この場合、信号電子がＡＰＤ２０１に入射してアバランシェが生じると、ノードＡの電位は、電圧ＶＨより低い電位（ＶＬ＋Ｖｂｄ）となる。ＡＰＤ２０１に入射した信号電子が、１つであっても複数であっても同様である。信号電子が入射しない場合、ノードＡの電位は、電圧ＶＨである。ノードＡが、電位（ＶＬ＋Ｖｂｄ）になる、つまり、アバランシェ降伏が生じたことが検知されると、制御回路１１０の制御に従ってスイッチ素子がオン状態に変化し、ノードＡは容量結合によるリセットを受ける。

ここから、本実施形態の画素１０４の構成および動作について詳細を説明する。図４は、本実施形態における画素１０４の構成例を示す等価回路図である。画素１０４は、電位供給線３５１と電位供給線３５２との間に配されたＡＰＤ２０１と、電位供給線３５１とＡＰＤ２０１との間に配されたスイッチ素子３０５と、スイッチ素子３０５とＡＰＤ２０１との間に配されたスイッチ素子３０３と、第１端子３００およびスイッチ素子３０５とスイッチ素子３０３とが接続されるノードＣに接続された第２端子を備える容量素子３０１と、を含む。図４に示されるように、スイッチ素子３０５およびスイッチ素子３０３は、それぞれＮ型ＭＯＳトランジスタでありうる。

また、画素１０４は、スイッチ素子３０３とＡＰＤ２０１とが接続されるノードＡの電位の変化に応じてＡＰＤ２０１がアバランシェ降伏したことを検知するための検知回路３３１を含む。ノードＡは、ＡＰＤ２０１が有する電極のうちカソードの電位を表すノードである。検知回路３３１は、上述した波形整形回路２１０およびカウント回路２１１を含む。波形整形回路２１０は、図４に示されるように、ノードＡに接続され、ノードＡの電位の変化に応じてアバランシェ降伏を検知したことを示す信号（パルス信号）を出力するインバータであってもよい。検知回路３３１は、波形整形回路２１０とカウント回路２１１との間に配されたスイッチ素子３０７、スイッチ素子３０７およびカウント回路２１１が接続されるノードＤと電位供給線３５３との間に配されたスイッチ素子３０９をさらに含みうる。スイッチ素子３０７およびスイッチ素子３０９は、Ｎ型ＭＯＳトランジスタでありうる。電位供給線３５３には、グランド電圧ＧＮＤが供給される。

図５は、本実施形態の画素１０４の動作例を説明するタイミング図である。制御パルス３０２は、容量素子３０１の第１端子３００に入力される信号である。制御パルス３０２がＨレベルの間、電圧Ｖｐが容量素子３０１の第１端子３００に供給される。制御パルス３０４は、スイッチ素子３０３の制御端子に入力される信号である。制御パルス３０６は、スイッチ素子３０５の制御端子に入力される信号である。制御パルス３０８は、スイッチ素子３０７の制御端子に入力される信号である。制御パルス３１０は、スイッチ素子３０９の制御端子に入力される信号である。制御パルス３０４、３０６、３０８、３１０がＨレベルの間、スイッチ素子３０３、３０５、３０７、３０９はそれぞれオン状態になり、制御パルス３０４、３０６、３０８、３１０がＬレベルの間、スイッチ素子３０３、３０５、３０７、３０９はそれぞれオフ状態になる。制御パルス３０２、３０４、３０６、３０８、３１０は、制御回路１１０から駆動線を介して供給されうる。図５には、制御パルス３０２、３０４、３０６、３０８、３１０およびノードＡ、Ｃ、Ｄのそれぞれ電位変化が示されている。また、図５において、ＡＰＤ２０１にフォトンが入射するタイミングが、「↓」で示されている。

動作説明にあたり、まず、画素１０４のそれぞれの構成の電圧（電位）の関係について述べる。ＡＰＤ２０１の設計上のブレークダウン電圧Ｖｂｄは３０Ｖであり、±０．５Ｖの範囲でばらついているとする。ＡＰＤ２０１に印加するエクセス電圧Ｖｅｘの設計値は、２．０Ｖであるとする。電位供給線３５２に供給される電圧ＶＬは、－２９．５Ｖとする。ＡＰＤ２０１がアバランシェ降伏を起こした直後のノードＡの電位を電位Ｖｂとすると、Ｖｂ＝（ＶＬ＋Ｖｂｄ）である。ＡＰＤのブレークダウン電圧Ｖｂｄが３０．５Ｖの場合、Ｖｂ＝１．０Ｖ、ブレークダウン電圧Ｖｂｄが２９．５Ｖの場合、Ｖｂ＝０．０Ｖになる。

次に、画素１０４の動作について説明する。本実施形態において、ＡＰＤ２０１のカソードが接続されたノードＡは基本的に浮遊状態で動作する。後に説明するように、ノードＡは電位Ｖｈにリセットされ、ＡＰＤ２０１が信号電子を捉えてアバランシェ降伏を起こすとノードＡは電位Ｖｂに落ちる。スイッチ素子３０７は、周期的にＨレベルが供給される制御パルス３０８によって、周期的にインバータを用いた波形整形回路２１０の出力部と、カウント回路２１１の入力部であるノードＤと、を導通させる。この制御パルス３０８に少し先行する制御パルス３１０によって、ノードＤの電位がグランド電圧ＧＮＤ、つまり、Ｌレベルにリセットされる。制御パルス３０８がＨレベルの場合において、ノードＤの電位がＬレベルからＨレベルに変化する際に、カウント回路２１１のカウントが進む。つまり、制御パルス３０８がＨレベルになるときにノードＡが電位Ｖｂであれば、カウント回路２１１のカウントがひとつ進むことになる。これによって、ＡＰＤ２０１がアバランシェ降伏したことが検知される。インバータを用いた波形整形回路２１０がアバランシェ降伏を検知したことを示す信号を出力する閾値の電圧は、上述の電圧（電位）の関係の場合、例えば、１．５Ｖであってもよい。

次いで、ノードＡのリセット動作について説明する。リセット動作は、制御回路１１０から供給される制御パルス３０２、３０４、３０６によって行われる。ただし、基本的に、ノードＡが電位Ｖｂになっている場合にのみリセット動作が行われる。制御回路１１０は、検知回路３３１がアバランシェ降伏を検知したことに応じて、ノードＡの電位をリセットするリセット動作を行う。つまり、ノードＡが電位Ｖｈである場合、リセット動作は行われなくてもよい。具体的には、ノードＡが電位Ｖｈである場合、制御パルス３０２、３０４が、Ｈレベルにならなくてもよい。この判別のために、制御パルス３０２、３０４の元になる周期的にＨレベルになる制御パルスとノードＤのレベルとの論理積（ＡＮＤ演算）を行い制御パルス３０２および制御パルス３０４を供給してもよい。図５に示されるタイミング図において、制御パルス３０２、３０４の点線で示したＨレベルのパルスは、ＡＮＤ演算を行う前の制御パルス３０２、３０４の元になる周期的にＨレベルになる制御パルスを示す。ノードＤがＬレベル、すなわち、ノードＡが電位Ｖｈである画素１０４では、制御パルス３０２、３０４は、実線で示したようにＬレベルのままとなる。

このように、検知回路３３１は、所定の周期でＡＰＤ２０１のアバランシェ降伏を検知するための動作を行う。また、ノードＡのリセット動作は、検知回路３３１がアバランシェ降伏を検知する周期と同じ周期で実施可能に構成されている。検知回路３３１がアバランシェ降伏を検知しない場合、例えば、上述のＡＮＤ演算などを用いて、制御回路１１０は、リセット動作が実施可能なタイミングに関わらずノードＡのリセット動作を行わない。一方、制御回路１１０は、検知回路３３１がＡＰＤ２０１のアバランシェ降伏を検知した場合、以下に示されるリセット動作を行う。制御回路１１０は、リセット動作が実施可能なタイミングのうち検知回路３３１がアバランシェ降伏を検知した直後のタイミングでリセット動作を行いうる。

次に、ノードＤがＨレベルになった際に、ＡＰＤ２０１にフォトンが入射してアバランシェ降伏を起こしており、ノードＡが電位Ｖｂになっていた場合を考える。ここで、ノードＡの容量を上述のカソードの容量Ｃ０とし、ノードＣの容量は、ほぼ容量素子３０１の容量Ｃ１である。容量Ｃ０、Ｃ１の値は、上述のように、例えば、Ｃ０＝３ｆＦ、Ｃ１＝２ｆＦである。また、電位供給線３５１に供給される電圧ＶＲは、例えば、電位Ｖｂの平均値（ＡＰＤ２０１のブレークダウン電圧Ｖｂｄが３０Ｖの場合の電位Ｖｂ）と同じ０．５Ｖに設定されているとする。また、以下の説明では、ＡＰＤ２０１のブレークダウン電圧Ｖｂｄがばらついてしまい、Ｖｂｄ＝２９．５Ｖである場合について主に説明する。

制御パルス３０６がＨレベルになると、ノードＣの電位は電位供給線３５１の電圧ＶＲに従い０．５Ｖになる。このとき、ノードＡの電位Ｖｂは、Ｖｂ＝（ＶＬ＋Ｖｂｄ）＝０．０Ｖである。次に、制御パルス３０４にＨレベルが印加されると、ノードＡとノードＣとは導通し、その電位は、
（Ｖｂ×Ｃ０＋ＶＲ×Ｃ１）／（Ｃ０＋Ｃ１）・・・（１）
となる。上述の電圧（電位）の関係では、０．２Ｖである。この状態で、制御パルス３０２がＨレベルになり、容量素子３０１の第１端子３００に電圧Ｖｐが印加される。このとき、エクセス電圧Ｖｅｘの設計値に対して、
エクセス電圧Ｖｅｘ＝｛Ｃ１／（Ｃ０＋Ｃ１）｝×Ｖｐ・・・（２）
となるように電圧Ｖｐの値が設定される。上述の電圧（電位）の関係では、エクセス電圧Ｖｅｘの設計値は２．０Ｖのため、電圧Ｖｐは５．０Ｖである。したがって、容量素子３０１の第１端子３００に印加される電圧Ｖｐによって、ノードＡおよびノードＣの電位は、ＡＰＤ２０１のカソードの容量Ｃ０と容量素子３０１の容量Ｃ１との容量結合によってエクセス電圧Ｖｅｘ分だけ押し上げられる。上述の電圧（電位）の関係では、０．２Ｖから２．０Ｖ分だけ押し上げられて２．２Ｖになる。この状態で制御パルス３０４がＬレベルになり、スイッチ素子３０３がオフ状態になると、ノードＡのリセットが完了する。上述の電圧（電位）の関係ではノードＡの電位Ｖｈは、２．２Ｖにリセットされる。

このように、リセット動作において、制御回路１１０は、スイッチ素子３０３をオン状態にし、容量素子３０１の第１端子３００に所定の電圧Ｖｐを印加する。また、制御回路１１０は、容量素子３０１の第１端子３００に所定の電圧Ｖｐを印加した後に、スイッチ素子３０３をオン状態からオフ状態にし、次いで、容量素子３０１の第１端子３００への電圧Ｖｐの印加を終了する。また、リセット動作を行う前に、制御回路１１０は、スイッチ素子３０５をオン状態にし、ノードＣを電位供給線３５１から供給される電圧ＶＲにリセットする。これによって、ノードＡは、電位Ｖｈにリセットされる。リセット動作を行った後に、制御回路１１０は、検知回路３３１がＡＰＤ２０１のアバランシェ降伏を検知するまでスイッチ素子３０３をオフ状態に制御する。これによって、上述したように、ＡＰＤ２０１がフォトンを検出する動作を行う間、ノードＡは基本的に浮遊状態で動作する。

リセット動作において制御パルス３０２がＬレベルに戻る際に、ノードＣの電位は、容量Ｃ０と容量Ｃ１との容量結合によって、電圧Ｖｐ分下がろうとする。上述の電圧（電位）の関係では、２．２Ｖから５Ｖ下がろうとする。ノードＣの電位が負電位になると、Ｎ型ＭＯＳトランジスタであるスイッチ素子３０３のＧＮＤ電位設定ウエルに対して順バイアスとなり、スイッチ素子３０３の順バイアス電流がノードＡに流れ込む可能性が生じる。しかしながら、スイッチ素子３０３およびスイッチ素子３０５の閾値Ｖｔｈを適切に設定することで、スイッチ素子３０３の順バイアス電流がノードＡに流れ込むことは回避できる。例えば、スイッチ素子３０３の閾値Ｖｔｈを０．６Ｖ、スイッチ素子３０５の閾値Ｖｔｈを０．０Ｖに設定する。つまり、スイッチ素子３０５の閾値が、スイッチ素子３０３の閾値よりも低くなるように設定する。これらの設定によって、ノードＣの電位は、０．０Ｖにクリップされる。０．０Ｖ以下では、Ｎ型ＭＯＳトランジスタであるスイッチ素子３０５がＯＮ状態になり、ノードＣと電位供給線３５１とが導通するためである。それによって、スイッチ素子３０３を介したノードＡへの漏れ電流は回避される。

以上、説明したＡＰＤ２０１のアバランシェ降伏した後に、ノードＡを電位Ｖｈにする動作が、ノードＡ（ＡＰＤ２０１のカソード）の容量Ｃ０とノードＣ（容量素子３０１）の容量Ｃ１との容量結合を用いたノードＡのリセット動作である。図５に示されるタイミング図の例では、次のリセットタイミングまでにＡＰＤ２０１にフォトンが入射せずノードＡのリセットが行われないが、さらに、次のリセットタイミングでは再びノードＡのリセットが行われる場合が示されている。上述ではノードＤがＬレベルである場合、制御パルス３０２はＨレベルにならない場合を説明したが、これに限られることはない。ノードＤの状態に関わらず、制御パルス３０２は、制御パルス３０６、３０８、３１０と同様にＨレベルが周期的に供給されてもよい。スイッチ素子３０３がオフ状態であれば、制御パルス３０２によって容量素子３０１の第１端子３００に電圧Ｖｐが供給されても、ノードＡには影響しないためである。

以上のように、画素１０４に印加されるエクセス電圧Ｖｅｘは、ある程度、ブレークダウン電圧Ｖｂｄのばらつきが反映される。例えば、ブレークダウン電圧ＶｂｄのばらつきをΔＶｂｄ、エクセス電圧ＶｅｘのばらつきをΔＶｅｘとすると、
ΔＶｅｘ＝Ｃ０／（Ｃ０＋Ｃ１）×ΔＶｂｄ・・・（３）
である。上述の電圧（電位）の関係では、ΔＶｂｄ＝０．５Ｖ、ΔＶｅｘ＝０．２Ｖである。より具体的には、ブレークダウン電圧Ｖｂｄが２９．５Ｖの場合、エクセス電圧Ｖｅｘは２．２Ｖ、ブレークダウン電圧Ｖｂｄが３０．５Ｖの場合、エクセス電圧Ｖｅｘは１．８Ｖになる。つまり、リセット動作をせずに、ＡＰＤ２０１に一定の電圧を印加した場合のエクセス電圧Ｖｅｘのばらつき（±０．５Ｖ）が、±０．２Ｖになる。このように、エクセス電圧Ｖｅｘのばらつきは大きく低減される。結果として、ブレークダウン電圧Ｖｂｄの±０．５Ｖのばらつきに対して、エクセス電圧Ｖｅｘは、±０．２Ｖ変化するだけである。ΔＶｅｘを小さくするために、式（３）から容量Ｃ１を容量Ｃ０に対して小さく設定すればよいことがわかる。この場合、式（２）からわかるように、容量素子３０１の第１端子３００に供給される電圧Ｖｐは大きくなる。ＡＰＤ２０１を備える画素１０４に要求される特性や、画素１０４を含む光電変換装置１００に要求される性能や仕様などに応じて、容量Ｃ０、Ｃ１の値は適宜、設計すればよい。

光電変換装置１００を動作させる際に、全ての画素１０４に配されたＡＰＤ２０１がフォトンの入射に応じてアバランシェ降伏を起こすようにエクセス電圧Ｖｅｘを設定する必要がある。この場合、ＡＰＤ２０１に印加される電圧がそれぞれの画素１０４で一定であると、ＡＰＤ２０１のブレークダウン電圧Ｖｂｄのばらつきによって、ブレークダウン電圧Ｖｂｄが小さいＡＰＤ２０１に対して、過剰なエクセス電圧Ｖｅｘが印加されてしまう。過剰なエクセス電圧Ｖｅｘが印加されると、信号検知に要するエネルギが大きくなるため、光電変換装置１００全体として消費電力が大きくなる。また、過剰なエクセス電圧Ｖｅｘが印加されると、アバランシェ降伏した際の発光量が多くなり、クロストークが大きくなる。さらに、過剰なエクセス電圧Ｖｅｘが印加されると、ＡＰＤ２０１の特性劣化が速くなることによって信頼性が低下し、また、ＡＰＤ２０１の暗電流が大きくなることによってノイズが大きくなってしまう可能性がある。

一方、上述の容量結合を用いたノードＡのリセット動作によって、それぞれの画素１０４のＡＰＤ２０１に印加されるエクセス電圧Ｖｅｘのばらつきが抑制できる。したがって、エクセス電圧ＶｅｘがばらつくことによってＡＰＤ２０１のフォトン入射に対するアバランシェ降伏の発生確率がばらつき、画素１０４ごとに感度がばらついてしまうことを抑制できる。また、エクセス電圧Ｖｅｘのばらつきが抑制されることによって、電力消費が抑制され、クロストークが小さく、信頼性が高く、暗電流が小さい、優れた特性を有するＳＰＡＤ素子を備える光電変換装置１００を実現することができる。

第２実施形態
次いで、本開示の第２実施形態について説明する。本実施形態は、上述した第１実施形態で説明した動作を実施するあたり、以下に述べるような事象が想定され、それに対処するものである。

上述のリセット動作によってノードＡがリセットされ、次にＡＰＤ２０１にフォトンが入射されるまでの期間が長い場合、ノードＡが、電位Ｖｈを保てなくなる可能性がある。ＡＰＤ２０１には大きな逆バイアス電圧がかかっているが、ＡＰＤ２０１のアノードとカソードとの間にアバランシェ降伏を起こさないようなリーク電流が流れうる。このリーク電流によって、ＡＰＤ２０１のカソード、つまり、ノードＡの電位が少しずつ下がる場合が想定される。ＡＰＤ２０１のリーク電流によってノードＡの電位が下がり続け、ノードＡの電位が、ＡＰＤ２０１がアバランシェ降伏を生じていないにも関わらず、インバータを用いた波形整形回路２１０の閾値（例えば、１．５Ｖ）よりも下回る１．４Ｖになったとする。このとき、制御パルス３０８が供給されると、ノードＤがＨレベルに遷移する。この場合、上述のようにリセット動作が行われ、ノードＡはリセットされる。上述した数値例のようにＡＰＤ２０１のブレークダウン電圧Ｖｂｄが２９．５Ｖの場合、ＡＰＤ２０１がアバランシェ降伏をした際のノードＡにおける電位Ｖｂは０Ｖであり、リセット動作後のノードＡの電位Ｖｈは２．２Ｖになるはずである。しかしながら、上述のようにノードＡの電位が下がってしまった場合、電位Ｖｂがあたかも１．４Ｖであるような状態で、ノードＡがリセットされる。この場合、上述の電圧（電位）の関係で挙げた数値例では、式（１）から制御パルス３０４にＨレベルが印加され、ノードＡとノードＣとが導通した際のノードＡの電位が１．０４Ｖになる。次いで、容量素子３０１の第１端子３００に電圧Ｖｐが印加され、リセット動作が終了した後のノードＡの電位は、３．０４Ｖとなる。つまり、過剰なエクセス電圧Ｖｅｘが印加される状態にリセットされてしまう。本実施形態は、このような動作を抑制するための構成および動作を説明する。

図６は、本実施形態における画素１０４の構成例を示す等価回路図である。本実施形態において、上述の第１実施形態と比較して、検知回路３３１が、ノードＡに接続され、インバータを用いた波形整形回路２１０がアバランシェ降伏を検知したことを示す信号を出力するよりも小さいノードＡの電位の変化を検知する変化検知回路３４１と、変化検知回路３４１がノードＡの電位の変化を検知したことに応じて、ノードＡの電位を所定の電位にリセットするリセット回路３４２と、をさらに備えている。

例えば、変化検知回路３４１は、ノードＡに接続され、インバータを用いた波形整形回路２１０とは信号を出力する閾値が異なるインバータ３１３を含む。インバータ３１３は、波形整形回路２１０として用いられるインバータよりも、ノードＡの電位の変化が小さい場合に信号を出力するように閾値が設定されている。例えば、波形整形回路２１０として用いられるインバータの閾値が１．５Ｖの場合、インバータ３１３の閾値は１．８Ｖであってもよい。以下では、数値例として上述の閾値を用いて説明する。

また、変化検知回路３４１は、インバータ３１３に加えて、スイッチ素子３１４およびスイッチ素子３１５を含みうる。スイッチ素子３１４は、変化検知回路３４１の出力ノードであるノードＥとインバータ３１３との間に配される。ノードＥは、インバータ３１３の出力状態を一時的に保持するノードであり、単なる容量であってもよい。スイッチ素子３１５は、ノードＥを電位供給線３５３に供給される電圧ＧＮＤにリセットするために、ノードＥと電位供給線３５３との間に配される。スイッチ素子３１４は、スイッチ素子３０７と同様に制御パルス３０８によって制御されてもよい。スイッチ素子３１５は、スイッチ素子３０９と同様に制御パルス３１０によって制御されてもよい。スイッチ素子３０７およびスイッチ素子３１４（スイッチ素子３０９およびスイッチ素子３１５）を同じ制御パルス３０８（制御パルス３１０）を用いて制御することによって、制御回路１１０の出力端子数や駆動線の数を抑制できる。スイッチ素子３１４およびスイッチ素子３１５は、Ｎ型ＭＯＳトランジスタであってもよい。

リセット回路３４２は、電位供給線２５１とノードＡとの間に配されたスイッチ素子３１１を含む。スイッチ素子３１１は、図６に示されるように、Ｐ型ＭＯＳトランジスタであってもよい。電位供給線２５１には、電圧ＶＨが供給される。電圧ＶＨは、ノードＡを直接リセットする電源電位であり、電位Ｖｂの平均値（ＡＰＤ２０１のブレークダウン電圧Ｖｂｄが３０Ｖの場合の電位Ｖｂ（上述の電圧（電位）の関係では０．５Ｖ））にエクセス電圧Ｖｅｘの設計値を足した値に設定してもよい。また、電圧ＶＨは、ＡＰＤ２０１のブレークダウン電圧Ｖｂｄのばらつきに応じてばらつく電位Ｖｂの最大値にエクセス電圧Ｖｅｘの設計値を足した値でもよい。ここでは、Ｖｂ＝０．５Ｖ、Ｖｅｘ＝２．０Ｖとして、ＶＨ＝２．５Ｖとする。

図７は、本実施形態の画素１０４の動作例を説明するタイミング図である。制御パルス３１２は、スイッチ素子３１１の制御端子に入力される信号である。制御パルス３１２がＬレベルの間、スイッチ素子３１１はオン状態になり、制御パルス３１２がＨレベルの間、スイッチ素子３１１はオフ状態になる。制御パルス３１２は、制御回路１１０から駆動線を介して供給されうる。制御パルス３０２、３０４、３０６、３０８、３１０は、上述の第１実施形態と同様である。図７には、制御パルス３０２、３０４、３０６、３０８、３１０、３１２およびノードＡ、Ｄ、Ｅのそれぞれ電位変化が示されている。また、図７においても、ＡＰＤ２０１にフォトンが入射するタイミングが、「↓」で示されている。

図７に示されるタイミング図において、ＡＰＤ２０１にフォトンが入射し、制御パルス３０２、３０４、３０６によってノードＡのリセットが行われるのは第１実施形態と同じである。以降、ＡＰＤ２０１にフォトン入射がなく、その間にノードＡの電位が徐々に下がっていくことが示されている。ここで、図７に示される制御パルス３０８の３番目のＨレベルが供給されるまでに、ノードＡの電位がインバータ３１３の閾値電圧１．８Ｖよりも下がったとする。制御パルス３０８の３番目のＨレベルが供給されたとき、ノードＡの電位は、インバータを用いた波形整形回路２１０の閾値電圧１．５Ｖよりも大きく、かつ、インバータ３１３の閾値電圧１．８Ｖよりも小さい状態になる。そのため、インバータ３１３から信号が出力され、ノードＥはＨレベルに変化するが、波形整形回路２１０は信号を出力しないため、ノードＤはＬレベルのままとなる。

アバランシェ降伏に起因するノードＡの電位変化は急激なため、ＡＰＤ２０１でアバランシェ降伏が起きた場合、ノードＡの電位は、波形整形回路２１０とインバータ３１３との両方の閾値を越える。したがって、波形整形回路２１０とインバータ３１３との両方は信号を出力し、ノードＤおよびノードＥは、Ｈレベルになる。一方、ＡＰＤ２０１のリーク電流に起因するノードＡの電位変化は緩やかである。そのため、制御パルス３０８が適当な周期でＨレベルを供給することによって、インバータを用いた波形整形回路２１０の出力変化が起きる前に、インバータ３１３によってリーク電流に起因するノードＡの電位の低下が捉えられる。それによって、リセット回路３４２によるノードＡのリセットが実施できる。

制御パルス３１２には、ノードＤはＬレベル、かつ、ノードＥはＨレベルになっている場合にＬレベルが供給され、ノードＡが電圧ＶＨにリセットされる。この制御パルス３１２は、例えば、図７に示される制御パルス３１２の元となる一定周期でＬレベルになる駆動パルス（制御パルス３１２に点線で示したＬレベルを含む駆動パルス）、ノードＤの反転レベル、および、ノードＥのレベルの３入力の論理積（ＡＮＤ演算）によって実現できる。例えば、制御回路１１０に、制御パルス３１２の元となる一定周期でＬレベルになる駆動パルス、ノードＤの反転レベル、および、ノードＥのレベルがそれぞれ供給される３入力のＡＮＤゲートが配されていてもよい。

上述の電圧（電位）の関係では、リセット回路３４２によってノードＡがリセットされた後の電位は２．５Ｖ（電位供給線２５１の電圧ＶＨ）、電位Ｖｂは０．０Ｖのため、エクセス電圧Ｖｅｘは２．５Ｖになる。したがって、リセット回路３４２によってリセットされた後のエクセス電圧Ｖｅｘは、エクセス電圧Ｖｅｘの設計値２．０Ｖよりも大きくなる。また、リセット回路３４２によってリセットされた後のノードＡの電位（２．５Ｖ）は、ＡＰＤ２０１のアバランシェ降伏後の上述のリセット動作によってリセットされた際のノードＡの電位Ｖｈ（２．２Ｖ）よりも高い。そのため、リセット回路３４２を用いたリセット後のエクセス電圧Ｖｅｘは、アバランシェ降伏後のリセット動作によって印加されるエクセス電圧Ｖｅｘよりも大きくなる。しかしながら、リセット回路３４２によってリセットされた後のノードＡの電位（２．５Ｖ）は、リーク電流がある場合に制御パルス３０２、３０４、３０６によって実施されるリセット動作でＡＰＤ２０１に印加される電位（３．０４Ｖ）よりも低くなる。つまり、過剰に印加されるエクセス電圧Ｖｅｘが、大幅に緩和されることがわかる。

また、ＡＰＤ２０１のリーク電流に起因するノードＡのリセットは、上述のＡＰＤ２０１のアバランシェ降伏後に行われるリセット動作よりも頻度は少ないことが考えられる。つまり、ＡＰＤ２０１のリーク電流に起因するノードＡのリセットは、極稀に生ずるだけであり、大部分のノードＡのリセットは、アバランシェ降伏に対応したリセット動作である。そのため、それぞれの画素１０４のＡＰＤ２０１に印加されるエクセス電圧Ｖｅｘのばらつきを抑制することができる。

本実施形態においても、ＡＰＤ２０１のアバランシェ降伏後のリセット動作は、上述の第１実施形態と同様に行われる。さらに、本実施形態によれば、ＡＰＤ２０１のリーク電流によって生じる過剰なエクセス電圧Ｖｅｘを伴うリセット動作を抑制できる。結果として、電力消費が抑制され、クロストークが小さく、信頼性が高く、暗電流が小さい、さらに特性が優れたＳＰＡＤ素子を備える光電変換装置１００を実現することができる。

本明細書の開示は、以下の光電変換装置を含む。

（項目１）
複数の画素が配された光電変換装置であって、
前記複数の画素のそれぞれは、
第１電位供給線と第２電位供給線との間に配されたアバランシェフォトダイオードと、
前記第１電位供給線と前記アバランシェフォトダイオードとの間に配された第１スイッチ素子と、
前記第１スイッチ素子と前記アバランシェフォトダイオードとの間に配された第２スイッチ素子と、
第１端子と、前記第１スイッチ素子と前記第２スイッチ素子とが接続される第１ノードに接続された第２端子と、を備える容量素子と、
前記第２スイッチ素子と前記アバランシェフォトダイオードとが接続される第２ノードの電位の変化に応じて前記アバランシェフォトダイオードがアバランシェ降伏したことを検知するための検知回路と、
を含むことを特徴とする光電変換装置。

（項目２）
制御回路をさらに含み、
前記制御回路は、前記検知回路がアバランシェ降伏を検知したことに応じて、前記第２ノードの電位をリセットするリセット動作を行い、
前記リセット動作において、前記制御回路は、前記第２スイッチ素子をオン状態にし、前記第１端子に所定の電圧を印加することを特徴とする項目１に記載の光電変換装置。

（項目３）
前記リセット動作において、前記制御回路は、前記第１端子に所定の電圧を印加した後に、前記第２スイッチ素子をオン状態からオフ状態にし、次いで、前記第１端子への前記所定の電圧の印加を終了することを特徴とする項目２に記載の光電変換装置。

（項目４）
前記リセット動作を行った後に、前記制御回路は、前記検知回路がアバランシェ降伏を検知するまで前記第２スイッチ素子をオフ状態に制御することを特徴とする項目２または３に記載の光電変換装置。

（項目５）
前記リセット動作を行う前に、前記制御回路は、前記第１スイッチ素子をオン状態にし、前記第１ノードを前記第１電位供給線から供給される電圧にリセットすることを特徴とする項目２乃至４の何れか１項目に記載の光電変換装置。

（項目６）
前記検知回路は、所定の周期でアバランシェ降伏を検知するための動作を行うことを特徴とする項目１乃至５の何れか１項目に記載の光電変換装置。

（項目７）
前記検知回路は、所定の周期でアバランシェ降伏を検知するための動作を行い、
前記リセット動作は、前記所定の周期と同じ周期で実施可能に構成され、
前記制御回路は、前記リセット動作が実施可能なタイミングのうち前記検知回路がアバランシェ降伏を検知した直後のタイミングで前記リセット動作を行い、
前記検知回路がアバランシェ降伏を検知しない場合、前記制御回路は、前記リセット動作が実施可能なタイミングに関わらず前記リセット動作を行わないことを特徴とする項目２乃至５の何れか１項目に記載の光電変換装置。

（項目８）
前記検知回路が、前記第２ノードに接続され、前記第２ノードの電位の変化に応じてアバランシェ降伏を検知したことを示す信号を出力するインバータを含むことを特徴とする項目１乃至７の何れか１項目に記載の光電変換装置。

（項目９）
前記検知回路が、
前記第２ノードに接続され、前記インバータが前記信号を出力するよりも小さい前記第２ノードの電位の変化を検知する変化検知回路と、
前記変化検知回路が前記第２ノードの電位の変化を検知したことに応じて、前記第２ノードの電位を所定の電位にリセットするリセット回路と、
をさらに含むことを特徴とする項目８に記載の光電変換装置。

（項目１０）
前記リセット回路が、第３電位供給線と前記第２ノードとの間に配された第３スイッチ素子を含むことを特徴とする項目９に記載の光電変換装置。

（項目１１）
前記検知回路が、
前記第２ノードに接続され、前記第２ノードの電位の変化に応じてアバランシェ降伏を検知したことを示す信号を出力するインバータと、
前記第２ノードに接続され、前記インバータが前記信号を出力するよりも小さい前記第２ノードの電位の変化を検知する変化検知回路と、
前記変化検知回路が前記第２ノードの電位の変化を検知したことに応じて、前記第２ノードの電位を所定の電位にリセットするリセット回路と、
を含み、
前記リセット回路が、第３電位供給線と前記第２ノードとの間に配された第３スイッチ素子を含み、
前記所定の電位が、前記リセット動作によってリセットされた際の前記第２ノードの電位よりも高いことを特徴とする項目２乃至５および７の何れか１項目に記載の光電変換装置。

（項目１２）
前記第３スイッチ素子が、Ｐ型ＭＯＳトランジスタであることを特徴とする項目１０または１１に記載の光電変換装置。

（項目１３）
前記変化検知回路が、前記第２ノードに接続され、前記インバータとは信号を出力する閾値が異なる前記インバータとは別のインバータを含むことを特徴とする項目９乃至１２の何れか１項目に記載の光電変換装置。

（項目１４）
前記第１スイッチ素子および前記第２スイッチ素子が、Ｎ型ＭＯＳトランジスタであることを特徴とする項目１乃至１３の何れか１項目に記載の光電変換装置。

（項目１５）
前記第１スイッチ素子の閾値が、前記第２スイッチ素子の閾値よりも低いことを特徴とする項目１４に記載の光電変換装置。

発明は上記実施形態に制限されるものではなく、発明の精神および範囲から離脱することなく、様々な変更および変形が可能である。従って、発明の範囲を公にするために請求項を添付する。

１００：光電変換装置、１０４：画素、２０１：アバランシェフォトダイオード、３００：第１端子、３０１：容量素子、３０３，３０５：スイッチ素子、３３１：検知回路、３５１，３５２：電位供給線、Ａ，Ｃ：ノード

Claims (15)

1. 複数の画素が配された光電変換装置であって、
   前記複数の画素のそれぞれは、
   第１電位供給線と第２電位供給線との間に配されたアバランシェフォトダイオードと、
   前記第１電位供給線と前記アバランシェフォトダイオードとの間に配された第１スイッチ素子と、
   前記第１スイッチ素子と前記アバランシェフォトダイオードとの間に配された第２スイッチ素子と、
   第１端子と、前記第１スイッチ素子と前記第２スイッチ素子とが接続される第１ノードに接続された第２端子と、を備える容量素子と、
   前記第２スイッチ素子と前記アバランシェフォトダイオードとが接続される第２ノードの電位の変化に応じて前記アバランシェフォトダイオードがアバランシェ降伏したことを検知するための検知回路と、
   を含むことを特徴とする光電変換装置。
2. 制御回路をさらに含み、
   前記制御回路は、前記検知回路がアバランシェ降伏を検知したことに応じて、前記第２ノードの電位をリセットするリセット動作を行い、
   前記リセット動作において、前記制御回路は、前記第２スイッチ素子をオン状態にし、前記第１端子に所定の電圧を印加することを特徴とする請求項１に記載の光電変換装置。
3. 前記リセット動作において、前記制御回路は、前記第１端子に所定の電圧を印加した後に、前記第２スイッチ素子をオン状態からオフ状態にし、次いで、前記第１端子への前記所定の電圧の印加を終了することを特徴とする請求項２に記載の光電変換装置。
4. 前記リセット動作を行った後に、前記制御回路は、前記検知回路がアバランシェ降伏を検知するまで前記第２スイッチ素子をオフ状態に制御することを特徴とする請求項２に記載の光電変換装置。
5. 前記リセット動作を行う前に、前記制御回路は、前記第１スイッチ素子をオン状態にし、前記第１ノードを前記第１電位供給線から供給される電圧にリセットすることを特徴とする請求項２に記載の光電変換装置。
6. 前記検知回路は、所定の周期でアバランシェ降伏を検知するための動作を行うことを特徴とする請求項１に記載の光電変換装置。
7. 前記検知回路は、所定の周期でアバランシェ降伏を検知するための動作を行い、
   前記リセット動作は、前記所定の周期と同じ周期で実施可能に構成され、
   前記制御回路は、前記リセット動作が実施可能なタイミングのうち前記検知回路がアバランシェ降伏を検知した直後のタイミングで前記リセット動作を行い、
   前記検知回路がアバランシェ降伏を検知しない場合、前記制御回路は、前記リセット動作が実施可能なタイミングに関わらず前記リセット動作を行わないことを特徴とする請求項２に記載の光電変換装置。
8. 前記検知回路が、前記第２ノードに接続され、前記第２ノードの電位の変化に応じてアバランシェ降伏を検知したことを示す信号を出力するインバータを含むことを特徴とする請求項１に記載の光電変換装置。
9. 前記検知回路が、
   前記第２ノードに接続され、前記インバータが前記信号を出力するよりも小さい前記第２ノードの電位の変化を検知する変化検知回路と、
   前記変化検知回路が前記第２ノードの電位の変化を検知したことに応じて、前記第２ノードの電位を所定の電位にリセットするリセット回路と、
   をさらに含むことを特徴とする請求項８に記載の光電変換装置。
10. 前記リセット回路が、第３電位供給線と前記第２ノードとの間に配された第３スイッチ素子を含むことを特徴とする請求項９に記載の光電変換装置。
11. 前記検知回路が、
    前記第２ノードに接続され、前記第２ノードの電位の変化に応じてアバランシェ降伏を検知したことを示す信号を出力するインバータと、
    前記第２ノードに接続され、前記インバータが前記信号を出力するよりも小さい前記第２ノードの電位の変化を検知する変化検知回路と、
    前記変化検知回路が前記第２ノードの電位の変化を検知したことに応じて、前記第２ノードの電位を所定の電位にリセットするリセット回路と、
    を含み、
    前記リセット回路が、第３電位供給線と前記第２ノードとの間に配された第３スイッチ素子を含み、
    前記所定の電位が、前記リセット動作によってリセットされた際の前記第２ノードの電位よりも高いことを特徴とする請求項２に記載の光電変換装置。
12. 前記第３スイッチ素子が、Ｐ型ＭＯＳトランジスタであることを特徴とする請求項１０に記載の光電変換装置。
13. 前記変化検知回路が、前記第２ノードに接続され、前記インバータとは信号を出力する閾値が異なる前記インバータとは別のインバータを含むことを特徴とする請求項９に記載の光電変換装置。
14. 前記第１スイッチ素子および前記第２スイッチ素子が、Ｎ型ＭＯＳトランジスタであることを特徴とする請求項１に記載の光電変換装置。
15. 前記第１スイッチ素子の閾値が、前記第２スイッチ素子の閾値よりも低いことを特徴とする請求項１４に記載の光電変換装置。

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