JP4075830B2 - 電源回路並びにそれを用いたドライバic、液晶表示装置及び電子機器 - Google Patents
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Description
図1は、液晶表示装置の一例を示している。一対の基板の一方には、横方向に延びる複数本の走査線10が形成され、他方の基板には縦方向に延びる複数本のデータ線20が形され、両基板間に液晶30が封入される。一方の基板上の複数の画素領域40の各々には、一端が走査線10に接続され、他端が液晶30に接続される画素スイッチとして例えば薄膜ダイオード(TFD)50が形成されている。この薄膜ダイオード50として、例えばMIM(金属−絶縁膜−金属)素子を用いることができる。
図1に示す走査線ドライバIC60に内蔵される電源回路100の一例を図2に示す。図2に示す電源回路100は、降圧回路110と昇圧回路120とを含んでいる。また、この電源回路100には、第1の電源線130、第2の電源線132、第3の電源線134及び第4の電源線136が接続されている。図3に、第1〜第4の電源線130〜136の電位の一例が示されている。第1の電源線130に供給される第1の電位は接地電源電位(VSS)であり、第2の電源線132に供給される電位はロジック電源回路用電源電位(VDD)である。
図6は、図4及び図5に示す電源回路中の降圧回路(スイッチングレギュレータ)110の動作タイミングチャートである。図6に示す第1のクロック信号CK1は、レベルシフトされて図5に示す第1のスイッチングトランジスタ116のゲートに入力される。この第1のスイッチングトランジスタ116はP型トランジスタであるので、第1のクロック信号CK1がLOWの時にオンされ、HIGHの時にオフされる。
図7は、図5に示す第2のクロック信号(昇圧クロック)CK2の波形図である。第2のクロック信号CK2がHIGHとなる第1期間では、第2,第4のスイッチングトランジスタ121,123がオフとなり、第3,第5のスイッチングトランジスタ122,124がオンする。よって、第2のキャパシタ125の一端は第3のスイッチングトランジスタ122を介して第1の電源線130に接続され、その他端は第5のスイッチングトランジスタ124を介して第3の電源線134に接続される。こうして、第2のキャパシタ125の両端には、電位差(VSS−VEE)の電圧が印加され、それに相当する電荷が蓄積される。
図5に示す素子のうち、コイル112と、第1〜第3のキャパシタ118,125,126の各素子とが走査線ドライバIC60の外付け部品となり、それ以外の素子は半導体基板上に形成することができる。
Claims (16)
- 第1の電位を供給する第1の電源線と、前記第1の電位より高電位の第2の電位を供給する第2の電源線とに接続され、前記第1の電位を基準として、前記第1の電位と前記第2の電位との差に基づいて降圧した負極性の第3の電位を、第3の電源線に供給する降圧回路と、
前記第1〜第3の電源線に接続され、前記第2の電位を基準として、前記第1の電位と前記第3の電位との差に基づいて昇圧した正極性の第4の電位を、第4の電源線に供給する昇圧回路と、
を有し、
前記降圧回路はスイッチングレギュレータにて構成されていることを特徴とする電源回路。 - 請求項1において、
前記スイッチングレギュレータは、
前記第1の電源線に一端が接続されたインダクタ素子と、
カソードが前記インダクタ素子の他端に接続され、アノードが前記第3の電源線に接続されたダイオードと、
前記インダクタ素子と前記ダイオードとの間のノードと、前記第2の電源線とに接続され、クロック信号に基づいてオン・オフ制御される第1のスイッチング素子と、
前記第1及び第3の電源線間にて、前記インダクタ素子及び前記ダイオードと並列接続された第1のキャパシタと、
を有することを特徴とする電源回路。 - 請求項2において、
前記第1のスイッチング素子は、トリプルウェル構造を持つP型半導体基板に形成されたP型トランジスタであり、
前記P型半導体基板の最深部の第1層ウェルが高耐圧N型ウェルであり、前記第1層ウェル内に形成される第2層ウェルが低耐圧N型ウェルであり、前記第2層ウェル内に前記P型トランジスタのソース、ドレイン用のロジックウェルが形成されていることを特徴とする電源回路。 - 請求項3において、
前記低耐圧N型ウェル内にはN型コンタクトがさらに設けられ、
前記ソース用の前記ロジックウェルと前記N型コンタクトとに前記第2の電源線が接続されることを特徴とする電源回路。 - 請求項4において、
前記P型半導体基板は、
前記高耐圧N型ウェルに隣接して設けられた高耐圧P型ウェルと、
前記高耐圧P型ウェル内に配置されたN型ウェルと、
を有し、
前記高耐圧P型ウェルと前記N型ウェルとのPN接合により前記ダイオードが形成されることを特徴とする電源回路。 - 請求項5において、
前記高耐圧P型ウェル内にP型コンタクトがさらに設けられ、前記P型コンタクトに前記第3の電源線が接続されることを特徴とする電源回路。 - 請求項5または6において、
前記N型ウェルは、前記ドレイン用の前記ロジックウェルと配線により接続されることを特徴とする電源回路。 - 請求項1乃至7のいずれかにおいて、
前記昇圧回路はチャージポンプであることを特徴とする電源回路。 - 請求項8において、
前記チャージポンプは、
前記第1及び第4の電源線間に直列接続され、相補的に駆動される第2及び第3のスイッチング素子と、
前記第2及び第3の電源線間に直列接続され、相補的に駆動される第4及び第5のスイッチング素子と、
前記第2及び第3のスイッチング素子間のノードと、前記第4及び第5のスイッチング素子間のノードとに接続された第2のキャパシタと、
前記第3及び第4の電源線間に接続された第3のキャパシタと、
を有することを特徴とする電源回路。 - 請求項1乃至9のいずれかにおいて、
前記第1の電位は接地電源電位(VSS)であり、前記第2の電位はロジック電源回路用電源電位(VDD)であることを特徴とする電源回路。 - 請求項1乃至9のいずれかにおいて、
前記降圧回路の前段に配置される前置昇圧回路と、第5の電源線とがさらに設けられ、
前記前置昇圧回路は、前記第1及び第5の電源線が接続され、前記第1の電位を基準として、前記第1の電位と前記第5の電位との差に基づいて昇圧した前記第2の電位を前記第2の電源線に供給することを特徴とする電源回路。 - 請求項11において、
前記前置昇圧回路は、スイッチングレギュレータまたはチャージポンプにて構成されることを特徴とする電源回路。 - 請求項11または12において、
前記第1の電位は接地電源電位(VSS)であり、前記第5の電位はロジック電源回路用電源電位(VDD)であることを特徴とする電源回路。 - 請求項1乃至13のいずれかに記載の電源回路と、
前記電源回路からの電圧に基づいて、走査線を駆動する走査線駆動部と、
を有することを特徴とするドライバIC。 - 請求項14に記載のドライバICと、液晶表示部とを有し、
前記液晶表示部は、
複数本の走査線と、
複数本のデータ線と、
前記複数本の走査線及びデータ線の各1本の間に直列接続された薄膜ダイオード及び液晶素子と、
を有し、
前記ドライバICが前記複数本の走査線に接続されていることを特徴とする液晶表示装置。 - 請求項15に記載の液晶表示装置を有することを特徴とする電子機器。
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