JP2008245396A - 電源回路及び表示装置 - Google Patents
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Abstract
【解決手段】クロックDCCLKの反転時における過渡的な貫通電流I1,I2を抑制するとともに、出力電位VPPの低下を抑制するために、配線14の抵抗値R4>配線11の抵抗値R1、配線14の抵抗値R4>配線12の抵抗値R2、という関係を満たすように、抵抗値R1,R2,R4を設定する。すなわち、抵抗値R1,R2を小さくすることで、クロックDCCLKの反転による電位V1,V2の反転を急速にして、貫通電流I1,I2を抑制することができる。また、抵抗値R4を抵抗値R1,R2より大きく設定することで、貫通電流I1を抑制し、出力電位VPPの低下を抑制することができる。
【選択図】図1
Description
第1の実施の形態による電源回路の回路図を図1に示す。この電源回路は、正の入力電位VDDに基づいて、正の出力電位VPP=2VDDを生成する正電源発生回路1と、負の出力電位VBB=−VDDを発生する負電源発生回路2とからなる。ドライバーIC3は、これらの回路に電源電位VDD(本発明の「入力電源」の一例)、接地電位VSS、及び専用のクロックを作成して供給する。発生された電源電位2VDD、−VDDは画素領域の各画素に配置された画素TFTのオン・オフを制御する垂直走査信号を作成する垂直駆動回路に電源電位として供給される。
配線14の抵抗値R4>配線11の抵抗値R1
配線14の抵抗値R4>配線12の抵抗値R2
という関係を満たすように、抵抗値R1,R2,R4を設定する。すなわち、抵抗値R1,R2を小さくすることで、クロックDCCLKの反転による電位V1,V2の反転を急速にして、貫通電流I1,I2を抑制することができる。また、抵抗値R4を抵抗値R1,R2より大きく設定することで、貫通電流I1を抑制し、出力電位VPPの低下を抑制することができる。尚、貫通電流I1,I2の抑制効果、出力電位VPPの低下の抑制効果を十分得るために、抵抗値R4は、それぞれ抵抗値R1,R2より、約1.5倍以上大きいことが好ましいことを試験において確認した。
配線24の抵抗値R14>配線21の抵抗値R11
配線24の抵抗値R14>配線22の抵抗値R12
という関係を満たすように、抵抗値R11,R12,R14を設定する。すなわち、抵抗値R11,R12を小さくすることで、クロックDCCLKの反転による電位V3,V4の反転を急速にして、貫通電流I3,I4を抑制することができる。また、抵抗値R14を抵抗値R11,R12より大きく設定することで、貫通電流I3を抑制し、出力電位VBBの上昇を抑制することができる。貫通電流I3,I4の抑制効果、出力電位VBBの低下の抑制効果を十分得るために、抵抗値R13は、それぞれ抵抗値R11,R12より2倍以上大きいことが好ましい。
本実施形態では、上記正電源発生回路1において、上述のようなクロックDCCLKの反転時における過渡的な貫通電流I1,I2を抑制するとともに、出力電位VPPの低下を抑制するために、
配線13(本発明の「第4の配線」の一例)の抵抗値R3>配線11の抵抗値R1
配線13の抵抗値R3>配線12の抵抗値R2
という関係を満たすように、抵抗値R1,R2,R3を設定する。すなわち、抵抗値R1,R2を小さくすることで、クロックDCCLKの反転による電位V1,V2の反転を急速にして、貫通電流I1,I2を抑制することができる。また、抵抗値R3を抵抗値R1,R2より大きく設定することで、貫通電流I2を抑制し、出力電位VPPの低下を抑制することができる。貫通電流I1,I2の抑制効果、出力電位VPPの低下の抑制効果を十分得るために、抵抗値R3は、それぞれ抵抗値R1,R2より2倍以上大きいことが好ましい。
配線23の抵抗値R13>配線21の抵抗値R11
配線23の抵抗値R13>配線22の抵抗値R12
という関係を満たすように、抵抗値R11,R12,R13を設定する。すなわち、抵抗値R11,R12を小さくすることで、クロックDCCLKの反転による電位V3,V4の反転を急速にして、貫通電流I3,I4を抑制することができる。また、抵抗値R13を抵抗値R11,R12より大きく設定することで、貫通電流I3を抑制し、出力電位VBBの上昇を抑制することができる。貫通電流I3,I4の抑制効果、出力電位VBBの低下の抑制効果を十分得るために、抵抗値R13は、それぞれ抵抗値R11,R12より2倍以上大きいことが好ましい。
第1、第2の実施形態の電源回路は、ドライバーIC3で専用のクロックを作成するが、本実施形態の電源回路においては、アクティブマトリクス型液晶表示装置の水平走査信号、垂直走査信号を作成するための既存の信号である水平クロックHCLK、垂直クロックVCLKを利用して、電源回路駆動用のクロックDCCLK、XDCCLKを作成する。
この実施形態による電源回路においては、図6に示すように、フライングコンデンサC1,C2,C11,C12をアクティブマトリクス型液晶表示装置のガラス基板100上に形成したものである。フライングコンデンサC1,C2,C11,C12は低温ポリシリコンTFTプロセス技術によって形成することができる。この場合、フライングコンデンサC1,C2,C11,C12の容量値はパターン面積の点から制約されるが、電源回路の能力がそれほど必要とされない場合には問題はなく、外付け部品を削減してコスト低減を図ることができる。
4 バッファ回路
MP1,MP2,MP11,MP12 Pチャネル型電荷転送トランジスタ
MN1,MN2,MN11,MN12 Nチャネル型電荷転送トランジスタ
11,12,13,21,22,23 配線
C1,C2,C11,C12 フライングコンデンサ
C3,C13 出力コンデンサ
P1,P2,P3,11,P13,P13 端子
Claims (8)
- 直列接続された第1及び第2の電荷転送トランジスタと、前記第1の電荷転送トランジスタのソースに第1の配線を介して入力電位を供給する入力電源と、前記第2の電荷転送トランジスタのドレインに接続された出力コンデンサと、前記第1及び第2の電荷転送トランジスタの接続ノードに第2の配線を介して一方の端子が接続され、他方の端子にクロックが印加されたフライングコンデンサと、を備え、
前記第1の配線の抵抗値は、前記第2の配線の抵抗値より大きいことを特徴とする電源回路。 - 前記第1の配線の抵抗値は、前記第2の配線の抵抗値の1.5倍以上であることを特徴とする請求項1に記載の電源回路。
- 前記第1及び第2の配線の抵抗値は、それぞれ配線幅によって調整されることを特徴とする請求項1または請求項2に記載の電源回路。
- 前記クロックを波形整形するバッファ回路を備えることを特徴とする請求項1、2、3のいずれかに記載の電源回路。
- 前記フライングコンデンサは、前記第1及び第2の電荷転送トランジスタと同一の基板上に形成されたことを特徴とする請求項1、2、3、4のいずれかに記載の電源回路。
- 直列接続された第1及び第2の電荷転送トランジスタと、直列接続された第3及び第4の電荷転送トランジスタと、前記第1及び第3の電荷転送トランジスタの共通ソースに第1の配線を介して入力電位を供給する入力電源と、前記第2及び第4の電荷転送トランジスタの共通ドレインに接続された出力コンデンサと、前記第1及び第2の電荷転送トランジスタの接続ノードである第1の接続ノードに第2の配線を介して一方の端子が接続され、他方の端子に第1のクロックが印加された第1のフライングコンデンサと、前記第3及び第4の電荷転送トランジスタの接続ノードである第2の接続ノードに第3の配線を介して一方の端子が接続され、他方の端子に前記第1のクロックと逆相の第2のクロックが印加された第2のフライングコンデンサと、を備え、
前記第1及び第2の電荷転送トランジスタのゲートに前記第2の接続ノードが接続され、前記第3及び第4の電荷転送トランジスタのゲートに前記第1の接続ノードが接続されており、
前記第1の配線の抵抗値は、前記第2の配線及び前記第3の配線のそれぞれの抵抗値より大きいことを特徴とする電源回路。 - 直列接続された第1及び第2の電荷転送トランジスタと、前記第1の電荷転送トランジスタのソースに入力電位を供給する入力電源と、前記第2の電荷転送トランジスタのドレインに第4の配線を介して接続された出力コンデンサと、前記第1及び第2の電荷転送トランジスタの接続ノードに第2の配線を介して一方の端子が接続され、他方の端子にクロックが印加されたフライングコンデンサと、を備え、
前記第4の配線の抵抗値は、前記第2の配線の抵抗値より大きいことを特徴とする電源回路。 - 請求項1、2、3、4、5、6、7のいずれかに記載の電源回路を備えた表示装置。
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