KR20080087736A

KR20080087736A - 전원 회로 및 표시 장치

Info

Publication number: KR20080087736A
Application number: KR1020080027895A
Authority: KR
Inventors: 히로유끼 호리바따
Original assignee: 엡슨 이미징 디바이스 가부시키가이샤
Priority date: 2007-03-27
Filing date: 2008-03-26
Publication date: 2008-10-01
Also published as: CN101277562B; US20080238535A1; CN101277562A; TWI373698B; TW200839478A; JP2008245396A; KR100942876B1; US7675349B2; JP4642794B2

Abstract

차지 펌프 방식의 전원 회로에 있어서, 클럭의 반전시에 발생하는 불필요한 관통 전류를 억제하여, 출력 전위의 부족, 소비 전력의 증가를 억제한다. 클럭 DCCLK의 반전시에서의 과도적인 관통 전류 I1, I2를 억제함과 함께, 출력 전위 VPP의 저하를 억제하기 위해, 배선(14)의 저항치 R4>배선(11)의 저항치 R1, 배선(14)의 저항치 R4>배선(12)의 저항치 R2라는 관계를 충족시키도록, 저항치 R1, R2, R4를 설정한다. 즉, 저항치 R1, R2를 작게 함으로써, 클럭 DCCLK의 반전에 의한 전위 V1, V2의 반전을 급속히 하여, 관통 전류 I1, I2를 억제할 수 있다. 또한, 저항치 R4를 저항치 R1, R2보다 크게 설정함으로써, 관통 전류 I1을 억제하여, 출력 전위 VPP의 저하를 억제할 수 있다.

트랜지스터, 소스, 드레인, 단자, 플라잉 컨덴서, 클럭, 게이트

Description

전원 회로 및 표시 장치{POWER SUPPLY CIRCUIT AND DISPLAY DEVICE THEREWITH}

본 발명은, 전원 회로 및 그 전원 회로를 구비한 표시 장치에 관한 것이다.

종래부터, 저온 폴리실리콘 TFT(Thin Film Transistor) 프로세스에 의해 제조되는 액티브 매트릭스형 액정 표시 장치에 있어서, 구동 신호 IC의 코스트를 낮추기 위해, 액정 패널의 글래스 기판 위에, 화소 TFT의 온ㆍ오프를 제어하기 위한 전원 전위를 생성하는 전원 회로가 형성되어 있었다.

상기 전원 회로에는, 입력 전위인 플러스의 전원 전위 VDD를 2배로 하여 2VDD를 발생하는 차지 펌프 방식의 플러스 전원 발생 회로와, 플러스의 전원 전위 VDD를 -1배로 한 마이너스의 전원 전위 -VDD를 발생하는 차지 펌프 방식의 마이너스 전원 발생 회로가 있다.

상기 플러스 전원 발생 회로, 마이너스 전원 발생 회로는, 직렬 접속된 복수의 전하 전송 트랜지스터와, 전하 전송 트랜지스터의 접속 노드에 결합된 플라잉 컨덴서를 구비한다. 그리고, 플라잉 컨덴서에 인가되는 클럭에 동기하여, 전하 전송 트랜지스터를 스위칭시킴으로써, 전하 전송 소자를 통하여 입력측으로부터 출력 측으로 전하를 전송한다.

전술한 전원 회로를 글래스 기판 위에 내장한 액티브 매트릭스형 액정 표시 장치는 특허 문헌 1에 기재되어 있다.

[특허 문헌 1] 일본 특허 공개 제2004-146082호 공보

그러나, 상기의 전원 회로에 있어서는, 클럭의 반전시, 전하 전송 트랜지스터에 불필요한 관통 전류가 발생하는 경우가 있었다. 불필요한 관통 전류가 발생하면, 전원 회로의 효율이 저하되어, 출력 전위의 부족이나 소비 전력의 증가를 초래하였다.

본 발명의 전원 회로는, 직렬 접속된 제1 및 제2 전하 전송 트랜지스터와, 상기 제1 전하 전송 트랜지스터의 소스에 입력 전위를 공급하는 제1 배선과, 상기 제2 전하 전송 트랜지스터의 드레인에 접속된 출력 컨덴서와, 상기 제1 및 제2 전하 전송 트랜지스터의 접속 노드에 제2 배선을 통하여 한쪽 단자가 접속되고, 다른쪽 단자에 클럭이 인가된 플라잉 컨덴서를 구비하고, 상기 제1 배선의 저항치는, 상기 제2 배선의 저항치보다 큰 것을 특징으로 한다.

본 발명의 전원 회로에 의하면, 클럭의 반전시에 발생하는 불필요한 관통 전류를 억제하여, 출력 전위의 부족, 소비 전력의 증가를 억제할 수 있다.

<제1 실시 형태>

제1 실시 형태에 의한 전원 회로의 회로도를 도 1에 도시한다. 이 전원 회로는, 플러스의 입력 전위 VDD에 기초하여, 플러스의 출력 전위 VPP=2VDD를 생성하는 플러스 전원 발생 회로(1)와, 마이너스의 출력 전위 VBB=-VDD를 발생하는 마이너스 전원 발생 회로(2)로 이루어진다. 드라이버 IC(3)는, 이들 회로에 전원 전위 VDD(본 발명의 「입력 전원」의 일례), 접지 전위 VSS, 및 전용의 클럭을 작성하여 공급한다. 발생된 전원 전위 2VDD, -VDD는 화소 영역의 각 화소에 배치된 화소 TFT의 온ㆍ오프를 제어하는 수직 주사 신호를 작성하는 수직 구동 회로에 전원 전위로서 공급된다.

또한, 상기 전원 회로는, 저온 폴리실리콘 TFT 프로세스 기술에 의해 액정 구동에 필요한 회로 기능을 집적하는 시스템 온 글래스(SOG) 기술에 의해, 액티브 매트릭스형 액정 표시 장치의 글래스 기판(100)(액정 패널) 위에 형성된다. 글래스 기판(100) 위에는, 전원 회로와 드라이버 IC(3) 외에, 수직 구동 회로, 수평 구동 회로, 이들 구동 회로로부터의 수평 주사 신호, 수직 주사 신호가 공급되는 화소 영역이 형성되는데, 도 1에 있어서는, 전원 회로와 드라이버 IC(3)만을 나타내고 있다.

플러스 전원 발생 회로(1)에 있어서, N채널형 전하 전송 트랜지스터 MN1(본 발명의 「제1 전하 전송 트랜지스터」의 일례)과 P채널형 전하 전송 트랜지스터 MP1(본 발명의 「제2 전하 전송 트랜지스터」의 일례)이 직렬로 접속되고, 그들 트 랜지스터의 접속 노드에는, 플라잉 컨덴서 C1(본 발명의 「(제1) 플라잉 컨덴서」의 일례)의 한쪽 단자가 배선(11)(본 발명의 「제2 배선」의 일례)을 통하여 접속되어 있다. 플라잉 컨덴서 C1은 글래스 기판(100) 밖에 설치된 외장 컨덴서이다. 배선(11)은, 상기 접속 노드로부터 글래스 기판(100) 위에 설치된 단자 P1을 통하여 플라잉 컨덴서 C1의 한쪽 단자에 접속하는 배선이며, 글래스 기판(100) 위의 배선 부분과 글래스 기판(100) 밖의 실장 배선 부분을 포함하는 것으로 한다. 이 배선(11)의 저항치를 R1로 한다.

또한, N채널형 전하 전송 트랜지스터 MN2(본 발명의 「제3 전하 전송 트랜지스터」의 일례)와 P채널형 전하 전송 트랜지스터 MP2(본 발명의 「제4 전하 전송 트랜지스터」의 일례)가 직렬로 접속되고, 그들 트랜지스터의 접속 노드에는, 플라잉 컨덴서 C2(본 발명의 「제2 플라잉 컨덴서」의 일례)의 한쪽 단자가 배선(12)(본 발명의 「제3 배선」의 일례)을 통하여 접속되어 있다. 플라잉 컨덴서 C2도 글래스 기판(100) 밖에 설치된 외장 컨덴서이다. 배선(12)은, 상기 접속 노드로부터 글래스 기판(100) 위에 설치된 단자 P2를 통하여 플라잉 컨덴서 C2의 한쪽 단자에 접속하는 배선이며, 글래스 기판(100) 위의 배선 부분과 글래스 기판(100) 밖의 실장 배선 부분을 포함하는 것으로 한다. 이 배선(12)의 저항치를 R2로 한다.

또한, MN1 및 MP1의 게이트는, MN2와 MP2의 접속 노드에 접속되고, MN2 및 MP2의 게이트는, MN1과 MP1의 접속 노드에 접속되어 있다.

N채널형 전하 전송 트랜지스터 MN1, MN2의 소스는 서로 접속되어, 공통 소스 를 형성하고 있다. 이 공통 소스에는, 배선(14)(본 발명의 「제1 배선」의 일례)을 통하여 드라이버 IC(3)(입력 전원)로부터 입력 전위로서 플러스의 전원 전위 VDD가 인가되어 있다. 배선(14)은 상기 공통 소스와 드라이버 IC(3)의 전원 단자 VDD를 접속하는 배선이며, 글래스 기판(100) 위의 배선 부분과 글래스 기판(100) 밖의 실장 배선 저항을 포함하는 것으로 한다. 이 배선(14)의 저항치를 R4로 한다. MP1과 MP2의 드레인은 서로 접속되어 공통 드레인(출력단)을 형성하고 있다. 이 공통 드레인은 배선(13)을 통하여 출력 컨덴서 C3(본 발명의 「출력 컨덴서」의 일례)의 한쪽 단자에 접속되어 있다. 출력 컨덴서 C3의 다른쪽 단자는 접지되어 있다. 배선(13)은, 공통 드레인으로부터 글래스 기판(100) 위에 설치된 단자 P3을 통하여 출력 컨덴서 C3의 한쪽 단자에 접속하는 배선이며, 글래스 기판(100) 위의 배선 부분과 글래스 기판(100) 밖의 실장 배선 부분을 포함하는 것으로 한다. 이 배선(13)의 저항치를 R3으로 한다.

또한, 플라잉 컨덴서 C2의 다른쪽 단자에는 드라이버 IC(3)로부터의 클럭 DCCLK(본 발명의 「제2 클럭」의 일례)가 인가되고, 플라잉 컨덴서 C1의 다른쪽 단자에는 드라이버 IC(3)로부터의 클럭 XDCCLK(본 발명의 「제1 클럭」의 일례)(DCCLK의 반전 클럭)가 인가된다.

전술한 플러스 전원 발생 회로(1)의 기본 동작에 대하여, 도 2를 참조하여 설명한다. 클럭 DCCLK가 L 레벨(VSS)일 때, 반전 클럭 XDCCLK는 H 레벨(VDD)이고, MN1, MP2는 오프 상태, MN2, MP1은 온 상태이며, MN1과 MP1의 접속 노드의 전위 V1은 플라잉 컨덴서 C1의 용량 결합에 의해 2VDD로 승압되고, 그 레벨이 MP1을 통하 여 출력된다. MN2와 MP2의 접속 노드의 전위 V2는 VDD로 충전된다.

다음으로, 클럭 DCCLK가 H 레벨(VDD)일 때, MN1, MP2는 온 상태, MN2, MP1은 오프 상태이며, MN2와 MP2의 접속 노드의 전위 V2는 플라잉 컨덴서 C2의 용량 결합에 의해 2VDD로 승압되고, 그 레벨이 MP2를 통하여 출력된다. 전위 V1은 VDD로 충전된다. 즉, 플러스 전원 발생 회로(2)의 좌우 직렬 트랜지스터 회로로부터 전하 전송에 의해 2VDD라는 출력 전위 VPP가 교대로 출력된다.

그러나, 배선(11, 12)의 저항치(R1, R2)와 전하 전송 트랜지스터(MN1, MN2, MP1, MP2)의 게이트 용량에 의한 시상수에 의해, MN1과 MP1의 접속 노드, MN2와 MP2의 접속 노드에서의 클럭의 상승 시간, 하강 시간이 길어지고, 전하 전송 트랜지스터에 불필요한 관통 전류가 흐르게 된다. 이 원인에 대하여, 도 1 및 도 2를 참조하여 자세하게 설명한다.

전술한 바와 같이, 클럭 DCCLK가 L 레벨일 때, MN1, MP2는 오프 상태이며, MN2, MP1은 온 상태이다. 그 후, 클럭 DCCLK가 L 레벨(VSS)로부터 H 레벨(VDD)로 반전하면, 전위 V2는 VDD로부터 2VDD로, 전위 V1은 2VDD로부터 VDD로 반전한다. 그러나, 상기 시상수의 영향에 의해, 전위 V2의 상승 시간 및 전위 V1의 하강 시간이 길어진다. 그러면, 그 동안, MP1, MN2는 완전히 오프할 수 없고 온 상태인 채로 되기 때문에, 배선(12)으로부터 MN2를 통하여 드라이버 IC(3)의 전원 단자 VDD에 불필요한 관통 전류 I1이 흐르고, 또한 출력단으로부터 MP1을 통하여 배선(11)에 불필요한 관통 전류 I2가 흐르게 된다.

즉, MN2를 오프할 수 없으면, 관통 전류 I1에 의해 전위 V2는 2VDD에 도달하 기 어려워져, 드라이버 IC(3)의 소비 전류가 증대된다. 또한, 전위 V2가 2VDD에 도달하지 않으면, MP1을 오프할 수 없어, 관통 전류 I2가 발생하여, 전위 V1이 VDD에 도달하기 어려워지고, MN2가 오프하기 어려움과 함께, 출력 전위 VPP도 저하되어 버린다.

이 상태는 잠시 계속되는데, 전위 V1은 5 V, 전위 V2은 10 V로 서서히 충전되어 가서, MN2, MP1의 게이트 소스간 전압 Vgs가 임계치 이하로 되면, MN2, MP1은 오프하고, 관통 전류 I1, I2는 해결된다.

따라서, 본 실시 형태에 있어서는, 전술한 바와 같은 클럭 DCCLK의 반전시에서의 과도적인 관통 전류 I1, I2를 억제함과 함께, 출력 전위 VPP의 저하를 억제하기 위해,

배선(14)의 저항치 R4>배선(11)의 저항치 R1

배선(14)의 저항치 R4>배선(12)의 저항치 R2

라는 관계를 충족시키도록, 저항치 R1, R2, R4를 설정한다. 즉, 저항치 R1, R2를작게 함으로써, 클럭 DCCLK의 반전에 의한 전위 V1, V2의 반전을 급속히 하여, 관통 전류 I1, I2를 억제할 수 있다. 또한, 저항치 R4를 저항치 R1, R2보다 크게 설정함으로써, 관통 전류 I1을 억제하여, 출력 전위 VPP의 저하를 억제할 수 있다. 또한, 관통 전류 I1, I2의 억제 효과, 출력 전위 VPP의 저하의 억제 효과를 충분히 얻기 위해, 저항치 R4는, 각각 저항치 R1, R2보다 약 1.5배 이상 큰 것이 바람직하다는 것을 시험에서 확인하였다.

배선(11, 12, 14)의 글래스 기판(100) 위의 부분은, 예를 들면 알루미늄 배 선으로 형성할 수 있다. 도 3에 도시한 바와 같이, 배선(11, 12)은 플러스 전원 발생 회로(1)와 단자 P1, P2 사이에 배치된다. 또한, 배선(14)은 플러스 전원 발생 회로(1)와 드라이버 IC(3)의 전원 단자 VDD 사이에 배치된다. 그리고, 그들 배선 길이 L은 거의 동일하며, 배선 폭을 서로 다르게 함으로써 저항치 R1, R2, R4를 전술한 관계를 충족시키도록 조정할 수 있다. 즉, 배선(11)의 배선 폭을 W1, 배선(12)의 배선 폭을 W2, 배선(14)의 배선 폭을 W4로 하면, W4<W1, W4<W2라는 관계로 하는 것이다.

다음으로, 마이너스 전원 발생 회로(2)의 회로 구성에 대하여, 도 1을 참조하여 설명한다. N채널형 전하 전송 트랜지스터 MN11과 P채널형 전하 전송 트랜지스터 MP11이 직렬로 접속되고, 그들 트랜지스터의 접속 노드에는, 플라잉 컨덴서 C11의 한쪽 단자가 배선(21)을 통하여 접속되어 있다. 플라잉 컨덴서 C11은 외장 컨덴서이다. 배선(21)은, 상기 접속 노드로부터 글래스 기판(100) 위에 설치된 단자 P11을 통하여 플라잉 컨덴서 C11의 한쪽 단자에 접속하는 배선이며, 글래스 기판(100) 위의 배선 부분과 글래스 기판(100) 밖의 실장 배선 부분을 포함하는 것으로 한다. 이 배선(21)의 저항치를 R11로 한다.

또한, N채널형 전하 전송 트랜지스터 MN12와 P채널형 전하 전송 트랜지스터 MP12가 직렬로 접속되고, 그들 트랜지스터의 접속 노드에는, 플라잉 컨덴서 C12의 한쪽 단자가 배선(22)을 통하여 접속되어 있다. 플라잉 컨덴서 C12도 글래스 기판(100) 밖에 설치된 외장 컨덴서이다. 배선(22)은, 상기 접속 노드로부터 글래스 기판(100) 위에 설치된 단자 P12를 통하여 플라잉 컨덴서 C12의 한쪽 단자에 접속 하는 배선이며, 글래스 기판(100) 위의 배선 부분과 글래스 기판(100) 밖의 실장 배선 부분을 포함하는 것으로 한다. 이 배선(22)의 저항치를 R12로 한다.

또한, MN11 및 MP11의 게이트는, MN12와 MP12의 접속 노드에 접속되고, MN12 및 MP12의 게이트는, MN11과 MP11의 접속 노드에 접속되어 있다.

P채널형 전하 전송 트랜지스터 MP11, MP12의 소스는 서로 접속되어, 공통 소스를 형성하고 있다. 이 공통 소스에는, 배선(24)을 통하여 드라이버 IC(3)로부터 입력 전위로서 접지 전위 VSS가 인가되어 있다. 배선(24)은 상기 공통 소스와 드라이버 IC(3)의 접지 단자 VSS를 접속하는 배선이며, 글래스 기판(100) 위의 배선 부분과 글래스 기판(100) 밖의 실장 배선 저항을 포함하는 것으로 한다. 이 배선(24)의 저항치를 R14로 한다.

MN11과 MN12의 드레인은 서로 접속되어 공통 드레인(출력단)을 형성하고 있다. 이 공통 드레인은 배선(23)을 통하여 출력 컨덴서 C13의 한쪽 단자에 접속되어 있다. 출력 컨덴서 C13의 다른쪽 단자는 접지되어 있다. 배선(23)은, 공통 드레인으로부터 글래스 기판(100) 위에 설치된 단자 P13을 통하여 출력 컨덴서 C13의 한쪽 단자에 접속하는 배선이며, 글래스 기판(100) 위의 배선 부분과 글래스 기판(100) 밖의 실장 배선 부분을 포함하는 것으로 한다. 이 배선(23)의 저항치를 R13으로 한다.

또한, 플라잉 컨덴서 C12의 다른쪽 단자에는 드라이버 IC(3)로부터의 클럭 DCCLK가 인가되고, 플라잉 컨덴서 C11의 다른쪽 단자에는 드라이버 IC(3)로부터의 클럭 XDCCLK(DCCLK의 반전 클럭)가 인가된다.

전술한 마이너스 전원 발생 회로(2)의 기본 동작에 대하여, 도 4를 참조하여 설명한다. 클럭 DCCLK가 L 레벨(VSS)일 때, 반전 클럭 XDCCLK는 H 레벨(VDD)이고, MN11, MP12는 오프 상태, MN12, MP11은 온 상태이며, MN11과 MP11의 접속 노드의 전위 V3은 VSS로 충전되고, MN12와 MP12의 접속 노드의 전위 V4는 플라잉 컨덴서 C12의 용량 결합에 의해 -VDD의 전위로 내려가서, 그 전위가 MN12를 통하여 출력된다.

클럭 DCCLK가 H 레벨(VDD)로 되면, MN11, MP12는 온 상태, MN12, MP11은 오프 상태이며, 전위 V3은 플라잉 컨덴서 C11의 용량 결합에 의해, -VDD로 내려가서, 그 레벨이 MN11을 통하여 출력된다. 전위 V4는 VSS로 충전된다. 즉, 마이너스 전원 발생 회로(2)의 좌우의 직렬 트랜지스터 회로로부터 전하 전송에 의해 -VDD라는 전위가 출력 전위 VBB로서 교대로 출력된다.

상기 마이너스 전원 발생 회로(2)에 있어서도, 클럭 DCCLK의 반전시에서의 과도적인 관통 전류 I3, I4가 흐른다(도 1 참조). 단, 플러스 전원 발생 회로(1)의 관통 전류 I1, I2와는 반대 방향이다.

전술한 바와 같은 클럭 DCCLK의 반전시에서의 과도적인 관통 전류 I3, I4를 억제함과 함께, 출력 전위 VBB의 상승을 억제하기 위해,

배선(24)의 저항치 R14>배선(21)의 저항치 R11

배선(24)의 저항치 R14>배선(22)의 저항치 R12

라는 관계를 충족시키도록, 저항치 R11, R12, R14를 설정한다. 즉, 저항치 R11, R12를 작게 함으로써, 클럭 DCCLK의 반전에 의한 전위 V3, V4의 반전을 급속히 하 여, 관통 전류 I3, I4를 억제할 수 있다. 또한, 저항치 R14를 저항치 R11, R12보다 크게 설정함으로써, 관통 전류 I3을 억제하여, 출력 전위 VBB의 상승을 억제할 수 있다. 관통 전류 I3, I4의 억제 효과, 출력 전위 VBB의 상승의 억제 효과를 충분히 얻기 위해, 저항치 R14는, 각각 저항치 R11, R12보다 2배 이상 큰 것이 바람직하다.

배선(21, 22, 24)의 글래스 기판(100) 위의 부분은, 예를 들면 알루미늄 배선으로 형성할 수 있다. 도 3에 도시한 바와 같이, 배선(21, 22)은 마이너스 전원 발생 회로(2)와 단자 P11, P12 사이에 배치된다. 또한, 배선(24)은 마이너스 전원 발생 회로(2)와 드라이버 IC(3)의 전원 단자 VSS 사이에 배치된다. 그리고, 그들 배선 길이 L은 거의 동일하며, 배선 폭을 서로 다르게 함으로써 저항치 R11, R12, R14를 전술한 관계를 충족시키도록 조정할 수 있다. 즉, 배선(21)의 배선 폭을 W11, 배선(22)의 배선 폭을 W12, 배선(24)의 배선 폭을 W14로 하면, W14<W11, W14<W12라는 관계로 하는 것이다.

<제2 실시 형태>

본 실시 형태에서는, 상기 플러스 전원 발생 회로(1)에 있어서, 전술한 바와 같은 클럭 DCCLK의 반전시에서의 과도적인 관통 전류 I1, I2를 억제함과 함께, 출력 전위 VPP의 저하를 억제하기 위해,

배선(13)(본 발명의 「제4 배선」의 일례)의 저항치 R3>배선(11)의 저항치 R1

배선(13)의 저항치 R3>배선(12)의 저항치 R2

라는 관계를 충족시키도록, 저항치 R1, R2, R3을 설정한다. 즉, 저항치 R1, R2를 작게 함으로써, 클럭 DCCLK의 반전에 의한 전위 V1, V2의 반전을 급속히 하여, 관통 전류 I1, I2를 억제할 수 있다. 또한, 저항치 R3을 저항치 R1, R2보다 크게 설정함으로써, 관통 전류 I2를 억제하여, 출력 전위 VPP의 저하를 억제할 수 있다. 관통 전류 I1, I2의 억제 효과, 출력 전위 VPP의 저하의 억제 효과를 충분히 얻기 위해, 저항치 R3은, 각각 저항치 R1, R2보다 2배 이상 큰 것이 바람직하다.

배선(11, 12, 13)의 글래스 기판(100) 위의 부분은, 예를 들면 알루미늄 배선으로 형성할 수 있다. 도 3에 도시한 바와 같이, 배선(11, 12, 13)은 플러스 전원 발생 회로(1)와 단자 P1, P2, P3 사이에 배치된다. 그리고, 그들 배선 길이 L은 동일하며, 배선 폭을 서로 다르게 함으로써 저항치 R1, R2, R3을 전술한 관계를 충족시키도록 조정할 수 있다. 즉, 배선(11)의 배선 폭을 W1, 배선(12)의 배선 폭을 W2, 배선(13)의 배선 폭을 W3으로 하면, W3<W1, W3<W2라는 관계로 하는 것이다.

또한, 마이너스 전원 발생 회로(2)에 있어서, 클럭 DCCLK의 반전시에서의 과도적인 관통 전류 I3, I4를 억제함과 함께, 출력 전위 VBB의 상승을 억제하기 위해,

배선(23)의 저항치 R13>배선(21)의 저항치 R11

배선(23)의 저항치 R13>배선(22)의 저항치 R12

라는 관계를 충족시키도록, 저항치 R11, R12, R13을 설정한다. 즉, 저항치 R11, R12를 작게 함으로써, 클럭 DCCLK의 반전에 의한 전위 V3, V4의 반전을 급속히 하여, 관통 전류 I3, I4를 억제할 수 있다. 또한, 저항치 R13을 저항치 R11, R12보 다 크게 설정함으로써, 관통 전류 I3을 억제하여, 출력 전위 VBB의 상승을 억제할 수 있다. 관통 전류 I3, I4의 억제 효과, 출력 전위 VBB의 상승의 억제 효과를 충분히 얻기 위해, 저항치 R13은, 각각 저항치 R11, R12보다 2배 이상 큰 것이 바람직하다.

배선(21, 22, 23)의 글래스 기판(100) 위의 부분은, 예를 들면 알루미늄 배선으로 형성할 수 있다. 도 3에 도시한 바와 같이, 배선(21, 22, 23)은 마이너스 전원 발생 회로(2)와 단자 P11, P12, P13 사이에 배치된다. 그리고, 그들의 배선 길이 L은 동일하며, 배선 폭을 서로 다르게 함으로써 저항치 R11, R12, R13을 전술한 관계를 충족시키도록 조정할 수 있다. 즉, 배선(21)의 배선 폭을 W11, 배선(22)의 배선 폭을 W12, 배선(23)의 배선 폭을 W13으로 하면, W13<W11, W13<W12라는 관계로 하는 것이다.

<제3 실시 형태>

제1, 제2 실시 형태의 전원 회로는, 드라이버 IC(3)로 전용의 클럭을 작성하는데, 본 실시 형태의 전원 회로에 있어서는, 액티브 매트릭스형 액정 표시 장치의 수평 주사 신호, 수직 주사 신호를 작성하기 위한 기존의 신호인 수평 클럭 HCLK, 수직 클럭 VCLK를 이용하여, 전원 회로 구동용 클럭 DCCLK, XDCCLK를 작성한다.

도 5에 도시한 바와 같이, 수평 클럭 HCLK, 수직 클럭 VCLK는 드라이버 IC(3A)로부터 출력된다. 수평 클럭 HCLK, 수직 클럭 VCLK는 구동 능력이 높지 않은 경우가 많다. 따라서, 수평 클럭 HCLK, 수직 클럭 VCLK는 버퍼 회로(4)(본 발명의 「버퍼 회로」의 일례)를 통하게 됨으로써 그 파형이 정형되고, 전원 회로 구 동용 클럭 DCCLK, XDCCLK가 작성된다. 버퍼 회로(4)는 복수의 인버터로 구성할 수 있다. 클럭 DCCLK, XDCCLK는 제1 실시 형태와 마찬가지로, 대응하는 플라잉 컨덴서 C1, C2, C11, C12에 인가된다. 드라이버 IC(3A), 버퍼 회로(4)는 액티브 매트릭스형 액정 표시 장치의 글래스 기판(100) 위에 설치된다.

다른 구성에 대해서는, 제1 실시 형태 또는 제2 실시 형태와 동일하며, 제1 실시 형태와 같이, 플라잉 컨덴서로부터 전원 발생 회로까지의 배선의 저항치를 드라이버 IC의 입력 전원에서부터 전원 발생 회로까지의 배선의 저항치보다 작게 하거나, 제2 실시 형태와 같이, 플라잉 컨덴서로부터 전원 발생 회로까지의 배선의 저항치를 출력 컨덴서로부터 전원 발생 회로까지의 배선의 저항치보다 작게 함으로써, 클럭의 반전시에 발생하는 불필요한 관통 전류를 억제하여, 출력 전위의 부족, 소비 전력의 증가를 억제할 수 있다.

<제4 실시 형태>

본 실시 형태에 따른 전원 회로에 있어서는, 도 6에 도시한 바와 같이, 플라잉 컨덴서 C1, C2, C1l, C12를 액티브 매트릭스형 액정 표시 장치의 글래스 기판(100) 위에 형성한 것이다. 플라잉 컨덴서 C1, C2, C11, C12는 저온 폴리실리콘 TFT 프로세스 기술에 의해 형성할 수 있다. 이 경우, 플라잉 컨덴서 C1, C2, C11, C12의 용량치는 패턴 면적의 점으로부터 제약되지만, 전원 회로의 능력이 그다지 필요시되지 않는 경우에는 문제가 없어, 외장 부품을 삭감하여 코스트 저감을 도모할 수 있다.

다른 구성에 대해서는, 제1 실시 형태 또는 제2 실시 형태와 동일하며, 제1 실시 형태와 같이, 플라잉 컨덴서로부터 전원 발생 회로까지의 배선의 저항치를 드라이버 IC의 입력 전원에서부터 전원 발생 회로까지의 배선의 저항치보다 작게 하거나, 제2 실시 형태와 같이, 플라잉 컨덴서로부터 전원 발생 회로까지의 배선의 저항치를 출력 컨덴서에서부터 전원 발생 회로까지의 배선의 저항치보다 작게 함으로써, 클럭의 반전시에 발생하는 불필요한 관통 전류를 억제하여, 출력 전위의 부족, 소비 전력의 증가를 억제할 수 있다.

금회 개시된 실시 형태는, 모든 점에서 예시로서 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는, 상기한 실시 형태의 설명이 아니라 특허 청구의 범위에 의해 나타내어지며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다. 예를 들면, 제1 내지 제4 실시 형태의 전원 회로에 있어서는, 플러스 전원 발생 회로(1)와 마이너스 전원 발생 회로(2)가 병설되어 있지만, 어느 하나의 회로만을 설치하여도 된다. 또한, 제1 내지 제3 실시 형태의 전원 회로는, 클럭의 극성의 반전에 따라 좌우의 직렬 트랜지스터 회로로부터 출력 전위가 교대로 출력되는, 쌍극 클램프 방식의 전원 회로이지만, 본 발명은 하나의 직렬 트랜지스터 회로를 이용한 단극 클램프 방식의 전원 회로에도 마찬가지로 적용할 수 있다.

또한, 전원 발생 회로는, 플라잉 컨덴서, 플라잉 컨덴서에 클럭을 공급하는 클럭 발생 회로, 전하 전송 트랜지스터를 이용하여 입력 전위를 변환 출력하는 회로이면, 제1 내지 제3 실시 형태의 회로에 한정되지 않고, 다른 타입의 회로이어도 된다.

또한, 제1 내지 제3 실시 형태의 전원 회로는, TN 모드, 수직 배향 모드(VA 모드), 횡전계를 이용한 IPS 모드, 프린지 전계를 이용한 FFS 모드 등의 액정 표시 장치에 이용하여도 상관없다. 또한, 전투과형뿐만 아니라 전반사형, 반사 투과 겸용형의 액정 표시 장치에 이용하여도 상관없다. 또한, 액정 표시 장치가 아니라, 유기 EL 디스플레이, 필드 에미션형 디스플레이에 이용하여도 된다.

도 1은, 본 발명의 제1 및 제2 실시 형태에 의한 전원 회로의 회로도.

도 2는, 본 발명의 제1 및 제2 실시 형태에 의한 정전위 발생 회로의 동작을 나타내는 파형도.

도 3은, 본 발명의 제1 및 제2 실시 형태에 의한 전원 회로의 배선의 레이아웃도.

도 4는, 본 발명의 제1 및 제2 실시 형태에 의한 부전위 발생 회로의 동작을 나타내는 파형도.

도 5는, 본 발명의 제3 실시 형태에 의한 전원 회로의 회로도.

도 6은, 본 발명의 제4 실시 형태에 의한 전원 회로의 회로도.

<도면의 주요 부분에 대한 부호의 설명>

1: 정전위 발생 회로

2: 부전위 발생 회로

3, 3A: 드라이버 IC

4: 버퍼 회로

MP1, MP2, MP11, MP12: P채널형 전하 전송 트랜지스터

MN1, MN2, MN11, MN12: N채널형 전하 전송 트랜지스터

11, 12, 13, 21, 22, 23: 배선

C1, C2, C11, C12: 플라잉 컨덴서

C3, C13: 출력 컨덴서

P1, P2, P3, 11, P13, P13: 단자

Claims

직렬 접속된 제1 및 제2 전하 전송 트랜지스터와, 상기 제1 전하 전송 트랜지스터의 소스에 입력 전위를 공급하는 제1 배선과, 상기 제2 전하 전송 트랜지스터의 드레인에 접속된 출력 컨덴서와, 상기 제1 및 제2 전하 전송 트랜지스터의 접속 노드에 제2 배선을 통하여 한쪽 단자가 접속되고, 다른쪽 단자에 클럭이 인가된 플라잉 컨덴서를 구비하고,

상기 제1 배선의 저항치는, 상기 제2 배선의 저항치보다 큰 것을 특징으로 하는 전원 회로.
제1항에 있어서,

상기 제1 배선의 저항치는, 상기 제2 배선의 저항치의 1.5배 이상인 것을 특징으로 하는 전원 회로.
제1항에 있어서,

상기 제1 및 제2 배선의 저항치는, 각각 배선 폭에 의해 조정되는 것을 특징으로 하는 전원 회로.
제1항에 있어서,

상기 클럭을 파형 정형하는 버퍼 회로를 구비하는 것을 특징으로 하는 전원 회로.
제1항에 있어서,

상기 플라잉 컨덴서는, 상기 제1 및 제2 전하 전송 트랜지스터와 동일한 기판 위에 형성된 것을 특징으로 하는 전원 회로.
직렬 접속된 제1 및 제2 전하 전송 트랜지스터와, 직렬 접속된 제3 및 제4 전하 전송 트랜지스터와, 상기 제1 및 제3 전하 전송 트랜지스터의 공통 소스에 입력 전위를 공급하는 제1 배선과, 상기 제2 및 제4 전하 전송 트랜지스터의 공통 드레인에 접속된 출력 컨덴서와, 상기 제1 및 제2 전하 전송 트랜지스터의 접속 노드인 제1 접속 노드에 제2 배선을 통하여 한쪽 단자가 접속되고, 다른쪽 단자에 제1 클럭이 인가된 제1 플라잉 컨덴서와, 상기 제3 및 제4 전하 전송 트랜지스터의 접속 노드인 제2 접속 노드에 제3 배선을 통하여 한쪽 단자가 접속되고, 다른쪽 단자에 상기 제1 클럭과 역상인 제2 클럭이 인가된 제2 플라잉 컨덴서를 구비하고,

상기 제1 및 제2 전하 전송 트랜지스터의 게이트에 상기 제2 접속 노드가 접속되고, 상기 제3 및 제4 전하 전송 트랜지스터의 게이트에 상기 제1 접속 노드가 접속되어 있고,

상기 제1 배선의 저항치는, 상기 제2 배선 및 상기 제3 배선의 각각의 저항치보다 큰 것을 특징으로 하는 전원 회로.
제6항에 있어서,

상기 제1 배선의 저항치는, 상기 제2 및 제3 배선의 저항치의 1.5배 이상인 것을 특징으로 하는 전원 회로.
제6항에 있어서,

상기 제1, 제2 및 제3 배선의 저항치는, 각각 배선 폭에 의해 조정되는 것을 특징으로 하는 전원 회로.
직렬 접속된 제1 및 제2 전하 전송 트랜지스터와, 상기 제1 전하 전송 트랜지스터의 소스에 입력 전위를 공급하는 제1 배선과, 상기 제2 전하 전송 트랜지스터의 드레인에 제4 배선을 통하여 접속된 출력 컨덴서와, 상기 제1 및 제2 전하 전송 트랜지스터의 접속 노드에 제2 배선을 통하여 한쪽 단자가 접속되고, 다른쪽 단자에 클럭이 인가된 플라잉 컨덴서를 구비하고,

상기 제4 배선의 저항치는, 상기 제2 배선의 저항치보다 큰 것을 특징으로 하는 전원 회로.
제9항에 있어서,

상기 제4 배선의 저항치는, 상기 제2 배선의 저항치의 2배 이상인 것을 특징으로 하는 전원 회로.
제10항에 있어서,

상기 제4 및 제2 배선의 저항치는, 각각 배선 폭에 의해 조정되는 것을 특징으로 하는 전원 회로.
제9항에 있어서,

상기 플라잉 컨덴서는, 상기 제1 및 제2 전하 전송 트랜지스터와 동일한 기판 위에 형성된 것을 특징으로 하는 전원 회로.
직렬 접속된 제1 및 제2 전하 전송 트랜지스터와, 직렬 접속된 제3 및 제4 전하 전송 트랜지스터와, 상기 제1 및 제3 전하 전송 트랜지스터의 공통 소스에 입력 전위를 공급하는 제1 배선과, 상기 제2 및 제4 전하 전송 트랜지스터의 공통 드레인에 제4 배선을 통하여 접속된 출력 컨덴서와, 상기 제1 및 제2 전하 전송 트랜지스터의 접속 노드인 제1 접속 노드에 제2 배선을 통하여 한쪽 단자가 접속되고, 다른쪽 단자에 제1 클럭이 인가된 제1 플라잉 컨덴서와, 상기 제3 및 제4 전하 전송 트랜지스터의 접속 노드인 제2 접속 노드에 제3 배선을 통하여 한쪽 단자가 접속되고, 다른쪽 단자에 상기 제1 클럭과 역상인 제2 클럭이 인가된 제2 플라잉 컨덴서를 구비하고,

상기 제1 및 제2 전하 전송 트랜지스터의 게이트에 상기 제2 접속 노드가 접속되고, 상기 제3 및 제4 전하 전송 트랜지스터의 게이트에 상기 제1 접속 노드가 접속되어 있고,

상기 제4 배선의 저항치는, 상기 제2 및 제3 배선의 저항치보다 큰 것을 특징으로 하는 전원 회로.
제13항에 있어서,

상기 제4 배선의 저항치는, 상기 제2 및 제3 배선의 저항치의 2배 이상인 것을 특징으로 하는 전원 회로.
제13항에 있어서,

상기 제4, 제2 및 제3 배선의 저항치는, 각각 배선 폭에 의해 조정되는 것을 특징으로 하는 전원 회로.
제1항의 전원 회로를 구비한 표시 장치.
제16항에 있어서,

상기 전원 회로는, 저온 폴리실리콘 TFT 프로세스에 의해 글래스 기판 위에 형성된 것을 특징으로 하는 표시 장치.
제9항의 전원 회로를 구비한 표시 장치.
제18항에 있어서,

상기 전원 회로는, 저온 폴리실리콘 TFT 프로세스에 의해 글래스 기판 위에 형성된 것을 특징으로 하는 표시 장치.