KR20060092104A

KR20060092104A - 시프트 레지스터 및 액정구동회로

Info

Publication number: KR20060092104A
Application number: KR1020060014521A
Authority: KR
Inventors: 치사토 이와사키
Original assignee: 알프스 덴키 가부시키가이샤
Priority date: 2005-02-16
Filing date: 2006-02-15
Publication date: 2006-08-22
Also published as: JP2006228312A; TW200634713A; CN1822088A

Abstract

본 발명은 부트스트랩동작에 의해 출력 임피던스를 저하시켜 사용하는 출력 트랜지스터의 게이트전압의 변동을 억지하여 불필요한 구동펄스의 출력을 방지시킬 수 있는 시프트 레지스터, 또 이 시프트 레지스터를 사용한 액정장치를 제공하는 것이다.

이를 위하여 본 발명의 시프트 레지스터는, 종속접속된 복수의 스테이지를 가지고, 입력 데이터를 시프트하여 입력 데이터의 시프트동작을 행하는 시프트 레지스터 이고, 각 스테이지에 있어서, 출력 트랜지스터의 게이트에 접속되는 입력 데이터를 입력하는 제 1 다이오드와, 출력 트랜지스터의 게이트 및 소스 사이에 접속된 콘덴서와, 출력 트랜지스터의 게이트 및 소스 사이에, 콘덴서와 병렬로 접속된 클램핑 트랜지스터를 가지고, 클램핑 트랜지스터의 소스가 출력 트랜지스터의 소스에 접속되고, 클램핑 트랜지스터의 드레인이 출력 트랜지스터의 게이트에 접속되어 있다.

Description

시프트 레지스터 및 액정구동회로{SHIFT REGISTER AND LIQUID CRYSTAL DRIVING CIRCUIT}

도 1은 본 발명의 제 1 및 제 2 실시형태에 의한 시프트 레지스터의 구성예를 나타내는 블럭도,

도 2는 도 1에 있어서의 제 1 실시형태에 의한 스테이지(n)의 회로의 구성예를 나타내는 개념도,

도 3은 도 1의 시프트 레지스터의 동작을 나타내는 파형도,

도 4는 도 2의 스테이지(n)의 구성을 사용한 도 1의 시프트 레지스터에 있어서의 시뮬레이션 결과의 파형을 나타내는 도,

도 5는 도 1에 있어서의 제 2 실시형태에 의한 스테이지(n)의 회로의 구성예를 나타내는 개념도,

도 6은 도 5의 스테이지(n)의 구성을 사용한 시프트 레지스터에 있어서의 시뮬레이션 결과의 파형을 나타내는 도,

도 7은 액정표시장치의 구성예를 나타내는 개념도,

도 8은 종래예에 의한 시프트 레지스터의 구성을 나타내는 블럭도,

도 9는 도 8의 각 스테이지인 스테이지의 회로구성을 나타내는 개념도,

도 10은 도 8의 시프트 레지스터의 동작예를 나타내는 파형도,

도 11은 도 8의 시프트 레지스터에 있어서의 시뮬레이션 결과의 파형을 나타내는 도이다.

※ 도면의 주요부분에 대한 부호의 설명

1, 2, 3, 4, n : 스테이지 A, B : 접속점

C1, C2 : 콘덴서 D1, D2, D3 : 다이오드

M1 : 출력 트랜지스터 M2, M3 : 트랜지스터

Mout1, Mout2, Mout3, Mout4, Moutn : 단자

본 발명은 예를 들면 액정 디스플레이 등의 액정 표시장치에 설치하여 주사 구동신호를 주는 시프트 레지스터 및 그것을 사용한 액정 구동회로에 관한 것이다.

예를 들면, 컴퓨터의 표시장치 및 텔레비전에 사용하고 있는 능동 메트릭스형의 액정 표시장치에 있어서는, 영상 신호선(열배선)과 주사 구동 신호선(행배선)이 메트릭스형상으로 설치되어 있고, 이들 배선의 교점에 각 화소의 액정을 구동하는 박막 트랜지스터 등의 스위칭소자가 설치되어 있다.

그리고 복수의 주사 구동 신호선에 이들 신호선을 차례로 주사하여 하나의 주사 구동 신호선상의 모든 스위칭소자를 일시적으로 도통상태(온상태)로 하는 주사구동신호가 주어지고, 영상신호선에 대해서는 주사 구동 신호선에 동기하여 영상신호가 공급된다.

여기서 복수의 주사 구동 신호선에 대하여 차례로 공급하는 동작을 행하는 것이 시프트 레지스터가다.

도 7에 나타내는 바와 같이 표시부에 있어서, 행배선 및 열배선이 매트릭스상에 복수로 설치되어 있고, 이 행배선 및 열배선의 교차부에, 액정에 대한 전압인가를 제어하는 스위칭소자(트랜지스터)와 제어되는 액정부에 의하여 구성되는 액정소자가 배치된 능동 메트릭스회로로 되어 있다.

게이트 드라이버(시프트 레지스터)가 행배선(주사선)을 시계열로 소정의 전압을 인가시켜 온상태로 하고, 열배선의 드라이버가 이 타이밍에 동기시켜 소스에 소정의 전압을 인가(신호선에 의해 인가)함으로써 액정의 광학상태를 변경시켜 액정표시장치를 구동하게 된다.

그리고 액정소자를 구동시키기 위하여 도 7에 있어서 게이트 드라이버를 박막 트랜지스터에 의해 제조하는 것이 행하여지고 있다(예를 들면, 특허문헌 1 참조).

이때 행배선에 전압을 인가하는 게이트 드라이버를 고속으로 동작시키고, 또한 충분한 전류량을 행배선에 공급시키는 것이 필요하게 된다.

여기서 게이트 드라이버는 도 8에 나타내는 바와 같이 복수의 SR(시프트 레지스터) 스테이지의 단수를 가지는 시프트 레지스터로 구성되어 있다.

그리고 각 SR 스테이지가 도 9에 나타내는 구성으로 되어 있고, 이 SR 스테이지가 도 8에 나타내는 바와 같이 캐스캐이드접속되어, 차례로 각 SR 스테이지가 열배선에 구동펄스로서 전압을 인가하여 액정소자의 박막 트랜지스터의 게이트에 소정의 전압을 인가하는 게이트 드라이버로서의 기능을 하고 있다.

또 각 SR 스테이지는, 후단의 구동펄스를 클램핑·트랜지스터(25)의 게이트에 인가됨으로써, 출력 트랜지스터(16)의 게이트전압(노드 P)이 접지레벨로 저하하여 출력 트랜지스터(16)가 오프상태, 즉 구동펄스를 출력하지 않는 대기상태로 리세트된다.

여기서 도 10의 구동파형을 나타내는 파형도에 있어서, 도 9에 있어서의 노드(P1)에, 구동펄스(위상 시프트클럭) 출력 전후에 있어서, 출력 트랜지스터(16)를 충분히 온상태(온저항이 충분히 낮은 상태)로 하는 게이트전압(Vgs)(게이트- 소스전압)이 인가되도록 시프트 레지스터는 설계되어 있다.

도 10에 있어서 가로축은 시각을 나타내고, 세로축은 파형의 레벨을 나타내고 있다.

[특허문헌 1]

일본국 특개평08-87897호 공보

상기한 각 스테이지의 대기상태로의 이행처리에 있어서, 후단이 출력하는 구동펄스에 의하여 클램핑·트랜지스터(25)를 온상태로 하기 위하여 게이트에 펄스가 인가되어 있을 때에만 클램핑 트랜지스터(25)에 대하여 스트레스를 주게 되고, 잉여 스트레스의 인가를 저감시키고 있다.

그러나 각 SR 스테이지는, 후단이 대기상태가 되고, 클램핑·트랜지스터(25)가 오프로 되어 있는 기간, 노드(P)가 소정의 전압에 클램핑되어 있지 않은 플로팅상태가 되어, 노이즈에 의하여 노드(P)의 전압이 변동하는 불안정한 상태가 생긴 다.

즉, 출력 트랜지스터(16)는 클럭(C1)이 소정의 타이밍에 의해 드레인 전극 배선(14)에 입력되어 있고, 클램핑·트랜지스터(25)가 오프상태일 때, 클럭(C1)이 입력되면 노드(P)의 전압이 변동하게 된다.

그리고 출력 트랜지스터(16)는 이 노드(P)의 전압변동에 의하여 도 11에 나타내는 바와 같이, 자신이 구동펄스의 출력을 제한받고 있는 타이밍에 있어서, 노이즈적인 구동펄스를 출력하여 표시장치를 구동한다.

도 11(시뮬레이션결과)에 나타내는 바와 같이 풀다운·트랜지스터(17)에 의하여 상기 노이즈적인 구동펄스의 직류성분을 노드(13)(출력배선)에 있어서 제거하는 것은 어느 정도 가능하나, 펄스형상의 전위변동을 완전하게 제거할 수는 없다.

도 11에 있어서, 상부분이 클럭(C1)의 입력파형을 나타내고, 하부분이 출력단자에 있어서의 구동펄스(OUTn)의 파형을 나타내고 있고, 또 가로축이 시각이고, 세로축이 출력파형의 전위이다.

따라서 시프트 레지스터로서의 동작은 정상이어도 표시장치의 불필요한 표시소자를 구동하여 표시화상의 콘트라스트를 저하시켜 버리기 때문에, 표시장치의 주사회로에 적용하는 게이트 드라이버로서 사용하는 것은 바람직하지 않다.

또, 풀다운·트랜지스터(17)가 경시변화에 의하여 열화됨으로써, 풀다운저항이 높아져 노드(13)에 있어서의 노이즈의 직류성분도 억제할 수 없게 된다.

이 결과, 시프트 레지스터는 표시장치의 주사회로로서의 기능을 가지지 않게 되어 표시장치에 있어서의 표시처리를 정상으로 행하는 것이 불가능하게 된다.

상기한 시프트 레지스터의 구성에 있어서, 노드(P)의 전압변동에 의해 출력 트랜지스터(16)가 오동작하여 불필요한 구동펄스를 출력시키지 않게 하기 위하여 노드(P)가 항시 접지레벨에 풀다운되어 있는 것이 바람직하다.

그러나 노드(P)를 항상 접지하는 구성은, 노드(P)를 풀다운하는 중간회로가 사용되고, 이 중간회로를 구성하는 트랜지스터에 잉여 스트레스가 인가되지 않도록 복잡한 보상회로를 설치할 필요가 있어, 회로구성 및 그 배선에 의해 회로규모가 커진다는 문제가 있다.

본 발명은 이와 같은 사정을 감안하여 이루어진 것으로, 부트스트랩동작에 의해 출력 임피던스를 저하시켜 사용하는 출력 트랜지스터의 게이트전압의 변동을 억지하여, 불필요한 구동펄스의 출력을 방지시킬 수 있는 시프트 레지스터, 또 이 시프트 레지스터를 사용한 액정장치를 제공하는 것을 목적으로 한다.

본 발명의 시프트 레지스터는, 종속접속된 복수의 스테이지를 가지고, 입력 데이터를 위상이 다른 복수의 클럭에 의해 시프트하여, 상기 입력 데이터가 입력되면 출력 트랜지스터의 드레인에 입력되는 클럭을, 위상 시프트 클럭으로서 소스로부터 출력하여 출력신호의 시프트동작을 행하는 시프트 레지스터가고, 상기 각 스테이지에 있어서, 상기 출력 트랜지스터의 게이트에 접속되는 상기 입력 데이터를 입력하는 제 1 다이오드와, 상기 출력 트랜지스터의 게이트 및 소스 사이에 접속된 콘덴서와, 상기 출력 트랜지스터의 게이트 및 소스 사이에 상기 콘덴서와 병렬로 접속된 클램핑 트랜지스터를 가지고, 상기 클램핑 트랜지스터의 소스가 상기 출력 트랜지스터의 소스에 접속되고, 상기 클램핑 트랜지스터의 드레인이 상기 출력 트랜지스터의 게이트에 접속되어 있다.

이에 의하여 본 발명의 시프트 레지스터는 클램핑 트랜지스터가 출력 트랜지스터의 게이트를 소정의 전위에 클램핑시킴으로써, 출력 트랜지스터의 게이트에 있어서의 노이즈에 의한 전위변동을 억제하는 것이 가능하게 되고, 출력 트랜지스터가 불필요한 구동펄스를 출력하는 오동작을 방지할 수 있다.

또, 본 발명의 시프트 레지스터는 출력 트랜지스터의 게이트에 있어서의 전위변동을 억제하기 위하여 후단의 출력펄스를 포함하여 다른 회로로부터의 제어신호를 필요로 하지 않기 때문에, 회로나 배선이 복잡한 구성이 되지 않아 회로규모를 증대시키는 일이 없다.

본 발명의 시프트 레지스터는 상기 클램핑 트랜지스터가 스테이지가 구동되는 기간에 오프상태로, 구동되지 않는 기간에 온상태로 제어되고 있다.

본 발명의 시프트 레지스터는, 상기 클램핑 트랜지스터의 게이트에 대하여 스테이지가 구동되는 기간에 출력전압이 인가되고, 스테이지가 구동되지 않는 기간에 상기 클램핑 트랜지스터의 문턱값 전압보다 높은 전압을 인가하는 제어회로를 가지고 있다.

본 발명의 시프트 레지스터는, 상기 제어회로가 상기 클램핑 트랜지스터의 소스에 애노드가 접속된 제 2 다이오드와, 상기 제 2 다이오드의 캐소드 및 접지점 사이에 거쳐 삽입된 제 2 콘덴서로 이루어지고, 상기 제 2 다이오드의 캐소드가 클 램핑 트랜지스터의 게이트에 접속되어 있다.

이에 의하여 본 발명의 시프트 레지스터는, 구동과 비구동과의 변환시에만 펄스적인 스트레스가 인가되게 되고, 클램핑 트랜지스터 및 부가적인 다른 트랜지스터의 게이트에 대하여 불필요한 잉여 스트레스를 인가할 필요가 없어, 전체의 신뢰성이 향상한다.

본 발명의 시프트 레지스터는, 상기 출력 트랜지스터의 소스 및 접지점 사이에 거쳐 삽입된 풀다운저항을 가지고 있다.

이에 의하여 본 발명의 시프트 레지스터는, 풀다운 트랜지스터에 의하여 구동되지 않는 기간에 있어서, 출력 트랜지스터의 게이트의 전위를 접지에 풀다운할 수 있기 때문에, 출력 트랜지스터의 게이트에 있어서의 노이즈에 의한 전위변동을 억제하는 것이 가능하게 되어, 출력 트랜지스터가 불필요한 구동펄스를 출력하는 오동작을 방지할 수 있다.

본 발명의 액정구동회로는, 상기 어느 하나의 구성의 시프트 레지스터가 주사선 및 신호선이 교차하여 이루어지는 능동 메트릭스회로의 주사구동신호를 생성시키기 위하여 사용되고 있다.

이에 의하여 본 발명의 액정구동회로는, 노이즈에 의해 불필요한 구동펄스의 출력을 억제하는 것이 가능하기 때문에, 표시장치에 대하여 출력되는 노이즈적인 구동펄스의 변동레벨을 콘트라스트 저하 등을 사용자가 느끼지 않을 정도, 즉 액정표시화면에 있어서의 표시품질에 영향을 주지 않는 범위로 할 수 있다.

본 발명은 액정표시장치의 기판에 a-Si 등에 의하여 형성된 시프트 레지스 터의 각 스테이지인 레지스터셀에 있어서 액정소자를 구동하는 주사구동신호인 위상 시프트 클럭(Gout)(구동펄스)을 출력하는 출력 트랜지스터의 노이즈에 의한 오동작을 방지하는 기술에 관한 것이다.

즉, 본 발명의 시프트 레지스터의 각 스테이지는 클램핑 트랜지스터가 출력 트랜지스터의 게이트의 전압변동을 억제하기 위하여 설치되어 구동펄스를 출력하지 않는 기간에 있어서, 상기 클램핑 트랜지스터가 출력 트랜지스터의 게이트의 전압을 출력 트랜지스터의 문턱값 전압을 하회하는 값으로 유지하고 있다.

이에 의하여 본 발명의 시프트 레지스터의 각 스테이지는 출력 트랜지스터의 게이트에 대하여 노이즈에 의해 변동한 전압이 인가되지 않도록 제어되기 때문에, 구동펄스를 출력하지 않는 기간에, 노이즈에 의한 오동작을 일으키지 않아, 불필요한 구동펄스를 출력하지 않는다.

< 제 1 실시형태 >

이하, 본 발명의 제 1 실시형태에 의한 도 7의 게이트 드라이버(액정구동회로)로서 사용되는 시프트 레지스터를 도면을 참조하여 설명한다. 도 1은 상기 제 1 실시형태에 의한 시프트 레지스터의 구성예를 나타내는 블럭도이다.

상기 도면에 있어서 시프트 레지스터(100)는 스테이지(레지스터셀)(1, 2, 3, 4, …)가 복수로 종속하여 접속된 구성으로 되어 있고, 외부의 클럭 제네레이터로부터 입력되는 복수상, 예를 들면 2상의 클럭(CK1, CK2)에 의하여 입력 데이터를 시프트시키고, 입력 데이터가 입력된 스테이지에서 이 스테이지에 입력되는 상의 클럭에 동기시켜 각 스테이지로부터 차례로 위상 시프트 클럭을 단자(Mout1, Mout2, Mout3, Mout4, …)에 대하여 각각 출력한다.

여기서, 각 스테이지는 2상의 클럭 중 어느 하나의 클럭이 위상순으로 입력되고, 차례로 시프트되는 입력 데이터가 자신에게 도달하였을 때에 입력되어 있는 클럭에 동기하여 출력 데이터(위상 시프트 클럭)를 출력한다.

스테이지(1)가 위상 시프트 클럭(Gout1)을 출력하고, 스테이지(2)가 위상 시프트 클럭(Gout2)을 출력하고, 스테이지(3)가 위상 시프트 클럭(Gout3)을 출력하고, 스테이지(4)가 위상 시프트 클럭(Gout4)을 출력한다.

즉, 시프트 레지스터(100)에 있어서, 스타트신호(ST)에 의하여 입력되는 입력 데이터를 상기 2층의 클럭에 의하여 차례로 시프트시키고, 입력 데이터의 입력된 스테이지가 이 스테이지에 입력되는 클럭에 동기시켜 접속된 단자(Moutn)를 거쳐 위상 시프트 클럭을 구동신호로서 액정소자에 출력한다.

스테이지(1)에는 클럭(CK1)이 입력되고, 스테이지(2)에는 클럭(CK2)이 입력되고, 스테이지(3)에는 클럭(CK1)이 입력되고, 스테이지(4)에는 클럭(CK2)이 입력되고, …, 스테이지(n)에는 클럭(m)이 입력된다.(m은, n을「2」로 나눈 나머지 수치로, 나누어 똑 떨어지는 경우는 2이다.)

다음에 도 2를 참조하여 도 1의 시프트 레지스터에 있어서의 스테이지(n)의 구성을 설명한다. 도 2는 스테이지(n)의 회로구성을 나타내는 개념도이다[다른 스테이지도 입력되는 신호가 다르나 구성은 이 스테이지(n)와 동일하다].

출력 트랜지스터(M1)는 게이트에 트랜지스터(M2)의 드레인이 접속되어 있고, 드레인에 클럭(CKm)이 입력되고, 소스가 단자(Moutm)에 접속되어 있다.

다이오드(D1)는 입력회로이고, 단자(In)에 애노드가 접속되고, 출력 트랜지스터(M1)의 게이트에 캐소드가 접속(접속점 A에서 접속)되어 있다.

이 다이오드(D1)는, 다이오드소자를 사용하여도 좋고, 도 2에 나타내는 바와 같이 트랜지스터로 구성하여도 좋으며, 이 경우 애노드로서 게이트와 드레인을 접속한 단자를 사용하고, 캐소드로서 소스를 사용한다.

콘덴서(C1)는 한쪽 끝이 출력 트랜지스터(M1)의 게이트에 접속되고, 다른쪽 끝이 출력 트랜지스터(M1)의 소스에 접속되어 있다.

다이오드(D2)는 애노드가 출력 트랜지스터(M1)의 소스에 접속되고, 캐소드가 콘덴서(C2)의 한쪽 끝(접속점 B)에 접속되어 있다.

이 다이오드(D2)는 다이오드(D1)와 마찬가지로 다이오드소자를 사용하여도 좋고, 도 2에 나타내는 바와 같이 트랜지스터로 구성하여도 좋으며, 이 경우 애노드로서 게이트와 드레인을 접속한 단자를 사용하고, 캐소드로서 소스를 사용한다.

콘덴서(C2)는 한쪽 끝이 접속점(B)에 접속되고, 다른쪽 끝이 접지되어 있으며, 다이오드(D2)와 직렬로 출력 트랜지스터(M1)와 접지점(Vss)과의 사이에 거쳐 삽입되어 있다.

트랜지스터(M2)는, 출력 트랜지스터(M1)의 클램핑 트랜지스터로서 설치되어 있고, 드레인이 출력 트랜지스터(M1)의 게이트에 접속되고, 소스가 출력 트랜지스터 (M1)의 소스에 접속되고, 게이트가 접속점(B)에 접속되어 있다.

트랜지스터(M3)는, 드레인이 트랜지스터(M2)의 게이트에 접속되고, 게이트가 다이오드(D1)의 애노드에 접속되며, 소스가 접지되어 있다.

출력 트랜지스터(M1), 트랜지스터(M2, M3)[또한 다이오드(D1, D2, D3)를 구성시키는 트랜지스터]는 모두 n 채널 FET(전계효과 트랜지스터)이다.

다음에, 도 3을 사용하여 본 발명의 제 1 실시형태에 의한 시프트 레지스터의 동작에 대하여 스테이지(n)를 기준으로 하여 설명한다. 도 3은 제 1 실시형태에 의한 시프트 레지스터에 있어서의 스테이지(n)의 동작을 나타내는 파형도이다.

스테이지(n)에 있어서는 다이오드(D1)의 애노드가 전단의 스테이지(n-1)의 단자(Toutn-1)에 접속되어 있다. 여기서 설명상 출력 트랜지스터(M1)의 드레인에 입력되는 클럭(CKm)을 CK2라 한다. 이 때문에 전단의 스테이지(n-1) 및 후단의 스테이지 (n+1)에 있어서의 출력 트랜지스터(M1)의 드레인에는 클럭(CK1)이 입력되어 있다.

시각 t1에 있어서는 스테이지(n-1)의 출력하는 구동펄스(Goutn-1)가 「L」레벨, 즉 단자(In)가 「L」레벨이기 때문에 접속점(A)의 전위가 「L」레벨로 되어 있다.

이때 출력 트랜지스터(M1)는, 게이트가 「L」레벨이기 때문에 오프상태이고, 소정의 펄스폭의 클럭(CK2)이 드레인에 입력되어 있으나, 구동펄스(Goutn)가 「L」레벨로 되어 있다.

또, 뒤에서 상세하게 설명하나, 접속점(B)이 다이오드(D2)와 콘덴서(C2)로 이루어지는 제어회로에 의하여 소정의 제어전압으로 되어 있고, 트랜지스터(M2)가 온상태로 되어 있다.

이 때문에 접속점(A)은 트랜지스터(M2)에 의하여 출력 트랜지스터(M1)의 소 스의 전위, 즉 「L」이 되고, 출력 트랜지스터(M1)는 오프상태이다.

다음에, 시각 t2에 있어서는 스테이지(n-1)의 출력하는 구동펄스(Goutn-1)가「H」레벨, 즉 단자(In)가 「H」레벨이 되기 때문에, 접속점(A)의 전위가 「H」레벨로 천이한다.

이에 의하여 트랜지스터(M3)는 구동펄스(Goutn-1)가 「H」레벨인 동안, 즉 구동펄스(Goutn-1)의 펄스 폭인 동안, 게이트에 「H」레벨이 인가되기 때문에, 콘덴서(C2)에 축적되어 있는 전하를 방전하여 접속점(B)을 「L」레벨로 한다.

한편, 시프트되어 온 입력 데이터가 「L」레벨, 즉 구동펄스(Goutn-1)가 「L」레벨인 경우, 시프트의 타이밍에 있어서, 콘덴서(C1)는 충전되지 않고, 출력 트랜지스터(M1)는 오프상태인 채가 되기 때문에 접속점(B)은 제어전압 그대로 트랜지스터 (M2)는 온상태가 된다.

이에 의하여 클럭(CKm)이 입력되어도 출력단자(Moutn)의 전압변동은 없고, 노이즈는 출력되지 않는다.

이에 의하여 트랜지스터(M2)는 오프상태가 되고, 콘덴서(C1)가 소정의 전압으로 충전된다. 즉, 접속점(B)의 전위는 콘덴서(C1)에 소정의 전압으로 충전하는 타이밍으로 오프상태가 되도록 제어되고, 콘덴서(C1)에 의한 출력 트랜지스터(M1)의 게이트전압의 부트스트랩을 가능하게 하고 있다.

그리고 출력 트랜지스터(M1)는 게이트에 「H」레벨이 인가되기 때문에, 온상태가 되나, 드레인에 클럭(CK2)이 입력되어 있지 않기 때문에 구동펄스(Goutn)를 「H」 레벨로 출력하는 일이 없다. 이 때문에 출력단자(Moutn)는 「L」레벨이다.

다음에 시각 t3에 있어서는 스테이지(n-1)의 출력이 오프상태가 되나, 다이오드(D1)에 의하여 콘덴서(C1)에는 전하가 축적된 상태, 즉 소정의 전압으로 충전되어 있다.

그리고 출력 트랜지스터(M1)는 온상태이기 때문에, 드레인에 입력되어 있는 클럭(CK2)이 「H」레벨이 되므로, 전류가 흘러 소스의 전위를 상승시킨다.

이에 의하여 콘덴서(C1)의 한쪽의 단자[출력 트랜지스터(M1)의 소스에 접속된 단자]에 전하가 공급되어 전위가 상승하고, 콘덴서(C1)의 다른쪽 단자[출력 트랜지스터(M1)의 게이트에 접속된 단자]가, 콘덴서(C1)의 전위차를 유지하기 위하여 콘덴서 (C1)의 한쪽의 단자와 동일한 전위분 상승한다(부트스트랩동작).

즉, 출력 트랜지스터(M1)는 출력 트랜지스터(M1)가 온상태이고, 클럭(CK2)이 「H」레벨로 입력됨으로써, 게이트에 인가되는 전압이 콘덴서(C1)에 의해 클럭(CK2)의 전압레벨분 승압되고, 온저항이 저하함으로써 대략 클럭(CK2)과 동일한 전압레벨 및 펄스폭의 구동펄스(Goutn)(입력 데이터)를, 다음단의 스테이지(n+1)에 출력한다.

이때 구동펄스(Goutn-1)가 「L」레벨이기 때문에 트랜지스터(M3)가 오프상태로 되어 있고, 콘덴서(C2)에 다이오드(D2)를 거쳐 출력 트랜지스터(M1)로부터 전류가 흘러 들고, 콘덴서(C2)에 전하가 축적되어 콘덴서(C2)가 소정의 전압으로 충전된다.

이에 의하여 트랜지스터(M2)는 게이트에 문턱값을 넘은 전압이 인가된 상태가되나, 게이트와 소스가 대략 동일한 전위이기 때문에, 전류가 흐르지 않는 오프 상태이다.

다음에 클럭(CK2)이 「L」레벨이 되면, 출력 트랜지스터(M1)의 소스의 전압, 즉 출력단자(Moutn)의 전위는, 온상태에 있는 출력 트랜지스터(M1)에 의하여 드레인측에 전류가 흐르게 되고, 「L」레벨이 된다.

그리고 트랜지스터(M2)는 게이트전압이 「H」레벨인 상태에서 소스의 전위가「L」 레벨이 되기 때문에 온상태가 되고, 콘덴서(C1)에 축적된 전하를 출력 트랜지스터(M1)를 거쳐 방전함으로써 접속점(A)의 전위를 「L」레벨로 한다.

이때 트랜지스터(M2)의 게이트 - 소스 사이의 용량(C3)에 의하여 콘덴서(C2)의 전위가 저하하나, 콘덴서(C2)가 충전하는 전압이 트랜지스터(M2)의 문턱값 전압보다 높은 제어전압가 되도록, 용량(C2) 및 콘덴서(C3)의 용량비를 설정하여 둔다.

이에 의하여 콘덴서(C2)에 축적된 제어전압이 게이트에 인가되어 있기 때문에 트랜지스터(M2)는 온상태 그대로이다.

다음에 시각 t4에 있어서 출력 트랜지스터(M1)는 접속점(A)이 「L」레벨로 되어 있기 때문에 오프상태이고, 클럭(CK2)도 「L」레벨이기 때문에 구동펄스(Goutn)를「H」레벨로 출력하는 일은 없다.

이때 트랜지스터(M2)는 콘덴서(C2)에 축적된 제어전압이 게이트에 인가되어 있기 때문에 온상태 그대로이다.

이 때문에 노이즈가 접속점(A)의 전위를 변동시키려고 하여도, 트랜지스터(M2)가 노이즈에 의한 접속점(A)의 전위상승을 억지하기 때문에, 출력 트랜지스터(M1)의 게이트전압의 변동이 억제되어 출력 트랜지스터(M1)가 오동작하는 것을 방 지할 수 있다.

다음에 시각 t5에 있어서 출력 트랜지스터(M1)는 게이트전압이 「L」레벨로 되어 있기 때문에 오프상태이다.

이때 클럭(CK2)이 「H」레벨이 되나, 트랜지스터(M2)가 온상태로 되어 있기 때문에, 접속점(A)의 전위변동을 억지하므로 구동펄스(Goutn)를 「H」레벨로 노이즈적으로 출력하는 바와 같이 출력 트랜지스터(M1)를 오동작시키는 일은 없다.

또 콘덴서(C1)에 축적되어 있는 전하를 방전시키기 위하여 접지된 방전용 트랜지스터를 설치하고, 이 트랜지스터를 후단 이후의 스테이지의 출력하는 구동펄스(리세트신호로서 이용)에 의해 온시키는 것이 필요없기 때문에, 스테이지 사이의 배선을 줄일 수 있어, 회로의 설치면적을 줄여 회로규모를 작게 할 수 있다.

마찬가지로 출력 트랜지스터의 게이트전압을 클램핑하기 위하여 접지된 방전용 트랜지스터(풀다운·트랜지스터나 클램핑·트랜지스터)를 설치하여, 이 트랜지스터의 게이트전압을 제어할 필요도 없기 때문에, 이 게이트전압을 제어하기 위한 회로를 설치할 필요가 없어, 회로구성 및 배선을 간이한 것으로 할 수 있다.

또, 출력단자(Moutn)와 접지점과의 사이에 풀다운저항을 거쳐 삽입하여도 좋다. 이에 의하여 도 2의 스테이지(n)의 회로에 있어서, 출력단자(Moutn)가 풀다운되어 있지 않기 때문에, 노이즈에 의해 공급된 전하가 출력단자(Moutn)에 접속된 출력배선에 축적되어 있던 경우, 출력단자(Moutn)의 전위가 서서히 상승한다.

그러나, 전하가 축적되어 가기 때문에 전위는 직류성분이고, 풀다운저항을 출력단자(Moutn)와 접지점과의 사이에 거쳐 삽입시킴으로써, 이 전위를 상승은 용 이하게 억제할 수 있다.

또한, 상기한 바와 같이 출력단자(Moutn)에 축적되는 직류성분을 제거할 뿐 이기 때문에 종래회로에 비교하여 고저항의 풀다운저항으로 좋고, 회로가 가지는 기생저항으로도 충분한 경우를 생각할 수 있다.

종래예의 시뮬레이션결과(도 11 참조)에 대응시켜 클램핑 트랜지스터인 트랜지스터(M2) 및 제어회로로서의 다이오드(D2), 콘덴서(C2) 이외, 다른 트랜지스터 및 콘덴서의 정수를 동일하게 하여 행한 제 1 실시형태에 있어서의 시뮬레이션결과를 도 4에 나타낸다.

도 4에 있어서 상부분이 클럭(CKm)의 입력파형을 나타내고, 하부분이 출력단자(Moutn)에 있어서의 구동펄스(Goutn)의 파형을 나타내고 있고, 또 가로축이 시각 이고, 세로축이 출력파형의 전위이다.

도 11과 비교하여, 클럭(CKm)이 입력되어 있을 때의 출력단자(Goutn)의 전압변동이 없는 것을 알 수 있다.

또, 시뮬레이션에 있어서 종래예에서 설정한 풀다운저항[트랜지스터(17)]에 비교하여 제 1 실시형태에서는 보다 고저항, 예를 들면 종래예가 1M(메가)Ω이라 하면, 제 1 실시형태에서는 100 MΩ의 저항을 사용하여 동작확인을 행하였으나, 출력단자 (Moutn)에 접속된 출력배선의 전위변동은 도 4에 나타내는 바와 같이 아주 작은 레벨로 억제되는 것을 알 수 있었다.

따라서 구동펄스(Goutn)를 「H」레벨로 출력할 때, 풀다운저항을 접속함에 의한 전압강하를 풀다운저항의 저항값을 상승시킴으로써 억제할 수 있고, 출력 트 랜지스터(M1)의 구동력을 저하시킬 수 있어 소비전력을 적게 하는 것도 가능하다.

또, 상기한 트랜지스터(M2)의 동작을 전원투입 직후부터 행하게 하는 것은 콘덴서(C2)에 대하여 다이오드(D3)를 사용하여 트랜지스터(M2)가 온상태가 되는 제어전압을 접속점(B)에 인가시킴으로써 용이하게 행할 수 있다.

이 다이오드(D3)는 반드시 설치할 필요가 있는 것은 아니고, 상기한 바와 같은 경우에 대응하여 적시에 설치하도록 한다.

또한 제 1 실시형태에 의한 시프트 레지스터를 도 5에 나타내는 액정표시장치의 게이트 드라이버에 사용하는 경우, 표시부의 열방향의 양쪽에 시프트 레지스터를 레이아웃하는 지그재그구성이 바람직한 경우가 있다.

이 경우에 시프트 레지스터에 있어서 다음단 이후의 스테이지의 구동펄스를 리세트신호로서 배선할 필요가 없기 때문에, 배선이 용이하게 되어 본 발명의 특징이 살려진다.

< 제 2 실시형태 >

다음에 제 2 실시형태를 도 5에 나타낸다. 본 발명의 제 2 실시형태는, 제 1실시형태와 마찬가지로 도 7의 게이트 드라이버(액정구동회로)로서 사용할 수 있다. 도 5의 게이트 드라이버구성은, 도 2에 나타내는 제 1 실시형태와 동일하고, 다른 점은 다이오드(D3)의 애노드가 출력단자(Moutn)에 접속되어 있지 않고, 출력 트랜지스터(M1)의 드레인에 접속되어 있는 구성이다.

이 경우, 콘덴서(C2)는 클럭(CKm)이 「H」레벨이 될 때마다 충전이 반복되고, 클럭(CKm)의 「H」레벨의 전위와 대략 동일한 전압값을 유지한다.

이 때문에 접속점(B), 즉 트랜지스터(M2)의 게이트전압은 도 6에 나타내는 바와 같이 클럭(CKm)의 「H」레벨의 전위와 대략 동일한 전압값이 인가되게 된다.

도 6은 도 4와 동일한 조건으로 행한 시뮬레이션결과를 나타내고 있고, 가로축이 시각이고, 세로축이 각 파형의 전위레벨을 나타내고 있다.

따라서 시뮬레이션결과로부터 알 수 있는 바와 같이, 제 2 실시형태는 제 1 실시형태와 마찬가지로 구동펄스(Goutn)를 출력할 때 이외에, 출력 트랜지스터(M1)의 드레인에 대하여 클럭(CKm)이 입력되어도 출력단자(Moutn)에 있어서, 도 11에 나타내는 종래예와 같은 노이즈가 발생하는 일은 없다.

또, 상기한 제 1 및 제 2 실시형태에 의한 시프트 레지스터의 회로구성은, a-Si(아몰퍼스실리콘) TFT(박막트랜지스터)뿐만 아니라, 다결정 실리콘(TFT)의 게이트 드라이버나 단결정 실리콘의 드라이버 IC(집적회로)에도 적용하는 것이 가능하다.

이상 설명한 바와 같이 본 발명에 의하면 클램핑 트랜지스터가 출력 트랜지스터의 게이트를 소정의 전위에 클램핑시킴으로써, 회로나 배선을 복잡한 구성으로 하지 않고, 회로규모를 증대시키는 일 없이, 출력 트랜지스터의 게이트에 있어서의 노이즈에 의한 전위변동을 억제하여 출력 트랜지스터가 불필요한 구동펄스를 출력하는 오동작을 방지하는 것이 가능하게 된다.

Claims

종속접속된 복수의 스테이지를 가지고, 입력 데이터를 위상이 다른 복수의 클럭에 의하여 시프트하고, 상기 입력 데이터가 입력되면 출력 트랜지스터의 드레인에 입력되는 클럭을, 위상 시프트 클럭으로서 소스로부터 출력하여 출력신호의 시프트동작을 행하는 시프트 레지스터에 있어서,

상기 각 스테이지에서,

상기 출력 트랜지스터의 게이트에 접속되는, 상기 입력 데이터를 입력하는 제 1 다이오드와,

상기 출력 트랜지스터의 게이트 및 소스 사이에 접속된 콘덴서와,

상기 출력 트랜지스터의 게이트 및 소스 사이에 상기 콘덴서와 병렬로 접속된 클램핑 트랜지스터를 가지고,

상기 클램핑 트랜지스터의 소스가 상기 출력 트랜지스터의 소스에 접속되고, 상기 클램핑 트랜지스터의 드레인이 상기 출력 트랜지스터의 게이트에 접속되어 있는 것을 특징으로 하는 시프트 레지스터.
제 1항에 있어서,

상기 클램핑 트랜지스터가, 스테이지가 구동되는 기간에 오프상태로, 구동되지않는 기간에 온상태로 제어되는 것을 특징으로 하는 시프트 레지스터.
제 2항에 있어서,

상기 클램핑 트랜지스터의 게이트에 대하여, 스테이지가 구동되는 기간에 출력전압이 인가되고, 스테이지가 구동되지 않는 기간에 상기 클램핑 트랜지스터의 문턱값 전압보다 높은 전압을 인가하는 제어회로를 가지는 것을 특징으로 하는 시프트 레지스터.
제 3항에 있어서,

상기 제어회로가,

상기 클램핑 트랜지스터의 소스에 애노드가 접속된 제 2 다이오드와,

상기 제 2 다이오드의 캐소드 및 접지점 사이에 거쳐 삽입된 제 2 콘덴서로 이루어지고,

상기 제 2 다이오드의 캐소드가 클램핑 트랜지스터의 게이트에 접속되어 있는 것을 특징으로 하는 시프트 레지스터.
제 4항에 있어서,

상기 출력 트랜지스터의 소스 및 접지점 사이에 거쳐 삽입된 풀다운저항을 가지는 것을 특징으로 하는 시프트 레지스터.
제 1항에 기재된 시프트 레지스터가, 주사선 및 신호선이 교차하여 이루어지는 능동 메트릭스회로의 주사구동신호를 생성시키기 위하여 사용되고 있는 것을 특 징으로 하는 액정구동회로.