CN208938619U - 移位寄存器单元、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元、栅极驱动电路和显示装置 Download PDF

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Abstract

本实用新型提供一种移位寄存器单元、栅极驱动电路和显示装置。所述移位寄存器单元包括输出电路和储能电路；所述输出电路分别与上拉节点、栅极驱动信号输出端和输出电压信号输入端连接，用于在所述上拉节点的电位的控制下，导通或断开所述栅极驱动信号输出端与所述输出电压信号输入端之间的连接；所述储能电路分别与所述上拉节点和所述栅极驱动信号输出端连接，用于在栅极驱动信号输出阶段，控制所述上拉节点的电位，以使得所述输出电路导通所述栅极驱动信号输出端与所述输出电压信号输入端之间的连接。本实用新型在栅极驱动信号输出阶段，能够维持上拉节点的电位，以使得能够正常输出栅极驱动信号。

Description

移位寄存器单元、栅极驱动电路和显示装置
技术领域
本实用新型涉及显示驱动技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路和显示装置。
背景技术
在现有的栅极驱动电路中，上拉节点与上拉节点保持电容的一个电极板电连接低电压端，从而使得在输出阶段，所述上拉节点保持电容不会对上拉节点的电位的升高发挥作用，仅能保持输出晶体管的栅极的电位，由于此时栅极驱动信号输出端的电位上升为高电平，可能导致输出晶体管误关断，进而影响栅极驱动信号输出。
实用新型内容
本实用新型的主要目的在于提供一种移位寄存器单元、栅极驱动电路和显示装置，解决现有技术中栅极驱动信号输出不稳定的问题。
为了达到上述目的，本实用新型提供了一种移位寄存器单元，包括输出电路和储能电路；
所述输出电路分别与上拉节点、栅极驱动信号输出端和输出电压信号输入端连接，用于在所述上拉节点的电位的控制下，导通或断开所述栅极驱动信号输出端与所述输出电压信号输入端之间的连接；
所述储能电路分别与所述上拉节点和所述栅极驱动信号输出端连接，用于在栅极驱动信号输出阶段，控制所述上拉节点的电位，以使得所述输出电路导通所述栅极驱动信号输出端与所述输出电压信号输入端之间的连接。
实施时，所述储能电路包括第一存储电容；
所述第一存储电容的第一端与所述上拉节点连接，所述第一存储电容的第二端与所述栅极驱动信号输出端连接。
实施时，本实用新型所述的移位寄存器单元还包括下拉节点复位电路，分别与下拉节点、所述栅极驱动信号输出端和下拉复位电压输入端连接，用于在所述栅极驱动信号输出端的控制下，导通或断开所述下拉节点与所述下拉复位电压输入端之间的连接。
实施时，所述下拉节点复位电路包括下拉节点复位晶体管；
所述下拉节点复位晶体管的栅极与所述栅极驱动信号输出端连接，所述下拉节点复位晶体管的第一极与所述下拉节点连接，所述下拉节点复位晶体管的第二极与所述下拉复位电压输入端连接。
实施时，所述输出电路包括输出晶体管，所述输出晶体管的栅极与所述上拉节点连接，所述输出晶体管的第一极与所述输出电压信号输入端连接，所述输出晶体管的第二极与所述栅极驱动信号输出端连接。
实施时，所述输出电压信号输入端为输出时钟信号输入端。
实施时，本实用新型所述的移位寄存器单元还包括输出复位电路、上拉节点控制电路和下拉节点控制电路；
所述输出复位电路分别与下拉节点、所述栅极驱动信号输出端和第一电压输入端连接，用于在所述下拉节点的电位的控制下，导通或断开所述栅极驱动信号输出端与所述第一电压输入端之间的连接；
所述上拉节点控制电路与所述上拉节点连接，用于控制所述上拉节点的电位；
所述下拉节点控制电路与所述下拉节点连接，用于控制所述下拉节点的电位。
实施时，所述上拉节点控制电路还分别与下拉节点、相邻上一级栅极驱动信号输出端、相邻下一级栅极驱动信号输出端、正向扫描控制端和反向扫描控制端连接，用于在所述下拉节点的控制下，控制导通或断开所述上拉节点与第一电压输入端之间的连接，在所述相邻上一级栅极驱动信号输出端的控制下，控制导通或断开所述正向扫描控制端与所述上拉节点之间的连接，在所述相邻下一级栅极驱动信号输出端的控制下，控制导通或断开所述反向扫描控制端与所述上拉节点之间的连接。
实施时，所述上拉节点控制电路包括第一上拉控制晶体管、第二上拉控制晶体管和第三上拉控制晶体管；
所述第一上拉控制晶体管的栅极与所述相邻上一级栅极驱动信号输出端连接，所述第一上拉控制晶体管的第一极与所述上拉节点连接，所述第二上拉控制晶体管的第二极与正向扫描控制端连接；
所述第二上拉控制晶体管的栅极与所述相邻下一级栅极驱动信号输出端连接，所述第二上拉控制晶体管的第一极与反向扫描控制端连接，所述第二上拉控制晶体管的第二极与所述上拉节点连接；
所述第三上拉控制晶体管的栅极与所述下拉节点连接，所述第三上拉控制晶体管的第一极与所述上拉节点连接，所述第三上拉控制晶体管的第二极与第一电压输入端连接。
实施时，所述下拉节点控制电路还与所述上拉节点、正向扫描控制端、正向扫描时钟信号输入端、反向扫描控制端、反向扫描时钟信号输入端、第一电压输入端和第二电压输入端连接，用于在所述正向扫描控制端的控制下，导通或断开所述正向扫描时钟信号输入端与下拉控制节点之间的连接，在所述反向扫描控制端的控制下，导通或断开所述反向扫描时钟信号输入端与下拉控制节点之间的连接，并在所述下拉控制节点的电位的控制下，导通或断开所述下拉节点与所述第二电压输入端之间的连接，并在所述上拉节点的控制下，导通或断开所述下拉节点与所述第一电压输入端之间的连接。
实施时，所述下拉节点控制电路包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管和第四下拉控制晶体管；
所述第一下拉控制晶体管的栅极与所述正向扫描控制端连接，所述第一下拉控制晶体管的第一极与所述正向扫描时钟信号输入端连接，所述第一下拉控制晶体管的第二极与所述下拉控制节点连接；
所述第二下拉控制晶体管的栅极与所述反向扫描控制端连接，所述第二下拉控制晶体管的第一极与所述反向扫描时钟信号输入端连接，所述第二下拉控制晶体管的第二极与所述下拉控制节点连接；
所述第三下拉控制晶体管的栅极与所述下拉控制节点连接，所述第三下拉控制晶体管的第一极与所述下拉节点连接，所述第三下拉控制晶体管的第二极与所述第二电压输入端连接；
所述第四下拉控制晶体管的栅极与所述上拉节点连接，所述第四下拉控制晶体管的第一极与所述第一电压输入端连接，所述第四下拉控制晶体管的第二极与所述下拉节点连接。
实施时，所述输出复位电路包括：
输出复位晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电压输入端连接；以及，
第二存储电容，第一端与所述下拉节点连接，第二端与所述第一电压输入端连接。
本实用新型实施例所述的栅极驱动电路包括多级上述的移位寄存器单元。
本实用新型实施例所述的显示装置包括上述的栅极驱动电路。
与现有技术相比，本实用新型所述的移位寄存器单元、栅极驱动电路和显示装置在栅极驱动信号输出阶段，能够维持上拉节点的电位，以使得能够正常输出栅极驱动信号。
附图说明
图1是本实用新型实施例所述的移位寄存器单元的结构图；
图2是本实用新型另一实施例所述的移位寄存器单元的结构图；
图3是本实用新型又一实施例所述的移位寄存器单元的结构图；
图4是本实用新型再一实施例所述的移位寄存器单元的结构图；
图5是本实用新型又一实施例所述的移位寄存器单元的结构图；
图6是本实用新型再一实施例所述的移位寄存器单元的结构图；
图7是本实用新型所述的移位寄存器单元的第一具体实施例的电路图；
图8是本实用新型所述的移位寄存器单元的第一具体实施例在正向扫描时的工作时序图；
图9是本实用新型所述的移位寄存器单元的第一具体实施例在反向扫描时的工作时序图；
图10是本实用新型所述的移位寄存器单元的第二具体实施例的电路图；
图11是本实用新型所述的移位寄存器单元的第二具体实施例在正向扫描时的工作时序图；
图12是本实用新型所述的移位寄存器单元的第二具体实施例在反向扫描时的工作时序图；
图13是本实用新型所述的移位寄存器单元的第三具体实施例的电路图；
图14是本实用新型所述的移位寄存器单元的第三具体实施例在正向扫描时的工作时序图；
图15是本实用新型所述的移位寄存器单元的第三具体实施例在反向扫描时的工作时序图；
图16是本实用新型所述的移位寄存器单元的第四具体实施例的电路图；
图17是本实用新型所述的移位寄存器单元的第四具体实施例在正向扫描时的工作时序图；
图18是本实用新型所述的移位寄存器单元的第四具体实施例在反向扫描时的工作时序图；
图19是本实用新型所述的栅极驱动电路包括的四级移位寄存器单元的结构示意图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
本实用新型所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实用新型实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
如图1所示，本实用新型实施例所述的移位寄存器单元包括输出电路11和储能电路12；
所述输出电路11分别与上拉节点PU、栅极驱动信号输出端OUT和输出电压信号输入端SIn连接，用于在所述上拉节点PU的电位的控制下，导通或断开所述栅极驱动信号输出端OUT与所述输出电压信号输入端SIn之间的连接；
所述储能电路12分别与所述上拉节点PU和所述栅极驱动信号输出端OUT连接，用于在栅极驱动信号输出阶段，控制所述上拉节点PU的电位，以使得所述输出电路11导通所述栅极驱动信号输出端OUT与所述输出电压信号输入端SIn之间的连接。
本实用新型通过将储能电路12的第二端设置为与栅极驱动信号输出端OUT连接，以使得在栅极驱动信号输出阶段，能够维持上拉节点PU的电位，以使得能够正常输出栅极驱动信号。
在本实用新型实施例中，储能电路12的一端电连接所述上拉节点PU，所述储能电路12的另一端电连接栅极驱动信号输出端OUT，在实际操作时，所述储能电路12可以包括第一存储电容，当所述栅极驱动信号输出端OUT输出高电平，由于第一存储电容的自举作用，在栅极驱动信号输出阶段所述上拉节点PU的电位持续升高，输出电路包括的输出晶体管的栅源电压变大，保证所述输出晶体管充分开启，不会因为栅极驱动信号输出端OUT的电压逐渐增大而使得所述输出晶体管误关断，进而保证栅极驱动输出电压的稳定性。
在具体实施时，所述输出电压信号输入端SIn可以为输出时钟信号输入端，但不以此为限。
具体的，如图2所示，所述储能电路12可以包括第一存储电容C1；
所述第一存储电容C1的第一端与所述上拉节点PU连接，所述第一存储电容C1的第二端与所述栅极驱动信号输出端OUT连接。
在具体实施时，本实用新型实施例所述的移位寄存器单元还可以包括下拉节点复位电路，分别与下拉节点、所述栅极驱动信号输出端和下拉复位电压输入端连接，用于在所述栅极驱动信号输出端的控制下，导通或断开所述下拉节点与所述下拉复位电压输入端之间的连接。
如图3所示，在图1所示的移位寄存器单元的实施例的基础上，本实用新型实施例所述的移位寄存器单元还包括下拉节点复位电路13，分别与下拉节点PD、所述栅极驱动信号输出端OUT和下拉复位电压输入端ReIn连接，用于在所述栅极驱动信号输出端OUT的控制下，导通或断开所述下拉节点PD与所述下拉复位电压输入端ReIn之间的连接。
该下拉节点复位电路13能够在栅极驱动信号输出阶段保证下拉节点PD的电压是无效电压，使得相应的输出复位晶体管关断，不会影响栅极驱动信号输出。
所述无效电压指的是能够使得栅极接入其的晶体管关断的电压。
在具体实施时，所述下拉复位电压输入端ReIn可以为低电压端，但不以此为限。
具体的，所述下拉节点复位电路可以包括下拉节点复位晶体管；
所述下拉节点复位晶体管的栅极与所述栅极驱动信号输出端连接，所述下拉节点复位晶体管的第一极与所述下拉节点连接，所述下拉节点复位晶体管的第二极与所述下拉复位电压输入端连接。
如图4所示，在图3所示的移位寄存器单元的实施例的基础上，所述下拉节点复位电路13包括下拉节点复位晶体管T10；
所述下拉节点复位晶体管T10的栅极与所述栅极驱动信号输出端OUT连接，所述下拉节点复位晶体管T10的漏极与所述下拉节点PD连接，所述下拉节点复位晶体管T10的源极与低电压端连接；
所述低电压端用于输入低电压VGL。
在图4所示的实施例中，T10为n型晶体管，但不以此为限。
在图4所示的实施例中，所述下拉复位电压输入端为所述低电压端，但不以此为限。
本实用新型如图4所示的移位寄存器单元的实施例在工作时，在栅极驱动信号输出阶段，OUT输出高电平，以使得T10打开，从而PD接入低电压VGL，使得栅极与PD连接的输出复位晶体管关断，从而不影响栅极驱动信号输出。
具体的，所述输出电路可以包括输出晶体管，所述输出晶体管的栅极与所述上拉节点连接，所述输出晶体管的第一极与所述输出电压信号输入端连接，所述输出晶体管的第二极与所述栅极驱动信号输出端连接。
在具体实施时，所述输出电压信号输入端为输出时钟信号输入端，但不以此为限。
具体的，本实用新型实施例所述的移位寄存器单元还可以包括输出复位电路、上拉节点控制电路和下拉节点控制电路；
所述输出复位电路分别与下拉节点、所述栅极驱动信号输出端和第一电压输入端连接，用于在所述下拉节点的电位的控制下，导通或断开所述栅极驱动信号输出端与所述第一电压输入端之间的连接；
所述上拉节点控制电路与所述上拉节点连接，用于控制所述上拉节点的电位；
所述下拉节点控制电路与所述下拉节点连接，用于控制所述下拉节点的电位。
在具体实施时，所述上拉节点控制电路还分别与下拉节点、相邻上一级栅极驱动信号输出端、相邻下一级栅极驱动信号输出端、正向扫描控制端和反向扫描控制端连接，用于在所述下拉节点的控制下，控制导通或断开所述上拉节点与第一电压输入端之间的连接，在所述相邻上一级栅极驱动信号输出端的控制下，控制导通或断开所述正向扫描控制端与所述上拉节点之间的连接，在所述相邻下一级栅极驱动信号输出端的控制下，控制导通或断开所述反向扫描控制端与所述上拉节点之间的连接。
由本实用新型实施例所述的移位寄存器单元组成的栅极驱动电路在正向扫描控制端和反向扫描控制端的控制下，能够进行正向扫描，也能够进行反向扫描。
如图5所示，在图1所示的移位寄存器单元的实施例的基础上，本实用新型实施例所述的移位寄存器单元还包括输出复位电路14、上拉节点控制电路15和下拉节点控制电路16；
所述输出复位电路14分别与下拉节点PD、所述栅极驱动信号输出端OUT和第一电压输入端V1连接，用于在所述下拉节点PD的电位的控制下，导通或断开所述栅极驱动信号输出端OUT与所述第一电压输入端V1之间的连接；
所述上拉节点控制电路15分别与下拉节点PD、第一电压输入端V1、相邻上一级栅极驱动信号输出端OUT0、相邻下一级栅极驱动信号输出端OUT1、正向扫描控制端CN和反向扫描控制端CNB连接，用于在所述下拉节点PD的控制下，控制导通或断开所述上拉节点PU与第一电压输入端V1之间的连接，在所述相邻上一级栅极驱动信号输出端OUT0的控制下，控制导通或断开所述正向扫描控制端CN与所述上拉节点PU之间的连接，在所述相邻下一级栅极驱动信号输出端OUT1的控制下，控制导通或断开所述反向扫描控制端CNB与所述上拉节点PU之间的连接；
所述下拉节点控制电路16与所述下拉节点PD连接，用于控制所述下拉节点PD的电位。
在具体实施时，所述第一电压输入端V1可以为低电压端，但不以此为限。
本实用新型实施例所述的移位寄存器单元在工作时，在正向扫描时，CN输出高电平，CNB输出低电平，当OUT0输出高电平时，所述上拉节点控制电路15控制上拉节点PU与正向扫描控制端CN连接，从而使得PU的电位被拉高；在反向扫描时，CN输出低电平，CNB输出高电平，当OUT1输出高电平时，所述上拉节点控制电路15控制所述上拉节点PU与反向扫描控制端CNB连接，使得PU的电位被拉高。
具体的，所述上拉节点控制电路可以包括第一上拉控制晶体管、第二上拉控制晶体管和第三上拉控制晶体管；
所述第一上拉控制晶体管的栅极与所述相邻上一级栅极驱动信号输出端连接，所述第一上拉控制晶体管的第一极与所述上拉节点连接，所述第二上拉控制晶体管的第二极与正向扫描控制端连接；
所述第二上拉控制晶体管的栅极与所述相邻下一级栅极驱动信号输出端连接，所述第二上拉控制晶体管的第一极与反向扫描控制端连接，所述第二上拉控制晶体管的第二极与所述上拉节点连接；
所述第三上拉控制晶体管的栅极与所述下拉节点连接，所述第三上拉控制晶体管的第一极与所述上拉节点连接，所述第三上拉控制晶体管的第二极与第一电压输入端连接。
在实际操作时，所述下拉节点控制电路还可以与所述上拉节点、正向扫描控制端、正向扫描时钟信号输入端、反向扫描控制端、反向扫描时钟信号输入端、第一电压输入端和第二电压输入端连接，用于在所述正向扫描控制端的控制下，导通或断开所述正向扫描时钟信号输入端与下拉控制节点之间的连接，在所述反向扫描控制端的控制下，导通或断开所述反向扫描时钟信号输入端与下拉控制节点之间的连接，并在所述下拉控制节点的电位的控制下，导通或断开所述下拉节点与所述第二电压输入端之间的连接，并在所述上拉节点的控制下，导通或断开所述下拉节点与所述第一电压输入端之间的连接。
如图6所示，在图5所示的移位寄存器单元的实施例的基础上，所述下拉节点控制电路16还与所述上拉节点PU、正向扫描控制端CN、正向扫描时钟信号输入端CLKA、反向扫描控制端CNB、反向扫描时钟信号输入端CLKB、第一电压输入端V1和第二电压输入端V2连接，用于在所述正向扫描控制端CN的控制下，导通或断开所述正向扫描时钟信号输入端CLKA与下拉控制节点PDCN之间的连接，在所述反向扫描控制端CNB的控制下，导通或断开所述反向扫描时钟信号输入端CLKB与下拉控制节点PDCN之间的连接，并在所述下拉控制节点PDCN的电位的控制下，导通或断开所述下拉节点PD与所述第二电压输入端V2之间的连接，并在所述上拉节点PU的控制下，导通或断开所述下拉节点PD与所述第一电压输入端V1之间的连接。
在本实用新型实施例中，所述第一电压输入端V1可以为低电压端，所述第二电压输入端V2可以为高电压端，但不以此为限。
本实用新型如图6所示的移位寄存器单元的实施例在工作时，在正向扫描时，CN输出高电平，CNB输出低电平，所述下拉节点控制电路16在CN的控制下，控制导通PDCN与CLKA之间的连接，当CLKA输入高电平时，所述下拉节点控制电路16在PDCN的控制下，导通下拉节点PD与第二电压输入端V2之间的连接；在反向扫描时，CN输出低电平，CNB输出高电平，所述下拉节点控制电路16在CNB的控制下，控制导通PDCN与CLKB之间的连接，当CLKB输入高电平时，所述下拉节点控制电路16在PDCN的控制下，导通下拉节点PD与第二电压输入端V2之间的连接。
具体的，所述下拉节点控制电路可以包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管和第四下拉控制晶体管；
所述第一下拉控制晶体管的栅极与所述正向扫描控制端连接，所述第一下拉控制晶体管的第一极与所述正向扫描时钟信号输入端连接，所述第一下拉控制晶体管的第二极与所述下拉控制节点连接；
所述第二下拉控制晶体管的栅极与所述反向扫描控制端连接，所述第二下拉控制晶体管的第一极与所述反向扫描时钟信号输入端连接，所述第二下拉控制晶体管的第二极与所述下拉控制节点连接；
所述第三下拉控制晶体管的栅极与所述下拉控制节点连接，所述第三下拉控制晶体管的第一极与所述下拉节点连接，所述第三下拉控制晶体管的第二极与所述第二电压输入端连接；
所述第四下拉控制晶体管的栅极与所述上拉节点连接，所述第四下拉控制晶体管的第一极与所述第一电压输入端连接，所述第四下拉控制晶体管的第二极与所述下拉节点连接。
具体的，所述输出复位电路可以包括：
输出复位晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电压输入端连接；以及，
第二存储电容，第一端与所述下拉节点连接，第二端与所述第一电压输入端连接。
下面通过具体实施例来说明本实用新型所述的移位寄存器单元。
如图7所示，本实用新型所述的移位寄存器单元的第一具体实施例包括输出电路、储能电路、输出复位电路、上拉节点控制电路和下拉节点控制电路；
所述储能电路包括第一存储电容C1；
所述第一存储电容C1的第一端与所述上拉节点PU连接，所述第一存储电容C1的第二端与第N级栅极驱动信号输出端OUT_N连接；
所述上拉节点控制电路包括第一上拉控制晶体管T7、第二上拉控制晶体T6管和第三上拉控制晶体管T1；
第一上拉控制晶体管T7的栅极与第N-1级栅极驱动信号输出端OUT_N-1连接，所述第一上拉控制晶体管T7的漏极与所述上拉节点PU连接，所述第二上拉控制晶体管T7的源极与正向扫描控制端CN连接；
第二上拉控制晶体管T6的栅极与第N+1级栅极驱动信号输出端OUT_N+1连接，所述第二上拉控制晶体管T6的漏极与反向扫描控制端CNB连接，所述第二上拉控制晶体管T6的源极与所述上拉节点PU连接；
所述第三上拉控制晶体管T1的栅极与所述下拉节点PD连接，所述第三上拉控制晶体管T1的漏极与所述上拉节点PU连接，所述第三上拉控制晶体管T1的第二极与低电压端连接；所述低电压端用于输入低电压VGL；
所述下拉节点控制电路包括第一下拉控制晶体管T5、第二下拉控制晶体管T4、第三下拉控制晶体管T8和第四下拉控制晶体管T3；
所述第一下拉控制晶体管T5的栅极与所述正向扫描控制端CN连接，所述第一下拉控制晶体管T5的漏极与第二时钟信号输入端CLK2连接，所述第一下拉控制晶体管T5的源极与所述下拉控制节点PDCN连接；
所述第二下拉控制晶体管T4的栅极与所述反向扫描控制端CNB连接，所述第二下拉控制晶体管T4的漏极与第四时钟信号输入端CLK4连接，所述第二下拉控制晶体管T4的源极与所述下拉控制节点PDCN连接；
所述第三下拉控制晶体管T8的栅极与所述下拉控制节点PDCN连接，所述第三下拉控制晶体管T8的漏极与所述下拉节点PD连接，所述第三下拉控制晶体管T8的源极与高电压端连接；所述高电压端用于输入高电压VGH；
所述第四下拉控制晶体管T3的栅极与所述上拉节点PU连接，所述第四下拉控制晶体管T3的漏极与所述低电压端连接，所述第四下拉控制晶体管T3的源极与所述下拉节点PD连接；
所述输出复位电路包括输出复位晶体管T2和第二存储电容C2；
所述输出复位晶体管T2的栅极与所述下拉节点PD连接，所述输出复位晶体管T2的漏极与第N级栅极驱动信号输出端OUT_N连接，所述输出复位晶体管T2的源极与所述低电压端连接；
所述第二存储电容C2的第一端与所述下拉节点PD连接，所述第二存储电容C2的第二端与所述低电压端连接；
所述输出电路包括输出晶体管T9；
所述输出晶体管T9的栅极与所述上拉节点PU连接，所述输出晶体管T9的漏极与第一时钟信号输入端CLK1连接，所述输出晶体管T9的源极与所述第N级栅极驱动信号输出端OUT_N连接。
在本实用新型图7所示的移位寄存器单元的第一具体实施例中，所有的晶体管都为n型晶体管，但不以此为限。
在本实用新型所述的移位寄存器单元的第一具体实施例中，输出时钟信号输入端为第一时钟信号输入端CLK1，正向扫描时钟信号输入端为第二时钟信号输入端CLK2，反向扫描时钟信号输入端为第四时钟信号输入端CLK4，第一电压输入端为低电压端，第二电压输入端为高电压端。
在图8中，标号为CLK3的为第三时钟信号输入端。
CLK1用于输入第一时钟信号，CLK2用于输入第二时钟信号，CLK3用于输入第三时钟信号，CLK4用于输入第四时钟信号。
如图8所示，第一时钟信号的周期、第二时钟信号的周期、第三时钟信号的周期和第四时钟信号的周期相等，该周期都为T；
第一时钟信号的占空比、第二时钟信号的占空比、第三时钟信号的占空比和第四时钟信号的占空比都为1/4；
第二时钟信号比第一时钟信号延迟T/4，第三时钟信号比第二时钟信号延迟T/4，第四时钟信号比第三时钟信号延迟T/4。
图7所示的移位寄存器单元的第一具体实施例为第N级GOA(Gate On Array，设置在阵列基板上的栅极驱动)单元，N为正整数。
图8是本实用新型所述的移位寄存器单元的第一具体实施例在正向扫描时的时序图。在正向扫描时，CN输出高电平，CNB输出低电平。
如图8所示，本实用新型所述的移位寄存器单元的第一具体实施例在正向扫描时，
在输入阶段S1，CN输出高电平，OUT_N-1输出高电平，T7导通，PU的电位被拉高，向C1充电，T3导通，PD的电位被拉低，T9导通，且此时CLK1输入低电平，OUT_N输出低电平；
在栅极驱动信号输出阶段S2，由于C1的自举作用，PU的电位继续升高，T9仍处于导通状态，CLK1输入高电平，OUT_N输出高电平；
在复位阶段S3，CLK2输入高电平，T8导通，PD的电位被拉高，T1和T2都导通，以将PU的电位拉低，并控制OUT_N输出低电平，向C2充电；
在所述复位阶段S3之后的本帧内各个时间段，由于C2的保持作用以及CLK2输入的高电平的作用，PD的电位一直处于高电平，PU的电位以及OUT_N输出的栅极驱动信号一直处于拉低状态，有效避免了噪声的引入。
图9是本实用新型所述的移位寄存器单元的第一具体实施例在反向扫描时的时序图。在反向扫描时，CN输出低电平，CNB输出高电平。
在图9中，标号为CLK3的为第三时钟信号输入端。
CLK1用于输入第一时钟信号，CLK2用于输入第二时钟信号，CLK3用于输入第三时钟信号，CLK4用于输入第四时钟信号。
如图9所示，第一时钟信号的周期、第二时钟信号的周期、第三时钟信号的周期和第四时钟信号的周期相等，该周期都为T；
第一时钟信号的占空比、第二时钟信号的占空比、第三时钟信号的占空比和第四时钟信号的占空比都为1/4；
第一时钟信号比第二时钟信号延迟T/4，第四时钟信号比第一时钟信号延迟T/4，第三时钟信号比第四时钟信号延迟T/4。
如图9所示，本实用新型所述的移位寄存器单元的第一具体实施例在反向扫描时，
在输入阶段S1，OUT_N+1输出高电平，T6导通，PU的电位被拉高，向C1充电，T3导通，PD的电位被拉低，T9导通，且此时CLK1输入低电平，OUT_N输出低电平；
在栅极驱动信号输出阶段S2，由于C1的自举作用，PU的电位继续升高，T9仍处于导通状态，CLK1输入高电平，OUT_N输出高电平；
在复位阶段S3，CLK4输入高电平，T8导通，以将PD的电位拉高，T1和T2都导通，PU的电位被拉低，OUT_N输出低电平，向C2充电；
在所述复位阶段S3之后的本帧内各个时间段，由于C2的保持作用以及CLK4输入的高电平的作用，PD的电位一直处于高电平，PU的电位以及OUT_N输出的栅极驱动信号一直处于拉低状态，有效避免了噪声的引入。
如图10所示，本实用新型所述的移位寄存器单元的第二具体实施例包括输出电路、储能电路、输出复位电路、上拉节点控制电路和下拉节点控制电路；
所述储能电路包括第一存储电容C1；
所述第一存储电容C1的第一端与所述上拉节点PU连接，所述第一存储电容C1的第二端与第N+1级栅极驱动信号输出端OUT_N+1连接；
所述上拉节点控制电路包括第一上拉控制晶体管T7、第二上拉控制晶体T6管和第三上拉控制晶体管T1；
所述第一上拉控制晶体管T7的栅极与所述第N级栅极驱动信号输出端OUT_N连接，所述第一上拉控制晶体管T7的漏极与所述上拉节点PU连接，所述第二上拉控制晶体管T7的源极与正向扫描控制端CN连接；
第二上拉控制晶体管T6的栅极与第N+2级栅极驱动信号输出端OUT_N+2连接，所述第二上拉控制晶体管T6的漏极与反向扫描控制端CNB连接，所述第二上拉控制晶体管T6的源极与所述上拉节点PU连接；
所述第三上拉控制晶体管T1的栅极与所述下拉节点PD连接，所述第三上拉控制晶体管T1的漏极与所述上拉节点PU连接，所述第三上拉控制晶体管T1的第二极与低电压端连接；所述低电压端用于输入低电压VGL；
所述下拉节点控制电路包括第一下拉控制晶体管T5、第二下拉控制晶体管T4、第三下拉控制晶体管T8和第四下拉控制晶体管T3；
所述第一下拉控制晶体管T5的栅极与所述正向扫描控制端CN连接，所述第一下拉控制晶体管T5的漏极与第三时钟信号输入端CLK3连接，所述第一下拉控制晶体管T5的源极与所述下拉控制节点PDCN连接；
所述第二下拉控制晶体管T4的栅极与所述反向扫描控制端CNB连接，所述第二下拉控制晶体管T4的漏极与第一时钟信号输入端CLK1连接，所述第二下拉控制晶体管T4的源极与所述下拉控制节点PDCN连接；
所述第三下拉控制晶体管T8的栅极与所述下拉控制节点PDCN连接，所述第三下拉控制晶体管T8的漏极与所述下拉节点PD连接，所述第三下拉控制晶体管T8的源极与高电压端连接；所述高电压端用于输入高电压VGH；
所述第四下拉控制晶体管T3的栅极与所述上拉节点PU连接，所述第四下拉控制晶体管T3的漏极与所述低电压端连接，所述第四下拉控制晶体管T3的源极与所述下拉节点PD连接；
所述输出复位电路包括输出复位晶体管T2和第二存储电容C2；
所述输出复位晶体管T2的栅极与所述下拉节点PD连接，所述输出复位晶体管T2的漏极与第N+1级栅极驱动信号输出端OUT_N+1连接，所述输出复位晶体管T2的源极与所述低电压端连接；
所述第二存储电容C2的第一端与所述下拉节点PD连接，所述第二存储电容C2的第二端与所述低电压端连接；
所述输出电路包括输出晶体管T9；
所述输出晶体管T9的栅极与所述上拉节点PU连接，所述输出晶体管T9的漏极与第二时钟信号输入端CLK2连接，所述输出晶体管T9的源极与第N+1级栅极驱动信号输出端OUT_N+1连接。
在本实用新型图10所示的移位寄存器单元的第二具体实施例中，所有的晶体管都为n型晶体管，但不以此为限。
在本实用新型所述的移位寄存器单元的第二具体实施例中，输出时钟信号输入端为第二时钟信号输入端CLK2，正向扫描时钟信号输入端为第三时钟信号输入端CLK3，反向扫描时钟信号输入端为第一时钟信号输入端CLK1，第一电压输入端为低电压端，第二电压输入端为高电压端。
在图11中，标号为CLK4的为第四时钟信号输入端。
CLK1用于输入第一时钟信号，CLK2用于输入第二时钟信号，CLK3用于输入第三时钟信号，CLK4用于输入第四时钟信号。
如图11所示，第一时钟信号的周期、第二时钟信号的周期、第三时钟信号的周期和第四时钟信号的周期相等，该周期都为T；
第一时钟信号的占空比、第二时钟信号的占空比、第三时钟信号的占空比和第四时钟信号的占空比都为1/4；
第二时钟信号比第一时钟信号延迟T/4，第三时钟信号比第二时钟信号延迟T/4，第四时钟信号比第三时钟信号延迟T/4。
图10所示的移位寄存器单元的第二具体实施例为第N+1级GOA(Gate On Array，设置在阵列基板上的栅极驱动)单元，N为正整数。
图11是本实用新型所述的移位寄存器单元的第二具体实施例在正向扫描时的时序图。在正向扫描时，CN输出高电平，CNB输出低电平。
如图11所示，本实用新型所述的移位寄存器单元的第二具体实施例在正向扫描时，
在输入阶段S1，CN输出高电平，OUT_N输出高电平，T7导通，PU的电位被拉高，向C1充电，T3导通，PD的电位被拉低，T9导通，且此时CLK2输入低电平，OUT_N+1输出低电平；
在栅极驱动信号输出阶段S2，由于C1的自举作用，PU的电位继续升高，T9仍处于导通状态，CLK2输入高电平，OUT_N+1输出高电平；
在复位阶段S3，CLK3输入高电平，T8导通，PD的电位被拉高，T1和T2都导通，以将PU的电位拉低，并控制OUT_N+1输出低电平，向C2充电；
在所述复位阶段S3之后的本帧内各个时间段，由于C2的保持作用以及CLK3输入的高电平的作用，PD的电位一直处于高电平，PU的电位以及OUT_N+1输出的栅极驱动信号一直处于拉低状态，有效避免了噪声的引入。
图12是本实用新型所述的移位寄存器单元的第二具体实施例在反向扫描时的时序图。在反向扫描时，CN输出低电平，CNB输出高电平。
在图12中，标号为CLK3的为第三时钟信号输入端。
CLK1用于输入第一时钟信号，CLK2用于输入第二时钟信号，CLK3用于输入第三时钟信号，CLK4用于输入第四时钟信号。
如图12所示，第一时钟信号的周期、第二时钟信号的周期、第三时钟信号的周期和第四时钟信号的周期相等，该周期都为T；
第一时钟信号的占空比、第二时钟信号的占空比、第三时钟信号的占空比和第四时钟信号的占空比都为1/4；
第三时钟信号比第四时钟信号延迟T/4，第二时钟信号比第三时钟信号延迟T/4，第一时钟信号比第二时钟信号延迟T/4。
如图12所示，本实用新型所述的移位寄存器单元的第二具体实施例在反向扫描时，
在输入阶段S1，OUT_N+2输出高电平，T6导通，PU的电位被拉高，向C1充电，T3导通，PD的电位被拉低，T9导通，且此时CLK2输入低电平，OUT_N+1输出低电平；
在栅极驱动信号输出阶段S2，由于C1的自举作用，PU的电位继续升高，T9仍处于导通状态，CLK2输入高电平，OUT_N+1输出高电平；
在复位阶段S3，CLK1输入高电平，T8导通，以将PD的电位拉高，T1和T2都导通，PU的电位被拉低，OUT_N+1输出低电平，向C2充电；
在复位阶段S3之后的本帧内各个时间段，由于C2的保持作用以及CLK1输入的高电平的作用，PD的电位一直处于高电平，PU的电位以及OUT_N+1输出的栅极驱动信号一直处于拉低状态，有效避免了噪声的引入。
如图13所示，本实用新型所述的移位寄存器单元的第三具体实施例包括输出电路、储能电路、下拉节点复位电路、输出复位电路、上拉节点控制电路和下拉节点控制电路；
所述储能电路包括第一存储电容C1；
所述第一存储电容C1的第一端与所述上拉节点PU连接，所述第一存储电容C1的第二端与第N级栅极驱动信号输出端OUT_N连接；
所述下拉节点复位电路包括下拉节点复位晶体管T10；
所述下拉节点复位晶体管T10的栅极与第N级栅极驱动信号输出端OUT_N连接，所述下拉节点复位晶体管T10的漏极与所述下拉节点PD连接，所述下拉节点复位晶体管T10的源极与低电压端连接；所述低电压端用于输入低电压VGL；
所述上拉节点控制电路包括第一上拉控制晶体管T7、第二上拉控制晶体T6管和第三上拉控制晶体管T1；
第一上拉控制晶体管T7的栅极与第N-1级栅极驱动信号输出端OUT_N-1连接，所述第一上拉控制晶体管T7的漏极与所述上拉节点PU连接，所述第二上拉控制晶体管T7的源极与正向扫描控制端CN连接；
第二上拉控制晶体管T6的栅极与第N+1级栅极驱动信号输出端OUT_N+1连接，所述第二上拉控制晶体管T6的漏极与反向扫描控制端CNB连接，所述第二上拉控制晶体管T6的源极与所述上拉节点PU连接；
所述第三上拉控制晶体管T1的栅极与所述下拉节点PD连接，所述第三上拉控制晶体管T1的漏极与所述上拉节点PU连接，所述第三上拉控制晶体管T1的第二极与低电压端连接；所述低电压端用于输入低电压VGL；
所述下拉节点控制电路包括第一下拉控制晶体管T5、第二下拉控制晶体管T4、第三下拉控制晶体管T8和第四下拉控制晶体管T3；
所述第一下拉控制晶体管T5的栅极与所述正向扫描控制端CN连接，所述第一下拉控制晶体管T5的漏极与第二时钟信号输入端CLK2连接，所述第一下拉控制晶体管T5的源极与所述下拉控制节点PDCN连接；
所述第二下拉控制晶体管T4的栅极与所述反向扫描控制端CNB连接，所述第二下拉控制晶体管T4的漏极与第四时钟信号输入端CLK4连接，所述第二下拉控制晶体管T4的源极与所述下拉控制节点PDCN连接；
所述第三下拉控制晶体管T8的栅极与所述下拉控制节点PDCN连接，所述第三下拉控制晶体管T8的漏极与所述下拉节点PD连接，所述第三下拉控制晶体管T8的源极与高电压端连接；所述高电压端用于输入高电压VGH；
所述第四下拉控制晶体管T3的栅极与所述上拉节点PU连接，所述第四下拉控制晶体管T3的漏极与所述低电压端连接，所述第四下拉控制晶体管T3的源极与所述下拉节点PD连接；
所述输出复位电路包括输出复位晶体管T2和第二存储电容C2；
所述输出复位晶体管T2的栅极与所述下拉节点PD连接，所述输出复位晶体管T2的漏极与第N级栅极驱动信号输出端OUT_N连接，所述输出复位晶体管T2的源极与所述低电压端连接；
所述第二存储电容C2的第一端与所述下拉节点PD连接，所述第二存储电容C2的第二端与所述低电压端连接；
所述输出电路包括输出晶体管T9；
所述输出晶体管T9的栅极与所述上拉节点PU连接，所述输出晶体管T9的漏极与第一时钟信号输入端CLK1连接，所述输出晶体管T9的源极与所述第N级栅极驱动信号输出端OUT_N连接。
在本实用新型图13所示的移位寄存器单元的第三具体实施例中，所有的晶体管都为n型晶体管，但不以此为限。
在本实用新型所述的移位寄存器单元的第三具体实施例中，输出时钟信号输入端为第一时钟信号输入端CLK1，正向扫描时钟信号输入端为第二时钟信号输入端CLK2，反向扫描时钟信号输入端为第四时钟信号输入端CLK4，第一电压输入端为低电压端，第二电压输入端为高电压端。
在图14中，标号为CLK3的为第三时钟信号输入端。
CLK1用于输入第一时钟信号，CLK2用于输入第二时钟信号，CLK3用于输入第三时钟信号，CLK4用于输入第四时钟信号。
如图14所示，第一时钟信号的周期、第二时钟信号的周期、第三时钟信号的周期和第四时钟信号的周期相等，该周期都为T；
第一时钟信号的占空比、第二时钟信号的占空比、第三时钟信号的占空比和第四时钟信号的占空比都为1/4；
第二时钟信号比第一时钟信号延迟T/4，第三时钟信号比第二时钟信号延迟T/4，第四时钟信号比第三时钟信号延迟T/4。
图13所示的移位寄存器单元的第三具体实施例为第N级GOA(Gate On Array，设置在阵列基板上的栅极驱动)单元，N为正整数。
图14是本实用新型所述的移位寄存器单元的第三具体实施例在正向扫描时的时序图。在正向扫描时，CN输出高电平，CNB输出低电平。
如图14所示，本实用新型所述的移位寄存器单元的第三具体实施例在正向扫描时，
在输入阶段S1，CN输出高电平，OUT_N-1输出高电平，T7导通，PU的电位被拉高，向C1充电，T3导通，PD的电位被拉低，T9导通，且此时CLK1输入低电平，OUT_N输出低电平；
在栅极驱动信号输出阶段S2，由于C1的自举作用，PU的电位继续升高，T9仍处于导通状态，CLK1输入高电平，OUT_N输出高电平；T10导通，PD的电位被拉低；
在复位阶段S3，CLK2输入高电平，T8导通，PD的电位被拉高，T1和T2都导通，以将PU的电位拉低，并控制OUT_N输出低电平，向C2充电；
在所述复位阶段S3之后的本帧内各个时间段，由于C2的保持作用以及CLK2输入的高电平的作用，PD的电位一直处于高电平，PU的电位以及OUT_N输出的栅极驱动信号一直处于拉低状态，有效避免了噪声的引入。
图15是本实用新型所述的移位寄存器单元的第三具体实施例在反向扫描时的时序图。在反向扫描时，CN输出低电平，CNB输出高电平。
在图15中，标号为CLK3的为第三时钟信号输入端。
CLK1用于输入第一时钟信号，CLK2用于输入第二时钟信号，CLK3用于输入第三时钟信号，CLK4用于输入第四时钟信号。
如图15所示，第一时钟信号的周期、第二时钟信号的周期、第三时钟信号的周期和第四时钟信号的周期相等，该周期都为T；
第一时钟信号的占空比、第二时钟信号的占空比、第三时钟信号的占空比和第四时钟信号的占空比都为1/4；
第一时钟信号比第二时钟信号延迟T/4，第四时钟信号比第一时钟信号延迟T/4，第三时钟信号比第四时钟信号延迟T/4。
如图15所示，本实用新型所述的移位寄存器单元的第三具体实施例在反向扫描时，
在输入阶段S1，OUT_N+1输出高电平，T6导通，PU的电位被拉高，向C1充电，T3导通，PD的电位被拉低，T9导通且此时CLK1输入低电平，OUT_N输出低电平；
在栅极驱动信号输出阶段S2，由于C1的自举作用，PU的电位继续升高，T9仍处于导通状态，CLK1输入高电平，OUT_N输出高电平；T10导通，以拉低PD的电位；
在复位阶段S3，CLK4输入高电平，T8导通，以将PD的电位拉高，T1和T2都导通，PU的电位被拉低，OUT_N出低电平，向C2充电；
在所述复位阶段S3之后的本帧内各个时间段，由于C2的保持作用以及CLK4输入的高电平的作用，PD的电位一直处于高电平，PU的电位以及OUT_N输出的栅极驱动信号一直处于拉低状态，有效避免了噪声的引入。
如图16所示，本实用新型所述的移位寄存器单元的第四具体实施例包括输出电路11、储能电路12、下拉节点复位电路13、输出复位电路14、上拉节点控制电路15和下拉节点控制电路16；
所述储能电路包括第一存储电容C1；
所述第一存储电容C1的第一端与所述上拉节点PU连接，所述第一存储电容C1的第二端与第N+1级栅极驱动信号输出端OUT_N+1连接；
所述下拉节点复位电路13包括下拉节点复位晶体管T10；
T10的栅极与第N+1级栅极驱动信号输出端OUT_N+1连接，T10的漏极与所述下拉节点PD连接，T10的源极与低电压端连接；所述低电压端用于输入低电压VGL；
所述上拉节点控制电路15包括第一上拉控制晶体管T7、第二上拉控制晶体T6管和第三上拉控制晶体管T1；
所述第一上拉控制晶体管T7的栅极与所述第N级栅极驱动信号输出端OUT_N连接，所述第一上拉控制晶体管T7的漏极与所述上拉节点PU连接，所述第二上拉控制晶体管T7的源极与正向扫描控制端CN连接；
第二上拉控制晶体管T6的栅极与第N+2级栅极驱动信号输出端OUT_N+2连接，所述第二上拉控制晶体管T6的漏极与反向扫描控制端CNB连接，所述第二上拉控制晶体管T6的源极与所述上拉节点PU连接；
所述第三上拉控制晶体管T1的栅极与所述下拉节点PD连接，所述第三上拉控制晶体管T1的漏极与所述上拉节点PU连接，所述第三上拉控制晶体管T1的第二极与低电压端连接；所述低电压端用于输入低电压VGL；
所述下拉节点控制电路16包括第一下拉控制晶体管T5、第二下拉控制晶体管T4、第三下拉控制晶体管T8和第四下拉控制晶体管T3；
所述第一下拉控制晶体管T5的栅极与所述正向扫描控制端CN连接，所述第一下拉控制晶体管T5的漏极与第三时钟信号输入端CLK3连接，所述第一下拉控制晶体管T5的源极与所述下拉控制节点PDCN连接；
所述第二下拉控制晶体管T4的栅极与所述反向扫描控制端CNB连接，所述第二下拉控制晶体管T4的漏极与第一时钟信号输入端CLK1连接，所述第二下拉控制晶体管T4的源极与所述下拉控制节点PDCN连接；
所述第三下拉控制晶体管T8的栅极与所述下拉控制节点PDCN连接，所述第三下拉控制晶体管T8的漏极与所述下拉节点PD连接，所述第三下拉控制晶体管T8的源极与高电压端连接；所述高电压端用于输入高电压VGH；
所述第四下拉控制晶体管T3的栅极与所述上拉节点PU连接，所述第四下拉控制晶体管T3的漏极与所述低电压端连接，所述第四下拉控制晶体管T3的源极与所述下拉节点PD连接；
所述输出复位电路14包括输出复位晶体管T2和第二存储电容C2；
所述输出复位晶体管T2的栅极与所述下拉节点PD连接，所述输出复位晶体管T2的漏极与第N+1级栅极驱动信号输出端OUT_N+1连接，所述输出复位晶体管T2的源极与所述低电压端连接；
所述第二存储电容C2的第一端与所述下拉节点PD连接，所述第二存储电容C2的第二端与所述低电压端连接；
所述输出电路11包括输出晶体管T9；
所述输出晶体管T9的栅极与所述上拉节点PU连接，所述输出晶体管T9的漏极与第二时钟信号输入端CLK2连接，所述输出晶体管T9的源极与第N+1级栅极驱动信号输出端OUT_N+1连接。
在本实用新型图16所示的移位寄存器单元的第四具体实施例中，所有的晶体管都为n型晶体管，但不以此为限。
在本实用新型所述的移位寄存器单元的第四具体实施例中，输出时钟信号输入端为第二时钟信号输入端CLK2，正向扫描时钟信号输入端为第三时钟信号输入端CLK3，反向扫描时钟信号输入端为第一时钟信号输入端CLK1，第一电压输入端为低电压端，第二电压输入端为高电压端。
在图17中，标号为CLK4的为第四时钟信号输入端。
CLK1用于输入第一时钟信号，CLK2用于输入第二时钟信号，CLK3用于输入第三时钟信号，CLK4用于输入第四时钟信号。
如图17所示，第一时钟信号的周期、第二时钟信号的周期、第三时钟信号的周期和第四时钟信号的周期相等，该周期都为T；
第一时钟信号的占空比、第二时钟信号的占空比、第三时钟信号的占空比和第四时钟信号的占空比都为1/4；
第二时钟信号比第一时钟信号延迟T/4，第三时钟信号比第二时钟信号延迟T/4，第四时钟信号比第三时钟信号延迟T/4。
图16所示的移位寄存器单元的第四具体实施例为第N+1级GOA(Gate On Array，设置在阵列基板上的栅极驱动)单元，N为正整数。
图17是本实用新型所述的移位寄存器单元的第四具体实施例在正向扫描时的时序图。在正向扫描时，CN输出高电平，CNB输出低电平。
如图17所示，本实用新型所述的移位寄存器单元的第四具体实施例在正向扫描时，
在输入阶段S1，CN输出高电平，OUT_N输出高电平，T7导通，PU的电位被拉高，向C1充电，T3导通，PD的电位被拉低，T9导通，且此时CLK2输入低电平，OUT_N+1输出低电平；
在栅极驱动信号输出阶段S2，由于C1的自举作用，PU的电位继续升高，T9仍处于导通状态，CLK2输入高电平，OUT_N+1输出高电平；T10导通，以拉低PD的电位；
在复位阶段S3，CLK3输入高电平，T8导通，PD的电位被拉高，T1和T2都导通，以将PU的电位拉低，并控制OUT_N+1输出低电平，向C2充电；
在所述复位阶段S3之后的本帧内各个时间段，由于C2的保持作用以及CLK3输入的高电平的作用，PD的电位一直处于高电平，PU的电位以及OUT_N+1输出的栅极驱动信号一直处于拉低状态，有效避免了噪声的引入。
图18是本实用新型所述的移位寄存器单元的第四具体实施例在反向扫描时的时序图。在反向扫描时，CN输出低电平，CNB输出高电平。
在图18中，标号为CLK3的为第三时钟信号输入端。
CLK1用于输入第一时钟信号，CLK2用于输入第二时钟信号，CLK3用于输入第三时钟信号，CLK4用于输入第四时钟信号。
如图18所示，第一时钟信号的周期、第二时钟信号的周期、第三时钟信号的周期和第四时钟信号的周期相等，该周期都为T；
第一时钟信号的占空比、第二时钟信号的占空比、第三时钟信号的占空比和第四时钟信号的占空比都为1/4；
第三时钟信号比第四时钟信号延迟T/4，第二时钟信号比第三时钟信号延迟T/4，第一时钟信号比第二时钟信号延迟T/4。
如图18所示，本实用新型所述的移位寄存器单元的第四具体实施例在反向扫描时，
在输入阶段S1，OUT_N+2输出高电平，T6导通，PU的电位被拉高，向C1充电，T3导通，PD的电位被拉低，T9导通且此时CLK2输入低电平，OUT_N+1输出低电平；
在栅极驱动信号输出阶段S2，由于C1的自举作用，PU的电位继续升高，T9仍处于导通状态，CLK2输入高电平，OUT_N+1输出高电平；T10导通，以拉低PD的电位；
在复位阶段S3，CLK1输入高电平，T8导通，以将PD的电位拉高，T1和T2都导通，PU的电位被拉低，OUT_N+1输出低电平，向C2充电；
在复位阶段S3之后的本帧内各个时间段，由于C2的保持作用以及CLK1输入的高电平的作用，PD的电位一直处于高电平，PU的电位以及OUT_N+1输出的栅极驱动信号一直处于拉低状态，有效避免了噪声的引入。
本实用新型实施例所述的栅极驱动电路包括多级上述的移位寄存器单元。
如图19所示，标号为SN的为第N级移位寄存器单元，标号为SN+1的为第N+1级移位寄存器单元，标号为SN+2的为第N+2级移位寄存器单元，标号为SN+3的为第N+3级移位寄存器单元；
在图19中，标号为CLKA的是正向扫描时钟信号输入端，标号为CLKB的是反向扫描时钟信号输入端，标号为CLKO的为输出时钟信号输入端，标号为CLK1的为第一时钟信号输入端，标号为CLK2的为第二时钟信号输入端，标号为CLK3的为第三时钟信号输入端，标号为CLK4的为第四时钟信号输入端；标号为OUT_N的为第N级栅极信号输出端，标号为OUT_N+1的为第N+1级栅极信号输出端，标号为OUT_N+2的为第N+2级栅极信号输出端，标号为OUT_N+3的为第N+3栅极信号输出端；CN为正向扫描控制端，CNB为反向扫描控制端；N为正整数；
如图19所示，SN的CLKO与CLK1连接，SN的CLKA与CLK2连接，SN的CLKB与CLK4连接；
SN+1的CLKO与CLK2连接，SN+1的CLKA与CLK3连接，SN+1的CLKB与CLK1连接；
SN+2的CLKO与CLK3连接，SN+2的CLKA与CLK4连接，SN+2的CLKB与CLK2连接；
SN+3的CLKO与CLK4连接，SN+3的CLKA与CLK1连接，SN+3的CLKB与CLK3连接；
SN分别与OUT_N+1和第N-1级栅极驱动信号输出端OUT_N-1连接；SN+1分别与OUT_N和OUT_N+2连接，SN+2分别与OUT_N+1和OUT_N+3连接，SN+3分别与OUT_N+2和第N+4级栅极驱动信号输出端OUT_N+4连接。
本实用新型实施例所述的显示装置包括上述的栅极驱动电路。
所述显示装置例如可以为：电子纸、OLED(Organic Light-Emitting Diode，有机发光二极管)显示装置、手机、平板电脑、电视机、显示器、笔记本电脑、数码向框、导航仪等任何具有显示功能的产品或部件。
以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (14)

1.一种移位寄存器单元，其特征在于，包括输出电路和储能电路；
所述输出电路分别与上拉节点、栅极驱动信号输出端和输出电压信号输入端连接，用于在所述上拉节点的电位的控制下，导通或断开所述栅极驱动信号输出端与所述输出电压信号输入端之间的连接；
所述储能电路分别与所述上拉节点和所述栅极驱动信号输出端连接，用于在栅极驱动信号输出阶段，控制所述上拉节点的电位，以使得所述输出电路导通所述栅极驱动信号输出端与所述输出电压信号输入端之间的连接。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述储能电路包括第一存储电容；
所述第一存储电容的第一端与所述上拉节点连接，所述第一存储电容的第二端与所述栅极驱动信号输出端连接。
3.如权利要求1所述的移位寄存器单元，其特征在于，还包括下拉节点复位电路，分别与下拉节点、所述栅极驱动信号输出端和下拉复位电压输入端连接，用于在所述栅极驱动信号输出端的控制下，导通或断开所述下拉节点与所述下拉复位电压输入端之间的连接。
4.如权利要求3所述的移位寄存器单元，其特征在于，所述下拉节点复位电路包括下拉节点复位晶体管；
所述下拉节点复位晶体管的栅极与所述栅极驱动信号输出端连接，所述下拉节点复位晶体管的第一极与所述下拉节点连接，所述下拉节点复位晶体管的第二极与所述下拉复位电压输入端连接。
5.如权利要求1所述的移位寄存器单元，其特征在于，所述输出电路包括输出晶体管，所述输出晶体管的栅极与所述上拉节点连接，所述输出晶体管的第一极与所述输出电压信号输入端连接，所述输出晶体管的第二极与所述栅极驱动信号输出端连接。
6.如权利要求1至5中任一权利要求所述的移位寄存器单元，其特征在于，所述输出电压信号输入端为输出时钟信号输入端。
7.如权利要求1至5中任一权利要求所述的移位寄存器单元，其特征在于，还包括输出复位电路、上拉节点控制电路和下拉节点控制电路；
所述输出复位电路分别与下拉节点、所述栅极驱动信号输出端和第一电压输入端连接，用于在所述下拉节点的电位的控制下，导通或断开所述栅极驱动信号输出端与所述第一电压输入端之间的连接；
所述上拉节点控制电路与所述上拉节点连接，用于控制所述上拉节点的电位；
所述下拉节点控制电路与所述下拉节点连接，用于控制所述下拉节点的电位。
8.如权利要求7所述的移位寄存器单元，其特征在于，所述上拉节点控制电路还分别与下拉节点、相邻上一级栅极驱动信号输出端、相邻下一级栅极驱动信号输出端、正向扫描控制端和反向扫描控制端连接，用于在所述下拉节点的控制下，控制导通或断开所述上拉节点与第一电压输入端之间的连接，在所述相邻上一级栅极驱动信号输出端的控制下，控制导通或断开所述正向扫描控制端与所述上拉节点之间的连接，在所述相邻下一级栅极驱动信号输出端的控制下，控制导通或断开所述反向扫描控制端与所述上拉节点之间的连接。
9.如权利要求8所述的移位寄存器单元，其特征在于，所述上拉节点控制电路包括第一上拉控制晶体管、第二上拉控制晶体管和第三上拉控制晶体管；
所述第一上拉控制晶体管的栅极与所述相邻上一级栅极驱动信号输出端连接，所述第一上拉控制晶体管的第一极与所述上拉节点连接，所述第二上拉控制晶体管的第二极与正向扫描控制端连接；
所述第二上拉控制晶体管的栅极与所述相邻下一级栅极驱动信号输出端连接，所述第二上拉控制晶体管的第一极与反向扫描控制端连接，所述第二上拉控制晶体管的第二极与所述上拉节点连接；
所述第三上拉控制晶体管的栅极与所述下拉节点连接，所述第三上拉控制晶体管的第一极与所述上拉节点连接，所述第三上拉控制晶体管的第二极与第一电压输入端连接。
10.如权利要求7所述的移位寄存器单元，其特征在于，所述下拉节点控制电路还与所述上拉节点、正向扫描控制端、正向扫描时钟信号输入端、反向扫描控制端、反向扫描时钟信号输入端、第一电压输入端和第二电压输入端连接，用于在所述正向扫描控制端的控制下，导通或断开所述正向扫描时钟信号输入端与下拉控制节点之间的连接，在所述反向扫描控制端的控制下，导通或断开所述反向扫描时钟信号输入端与下拉控制节点之间的连接，并在所述下拉控制节点的电位的控制下，导通或断开所述下拉节点与所述第二电压输入端之间的连接，并在所述上拉节点的控制下，导通或断开所述下拉节点与所述第一电压输入端之间的连接。
11.如权利要求10所述的移位寄存器单元，其特征在于，所述下拉节点控制电路包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管和第四下拉控制晶体管；
所述第一下拉控制晶体管的栅极与所述正向扫描控制端连接，所述第一下拉控制晶体管的第一极与所述正向扫描时钟信号输入端连接，所述第一下拉控制晶体管的第二极与所述下拉控制节点连接；
所述第二下拉控制晶体管的栅极与所述反向扫描控制端连接，所述第二下拉控制晶体管的第一极与所述反向扫描时钟信号输入端连接，所述第二下拉控制晶体管的第二极与所述下拉控制节点连接；
所述第三下拉控制晶体管的栅极与所述下拉控制节点连接，所述第三下拉控制晶体管的第一极与所述下拉节点连接，所述第三下拉控制晶体管的第二极与所述第二电压输入端连接；
所述第四下拉控制晶体管的栅极与所述上拉节点连接，所述第四下拉控制晶体管的第一极与所述第一电压输入端连接，所述第四下拉控制晶体管的第二极与所述下拉节点连接。
12.如权利要求7所述的移位寄存器单元，其特征在于，所述输出复位电路包括：
输出复位晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电压输入端连接；以及，
第二存储电容，第一端与所述下拉节点连接，第二端与所述第一电压输入端连接。
13.一种栅极驱动电路，其特征在于，包括多级如权利要求1至12中任一权利要求所述的移位寄存器单元。
14.一种显示装置，其特征在于，包括如权利要求13所述的栅极驱动电路。
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