KR100528545B1 - 차지펌프회로 - Google Patents

차지펌프회로 Download PDF

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Abstract

본 발명은 차지 펌프 회로에 관한 것으로서, 전원전압을 인가받아 전압을 차징하여 출력하는 제 1 출력부와, 상기 제 1 출력부의 출력을 제어하는 신호를 출력하여, 상기 제 1 출력부의 출력전압이 일정레벨로 상승하는 경우 역방향 전류 유입을 차단하는 제 1 부가회로와, 접지전압을 인가받아 전압을 펌핑하여 출력하는 제 2 출력부와, 상기 제 2 출력부의 출력을 제어하는 신호를 출력하여, 상기 제 2 출력부의 출력전압이 일정레벨로 하강하는 경우 역방향 전류 유입을 차단하는 제 2 부가회로를 포함하는 것을 특징으로 한다.

Description

차지펌프회로{Charge pump circuit}
본 발명은 차지펌프 회로에 관한 것으로서, 부가회로를 구비하여 전류 승압 현상을 방지하는 차지펌프 회로에 관한 것이다.
종래의 차지펌프 회로는 스위치(switch)의 위치에 따라 구분되는 드레인 스위치 차지 펌프 회로, 게이트 스위치 차지 펌프 회로, 소스 스위치 차지펌프 회로 등이 있다. 이러한 차지펌프 회로 중 소스 스위치 차지펌프회로는 턴온이 신속하게 수행되고, 불필요한 피킹(peaking)이 없는 양호한 특성을 가져 일반적으로 많이 사용되고 있다.
그러나, 소스 스위치 차지펌프 회로는 턴오프 시의 파형이 불필요하게 길어지는 단점이 있다. 이는 턴오프 동작 시 스위치의 드레인에 충전되어 있던 전하를 방전시키기 위해 필요한 신호라인이 높은 저항으로 차단되기 때문에 발생된다.
이를 해결하기 위해 개선된 종래의 차지펌프회로가 도 1에 도시된다.
종래의 차지펌프 회로는 피모스 트랜지스터(P1 내지 P3)와 엔모스 트랜지스터(N1 내지 N3)로 구성된다.
피모스 트랜지스터(P1, P2)는 전원전압(VDD)과 노드(a) 사이에 직렬로 연결되고, 엔모스 트랜지스터(N2, N1)는 노드(a)와 접지전압(VSS) 사이에 직렬 연결되며, 노드(a)를 통해 전압(VC)이 출력된다.
엔모스 트랜지스터(N3)는 드레인이 피모스 트랜지스터(P2)의 소스와 연결되고, 피모스 트랜지스터(P3)는 드레인이 엔모스 트랜지스터(N2)의 소스에 연결된다.
이때, 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N3)는 PFD업신호(PFD_UPS)에 의해 제어되고, 엔모스 트랜지스터(N1)와 피모스 트랜지스터(P3)는 PFD 다운신호(PFD_DNS)에 의해 제어된다. 따라서, PFD업신호(PFD_UPS)가 하이레벨이고, PFD 다운신호(PFD_DNS)가 로우레벨이면 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N1)는 턴오프 된다.
한편, 피모스 트랜지스터(P2)는 바이어스 업신호(bias_up)에 의해 제어되고, 엔모스 트랜지스터(N1)는 바이어스 다운신호(bias_down)에 의해 제어된다.
소스 스위치 즉 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N1)가 턴오프 되었을 때, 바이어스 업신호(bias_up)와 바이어스 다운신호(bias_down)는 바이어스 전압을 설정하기 위해 유지된다. 이때, 피모스 트랜지스터(P3)와 엔모스 트랜지스터(N3)는 턴온 상태를 유지하고 있다.
이와같이, 도 1에 도시한 차지펌프 회로는 턴오프 시에 스위치의 드레인에 충전되어 있던 전하를 제거하기 위해 부가적인 엔모스 트랜지스터(N3)와 피모스 트랜지스터(P3)를 사용하여 방전 신호선을 확보해 줌으로써, 빠른 턴온 특성을 유지하면서 동시에 빠른 턴오프 특성을 가진다.
그러나, 이러한 구성의 차지펌프회로는 출력전압(VC)이 전원전압(VDD) 근처로 상승한 경우 전류 경로(A)가 형성되어 전류승압(boost-up) 현상이 발생한다. 반대로, 출력전압(VC)이 접지전압(VSS) 근처로 하강한 경우에도 전류경로(B)가 형성되어 전류승압(boost-up)현상이 발생한다.
도 2는 종래의 차지펌프 회로의 동작특성 그래프이다.
도 1에 상술한 바와 같이, 출력전압이 전원전압(VDD) 근처까지 상승하거나 접지전압(VSS) 근처로 하강하면, 전류경로(A, B)처럼 전류 승압 현상이 나타나게 된다.
이러한 전류승압 현상으로 인해 전류 소모가 커지고, 그에 따라 차지펌프에 의한 출력전압을 이용하는 주변장치들에게도 이러한 영향을 끼쳐 전체 시스템의 오동작을 야기한다.
예를 들면, 이러한 불안정한 차지펌프가 PLL에서 사용되는 경우, 차지펌프로부터 불안정한 출력전압을 수신하는 필터와 VCO 제어 전압이 원치 않는 높은 전압이나 낮은 전압으로 무리하게 설정되어 전체 피드백 시스템의 오동작을 야기한다. 또한, 차지펌프의 불안정한 출력전압은 PLL의 위상잡음(phase noise)특성의 현저한 열화 현상을 일으킬 수도 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 차지펌프 회로에 전압펌핑과 차징동작을 제어하는 부가회로를 부가시킴으로써, 정확한 전류 전달 및 빠른 턴온/턴오프를 가능하게 하여, 전류 승압 현상을 방지하는 데 있다.
상기 과제를 달성하기 위한 본 발명은 전원전압을 인가받아 전압을 차징하여 출력하는 제 1 출력부와, 상기 제 1 출력부의 출력을 제어하는 신호를 출력하여, 상기 제 1 출력부의 출력전압이 일정레벨로 상승하는 경우 역방향 전류 유입을 차단하는 제 1 부가회로와, 접지전압을 인가받아 전압을 펌핑하여 출력하는 제 2 출력부와, 상기 제 2 출력부의 출력을 제어하는 신호를 출력하여, 상기 제 2 출력부의 출력전압이 일정레벨로 하강하는 경우 역방향 전류 유입을 차단하는 제 2 부가회로를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 차지펌프 회로도이다.
본 발명의 차지펌프 회로는 피모스 트랜지스터(P4 내지 P6), 엔모스 트랜지스터(N4 내지 N6), 및 부가회로(31, 32)로 구성된다.
피모스 트랜지스터(P4, P5)는 전원전압(VDD)과 노드(b) 사이에 직렬로 연결되고, 엔모스 트랜지스터(N4, N5)는 노드(b)와 접지전압(VSS) 사이에 직렬로 연결되며, 노드(b)를 통해 차지 펌핑된 전압(VC)이 출력된다.
이때, 피모스 트랜지스터(P5)는 바이어스업신호(bias_up)에 의해 제어되고, 엔모스 트랜지스터(N5)는 바이어스다운신호(bias_down)에 의해 제어된다.
피모스 트랜지스터(P4)와 엔모스 트랜지스터(N6)는 PFD 업신호(PFD_UPS)에 의해 제어되고, 엔모스 트랜지스터(N4)와 피모스 트랜지스터(P6)는 PFD 다운신호(PFD_DNS)에 의해 제어된다. 따라서, PFD업신호(PFD_UPS)가 하이레벨이고, PFD 다운신호(PFD_DNS)가 로우레벨이면 피모스 트랜지스터(P4)와 엔모스 트랜지스터(N4)는 턴오프 되고, 피모스 트랜지스터(P6)와 엔모스 트랜지스터(N6)는 턴온 된다.
엔모스 트랜지스터(N6)는 드레인이 피모스 트랜지스터(P5)의 소스와 연결되고, 그 소스는 접지전압(VSS)과 연결되며, 부가회로(31)의 출력에 의해 제어된다. 부가회로(31)는 PFD업신호(PFD_UPS)를 수신하여 그 출력을 엔모스 트랜지스터(N6)의 게이트로 입력한다.
피모스 트랜지스터(P6)는 소스가 전원전압(VDD)과 연결되고, 그 드레인은 엔모스 트랜지스터(N5)의 소스에 연결되며, 부가회로(32)의 출력에 의해 제어된다. 부가회로(32)는 PFD 다운신호(PFD_DNS)를 수신하여 출력을 피모스 트랜지스터(P6)의 게이트로 입력한다.
여기서, PFD 업신호(PFD_UPS)와 PFD 다운신호(PFD_DNS)는 위상/주파수 검출기(Phase/Frequency Detector; PFD)의 신호이다. 이 신호는 적정한 전달 지연 시간(Propagation Delay time)을 가지며, 구형파 형태를 가진다.
PFD 다운신호(PFD_DNS)가 로우레벨인 경우 엔모스 트랜지스터(N4)는 턴오프되고, 하이레벨인 경우 턴온되어 노드(b)로 전류를 싱킹(sinking)한다.
도 4a 및 도 4b는 도 3의 동작특성 그래프이다.
도 4a의 점선으로 표시된 부분은 PFD 업신호(PFD_UPS)이고, 실선은 부가회로(31)의 출력신호(C)의 동작상태이다.
PFD 업신호(PFD_UPS)가 하이레벨에서 로우레벨로 천이되는 경우 순간적으로 전류가 소싱(sourcing)되고, 로우레벨에서 하이레벨로 천이될 때, 부가회로(31)의 출력신호(C)가 로우레벨에서 하이레벨로 천이되고, 이때 작은 폭의 펄스가 출력된다.
즉, 부가회로(31)의 출력신호(C)가 순간적으로 하이레벨로 천이되었다가 로우레벨로 천이되어, 엔모스 트랜지스터(N6)를 순간적으로 턴온시킨다. 이처럼 엔모스 트랜지스터(N6)가 순간적으로 턴온됨으로써, 피모스 트랜지스터(P4)가 턴온 상태에서 턴오프 상태로 빠르게 동작되도록 도와준다.
그 후, 부가회로(31)의 출력신호(C)는 항상 로우레벨을 유지하게 되어, 출력전압(VC)이 전원전압(VDD) 근처로 상승하더라도 역방향 전류 유입을 차단 할 수 있다.
도 4b의 점선으로 표시된 부분은 PFD 다운신호(PFD_DNS)이고, 실선은 부가회로(32)의 출력신호(D)의 동작상태이다.
PFD 다운신호(PFD_DNS)가 로우레벨에서 하이레벨로 천이되는 경우 순간적으로 전류가 싱킹(singking)되고, 하이레벨에서 로우레벨로 천이될 때, 부가회로(32)의 출력신호(D)가 하이레벨에서 로우레벨로 천이되고, 이때 작은 폭의 펄스가 출력된다.
즉, 부가회로(32)의 출력신호(D)가 순간적으로 로우레벨로 천이되었다가 하이레벨로 천이되어, 피모스 트랜지스터(P6)를 순간적으로 턴온시킨다. 이처럼 피모스 트랜지스터(P6)가 순간적으로 턴온됨으로써, 엔모스 트랜지스터(N4)가 턴온 상태에서 턴오프 상태로 빠르게 동작되도록 도와준다.
그 후, 부가회로(32)의 출력신호(D)는 항상 하이레벨을 유지하게 되어, 출력전압(VC)이 접지전압(VSS) 근처로 하강하더라도 역방향 전류 유입을 차단 할 수 있다.
이러한 부가회로(31, 32)는 노드(b)로의 전류 유입에는 아무런 영향을 주지 않고 피모스 트랜지스터(P4)와 엔모스 트랜지스터(N4)가 턴온상태에서 턴오프 될 때 각 트랜지스터(P4, N4)의 드레인에 충전되어 있던 전하를 빠르게 제거시킨다. 따라서, 부가회로(31, 32)는 각 트랜지스터(P4, N4)가 턴온상태에서 빠르게 턴오프 되어 전체 차지펌프의 전류 차단 동작을 빠르게 하도록 만든다.
또한, 필요한 천이 동작에서만 각 부가회로가 동작하도록 하여 출력전압(VC)이 전원전압(VDD) 또는 접지전압(VSS) 근처에 가까워졌을 때 발생하는 역방향 전류 유입에 대한 전류 승압 현상을 방지할 수 있다.
도 5는 도 3의 차지펌프회로의 부가회로의 실시예를 나타낸 도면이다.
이하, 도 3의 차지펌프와 구성이 유사하므로 상이한 부가회로 부분만 상세히 설명하기로 한다.
도 5의 차지펌프 회로는 도 3의 부가회로(31, 32) 대신에 저항(R1, R2)과 캐패시터(C1, C2)를 이용한 R-C 회로로 구현한다.
PFD 업신호(PFD_UPS)가 하이레벨인 경우 피모스 트랜지스터(P7)는 차단되고, 로우레벨인 경우 턴온되어 노드(c)로 전류를 소싱(sourcing)한다. 반면, PFD 다운신호(PFD_DNS)가 로우레벨인 경우 엔모스 트랜지스터(N7)는 차단되고, 하이레벨인 경우 턴온되어 노드(c)로 전류를 싱킹(singking)한다.
이때, 부가회로인 저항(R1, R2)과 캐패시터(C1, C2)는 고주파 대역필터(high pass filter) 특성을 가지며, 이러한 부가회로는 구현 방법에 따라 다양한 구현예를 가질 수 있으며, 특수한 동작을 가능케 하고 가급적 간단한 방법이 선호될 수 있지만 필요에 따라 다른 방법도 가능하다.
도 6a 및 도 6b는 PFD 업신호(PFD_UPS)와 PFD 다운신호(PFD_DNS)에 대한 출력(E, F)의 전압변화를 도시한다.
도 6a의 점선으로 표시된 부분은 PFD 업신호(PFD_UPS)이고, 실선은 RC(R1, C1)의 출력신호(E)의 동작상태이다. PFD 업신호(PFD_UPS)가 하이레벨에서 로우레벨로 천이되고, RC(C, R1)의 출력신호(E)는 두 번의 작은 펄스를 만든다. 즉, 출력신호(E)는 PFD 업신호(PFD_UPS)가 로우레벨에서 하이레벨로, 하이레벨에서 로우레벨로 천이 할 때, 각각 두 번의 펄스를 만든다.
즉, PFD 업신호(PFD_UPS)가 하이레벨에서 로우레벨로 천이하는 경우 출력신호(E)는 굵은 점선으로 표시한 바와 같이 접지전압(VSS) 이하까지 내려갈 수 있지만, 이에 대해 엔모스 트랜지스터(N9)는 턴오프 되어 아무런 영향을 미치지 않는다.
반대로, PFD 업신호(PFD_UPS)가 로우레벨에서 하이레벨로 천이할 경우 전원전압(VDD) 만큼의 크기를 가지는 펄스를 발생하여, 엔모스 트랜지스터(N9)가 순간적으로 턴온되어, 피모스 트랜지스터(P7)가 턴온상태에서 턴오프상태로 빠르게 변하도록 돕는다.
그 후, RC(C1, R1)의 출력신호(E)는 항상 로우레벨을 유지하게 되므로 출력전압(VC)이 전원전압(VDD)에 가까워짐에 따라 생기는 역방향 전류 유입은 차단되게 된다.
도 6b의 점선으로 표시된 부분은 PFD 다운신호(PFD_DNS)이고, 실선은 RC(R2, C2)의 출력신호(F)의 동작상태이다.
RC(R2, C2)의 출력신호(F)는 PFD 다운신호(PFD_DNS)가 로우레벨에서 하이레벨로, 하이레벨에서 로우레벨로 천이할 때 작은 폭의 두 번의 펄스를 발생한다.
즉, PFD 다운신호(PFD_DNS)가 로우레벨에서 하이레벨로 천이하는 경우, 출력신호(F)는 전원전압(VDD) 이상까지 상승할 수 있지만 이 전압에 대해 피모스 트랜지스터(P9)가 동작하지 않으므로 아무 영향을 미치지 못한다.
반면, PFD 다운신호(PFD_DNS)가 하이레벨에서 로우레벨로 천이하는 경우, 피모스 트랜지스터(P7)가 순간적으로 턴온되어 엔모스 트랜지스터(N7)가 턴온 상태에서 빠르게 턴오프 상태로 천이 되도록 돕는다.
그 후 출력신호(F)는 항상 하이레벨을 유지하게 되므로 출력전압(VC)이 접지전압(VSS)에 가까워짐에 따라 발생하는 역방향 전류 유입이 차단되게 된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 차지펌프 회로는, 정확한 전류전달과 빠른 턴온/턴오프 특성을 가지며, 전류 승압 현상을 방지하는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래의 차지펌프 회로도.
도 2는 종래의 차지펌프 회로의 동작특성 그래프.
도 3은 본 발명에 따른 차지펌프 회로도.
도 4a 및 도 4b는 도 3의 동작특성 그래프.
도 5는 도 3의 추가회로의 실시예에 따른 차지펌프 회로도.
도 6a 및 도 6b는 도 5의 동작 특성 그래프.

Claims (4)

  1. 전원전압을 인가받아 전압을 차징하여 출력하는 제 1 출력부;
    상기 제 1 출력부의 출력을 제어하는 신호를 출력하여, 상기 제 1 출력부의 출력전압이 일정레벨로 상승하는 경우 역방향 전류 유입을 차단하는 제 1 부가회로;
    접지전압을 인가받아 전압을 펌핑하여 출력하는 제 2 출력부; 및
    상기 제 2 출력부의 출력을 제어하는 신호를 출력하여, 상기 제 2 출력부의 출력전압이 일정레벨로 하강하는 경우 역방향 전류 유입을 차단하는 제 2 부가회로를 포함하는 차지펌프회로.
  2. 제 1 항에 있어서, 상기 제 1 출력부는
    위상 주파수 검출기로부터 출력되는 업신호에 의해 제어되는 제 1 피모스 트랜지스터;
    소스가 상기 제 1 피모스 트랜지스터의 드레인과 연결되고, 바이어스신호에 의해 제어되는 제 2 피모스 트랜지스터; 및
    소스가 상기 제 2 피모스 트랜지스터의 소스와 연결되고, 상기 제 1 부가회로의 출력신호에 의해 제어되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 차지펌프회로.
  3. 제 1 항에 있어서,
    상기 제 1 부가회로 및 제 2 부가회로는, 저항 및 캐패시터로 구비되는 것을 특징으로 하는 차지펌프회로.
  4. 제 1 항에 있어서, 상기 제 2 출력부는,
    위상 주파수 검출기로부터 출력되는 다운신호에 의해 제어되는 제 1 엔모스 트랜지스터;
    소스가 상기 제 1 엔모스 트랜지스터의 드레인과 연결되고, 상기 바이어스 신호에 의해 제어되는 제 2 엔모스 트랜지스터; 및
    드레인이 상기 제 2 엔모스 트랜지스터의 드레인과 연결되고, 상기 제 2 부가회로의 출력에 의해 제어되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 차지펌프회로.
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