KR101231249B1 - 전압 부스팅 회로 및 방법 - Google Patents

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Abstract

본 발명은 트랜지스터와 캐패시터의 개수를 감소시켜 제조단가를 감소시키고, 소자의 면적을 감소시켜 고집적화를 향상시킬 수 있는 전압 부스팅 회로(boosting circuit) 및 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1 공급전압을 공급받아 2배 승압시켜 제2 공급전압을 생성하는 제1 승압부와, 상기 제1 공급전압과, 상기 제1 승압부를 통해 생성된 상기 제2 공급전압을 공급받아 N배(여기서, N은 적어도 3 이상의 자연수) 승압시켜 출력하는 제2 승압부를 포함하는 부스팅 회로를 제공한다.
부스팅 회로.

Description

전압 부스팅 회로 및 방법{CIRCUIT AND METHOD FOR BOOSTING VOLTAGE}
도 1은 종래기술에 따른 전압 부스팅 회로를 도시한 회로도.
도 2는 본 발명의 실시예에 따른 전압 부스팅 회로를 도시한 회로도.
도 3은 도 2에 도시된 회로가 2배 부스팅 전압을 출력할 때의 스위칭 동작 타이밍도.
도 4는 도 2에 도시된 회로가 3배 부스팅 전압을 출력할 때의 스위칭 동작 타이밍도.
도 5는 도 2에 도시된 회로가 6배 부스팅 전압을 출력할 때의 스위칭 동작 타이밍도.
도 6은 도 2에 도시된 회로가 6배 부스팅 전압을 출력할 때의 스위칭 동작 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
MP0~MP12 : PMOS 트랜지스터
MN0~MN5 : NMOS 트랜지스터
C0~C6 : 캐패시터
본 발명은 반도체 설계 기술에 관한 것으로, 특히 N배(여기서, N은 2이상의 자연수) 승압이 가능한 차지 펌프형 전압 부스팅 회로(boosting circuit) 및 방법에 관한 것이다.
TFT(Thin Film Transistor) LCD(Liquid Crystal Display), 특히 모바일(mobile)용 VGA 급 이하 TFT LCD를 구동하기 위하여 액정 패널 상의 TFT는 온(ON) 전압으로 20V 정도, 오프(OFF) 전압으로 -20V 정도를 사용한다. TFT 온/오프 전압은 LCD 패널에 사용되는 TFT의 종류, 예컨대 a-Si, LTPS, CGS TFT와 패널 사이즈 등에 따라 약간 편차는 있다. 따라서, 휴대용 장치의 배터리 전원으로부터 인가되는 전압이 대략 3V 정도이므로, 모바일 TFT LCD 등을 구동하기 위해서는 3V 전압을 20V 또는 -20V 정도까지 스텝 업(step-up) 또는 스텝 다운(step-down)시키는 부스팅 회로가 필요하다.
도 1을 종래기술에 따른 2~7배 승압을 위한 차지 펌프형 부스팅 회로의 구성도이다.
도 1를 참조하면, 종래기술에 따른 부스팅 회로는 13개의 PMOS 트랜지스터(MP0~MP12)와, 6개의 NMOS 트랜지스터(MN0~MN5)와, 7개의 캐패시터(C1~C7)로 이루어진다. PMOS 트랜지스터(MP0, MP1, MP3, MP5, MP7, MP9, MP11)는 스위칭 소자로 기능하고, PMOS 트랜지스터(MP2) 및 NMOS 트랜지스터(MN0), PMOS 트랜지스터(MP4) 및 NMOS 트랜지스터(MN1), PMOS 트랜지스터(MP6) 및 NMOS 트랜지스터(MN2), PMOS 트랜지스터(MP8) 및 NMOS 트랜지스터(MN3), PMOS 트랜지스터(MP10) 및 NMOS 트랜지스터(MN4), PMOS 트랜지스터(MP12) 및 NMOS 트랜지스터(MN5)는 각각 인버터를 구성한다.
이러한 구성을 갖는 종래기술에 따른 부스팅 회로의 동작특성을 설명하면 다음과 같다.
먼저, PMOS 트랜지스터(MP0, MP2)를 턴-오프시키고, PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN0)를 턴-온시키면 캐패시터(C0)에는 PMOS 트랜지스터(MP1)를 통해 전달된 전원전압 VDD가 충전된다. 캐패시터(C0)에 VDD가 충전된 상태에서 PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN0)를 턴-오프시키고, PMOS 트랜지스터(MP0, MP2)와 NMOS 트랜지스터(MN1)를 턴-온시키면 캐패시터(C1)에는 PMOS 트랜지스터(MP0, MP2)를 통해 전달된 VDD와 캐패시터(C0)에 충전된 VDD에 의해 2VDD가 충전된다.
캐패시터(C1)에 2VDD가 충전된 상태에서 NMOS 트랜지스터(MN1)를 턴-오프시키고, PMOS 트랜지스터(MP3, MP4)와 NMOS 트랜지스터(MN2)를 턴-온시키면 캐패시터(C2)에는 PMOS 트랜지스터(MP4)를 통해 전달된 VDD와 캐패시터(C1)에 충전된 2VDD에 의해 3VDD가 충전된다.
캐패시터(C2)에 3VDD가 충전된 상태에서 NMOS 트랜지스터(MN2)를 턴-오프시키고, PMOS 트랜지스터(MP5, MP6)와 NMOS 트랜지스터(MN3)를 턴-온시키면 캐패시터(C3)에는 PMOS 트랜지스터(MP6)를 통해 전달된 VDD와 캐패시터(C2)에 충전된 3VDD 에 의해 4VDD가 충전된다.
캐패시터(C3)에 4VDD가 충전된 상태에서 NMOS 트랜지스터(MN3)를 턴-오프시키고, PMOS 트랜지스터(MP7, MP8)와 NMOS 트랜지스터(MN4)를 턴-온시키면 캐패시터(C4)에는 PMOS 트랜지스터(MP8)를 통해 전달된 VDD와 캐패시터(C3)에 충전된 4VDD에 의해 5VDD가 충전된다.
캐패시터(C4)에 5VDD가 충전된 상태에서 NMOS 트랜지스터(MN4)를 턴-오프시키고, PMOS 트랜지스터(MP9, MP10)와 NMOS 트랜지스터(MN5)를 턴-온시키면 캐패시터(C5)에는 PMOS 트랜지스터(MP10)를 통해 전달된 VDD와 캐패시터(C4)에 충전된 5VDD에 의해 6VDD가 충전된다.
캐패시터(C5)에 6VDD가 충전된 상태에서 NMOS 트랜지스터(MN5)를 턴-오프시키고, PMOS 트랜지스터(MP11, MP12)를 턴-온시키면 캐패시터(C6)에는 PMOS 트랜지스터(MP12)를 통해 전달된 VDD와 캐패시터(C5)에 충전된 6VDD에 의해 7VDD가 충전된다
이와 같이 종래기술에 따른 부스팅 회로는 전단에 접속된 캐패시터에 충전된 충전전압을 다음 단의 전원전압으로 사용하는 방식으로 7배 승압된 부스팅 전압이 출력된다.
그러나, 상기에서 설명한 종래기술에 따른 부스팅 회로는 총 19개의 트랜지스터가 필요하고, 최종단의 로드(load) 캐패시터를 포함하여 총 7개의 캐패시터가 필요하여 제조단가가 증가하는 한편 소자의 면적을 증가시켜 고집적화에 악영향을 미쳤다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 트랜지스터와 캐패시터의 개수를 감소시켜 제조단가를 감소시키고, 소자의 면적을 감소시켜 고집적화를 향상시킬 수 있는 전압 부스팅 회로 및 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 제1 공급전압을 공급받아 2배 승압시켜 제2 공급전압을 생성하는 제1 승압부와, 상기 제1 공급전압과, 상기 제1 승압부를 통해 생성된 상기 제2 공급전압을 공급받아 N배(여기서, N은 적어도 3 이상의 자연수) 승압시켜 출력하는 제2 승압부를 포함하는 전압 부스팅 회로를 제공한다.
상기 제1 승압부는, 제1 및 제2 노드 사이에 접속된 제1 캐패시터와, 상기 제2 공급전압이 출력되는 제1 부스팅 전압노드와 접속된 제2 캐패시터와, 제1 제어신호에 응답하여 상기 제1 공급전압이 공급되는 제1 공급원과 제1 노드 사이를 단락 또는 개방시키는 제1 스위칭부와, 제2 제어신호에 응답하여 상기 제1 공급원과 상기 제2 노드 사이를 단락 또는 개방시키는 제2 스위칭부와, 제3 제어신호에 응답하여 제3 공급전압이 공급되는 제2 공급원과 상기 제2 노드 사이를 단락 또는 개방시키는 제3 스위칭부와, 제4 제어신호에 응답하여 상기 제1 노드와 상기 부스팅 전 압노드 사이를 단락 또는 개방시키는 제4 스위칭부를 포함하는 전압 부스팅 회로를 제공한다.
상기 제2 승압부는, 제3 노드와 제4 노드 사이에 접속된 제3 캐패시터와, 제5 노드와 제6 노드 사이에 접속된 제4 캐패시터와, 제7 노드와 제8 노드 사이에 접속된 제5 캐패시터와, 제2 부스팅 전압노드와 접속된 제6 캐패시터와, 제5 제어신호에 응답하여 상기 제1 승압부의 출력단과 상기 제3 노드 사이를 단락 또는 개방시키는 제5 스위칭부와, 제6 제어신호에 응답하여 상기 제1 공급원과 상기 제4 노드 사이를 단락 또는 개방시키는 제6 스위칭부와, 제7 제어신호에 응답하여 상기 제4 노드와 상기 제2 공급원 사이를 단락 또는 개방시키는 제7 스위칭부와, 제8 제어신호에 응답하여 상기 제3 노드와 상기 제5 노드 사이를 단락 또는 개방시키는 제8 스위칭부와, 제9 제어신호에 응답하여 상기 제1 승압부의 출력단과 상기 제6 노드 사이를 단락 또는 개방시키는 제9 스위칭부와, 제10 제어신호에 응답하여 상기 제6 노드와 상기 제2 공급원 사이를 단락 또는 개방시키는 제10 스위칭부와, 제11 제어신호에 응답하여 상기 제5 노드와 상기 제7 노드 사이를 단락 또는 개방시키는 제11 스위칭부와, 제12 제어신호에 응답하여 상기 제1 부스팅 전압노드와 상기 제8 노드 사이를 단락 또는 개방시키는 제12 스위칭부와, 제13 제어신호에 응답하여 상기 제8 노드와 상기 제2 공급원 사이를 단락 또는 개방시키는 제13 스위칭부와, 제14 제어신호에 응답하여 상기 제7 노드와 상기 제2 부스팅 전압노드 사이를 단락 또는 개방시키는 제14 스위칭부를 포함하는 전압 부스팅 회로를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 제1 및 제 2 노드 사이에 접속된 제1 캐패시터와, 상기 제1 노드와 제1 부스팅 전압노드 사이에 접속된 제2 캐패시터와, 제3 및 제4 노드 사이에 접속된 제3 캐패시터와, 제5 및 제6 노드 사이에 접속된 제4 캐패시터와, 제7 및 제8 노드 사이에 접속된 제5 캐패시터와, 제7 노드와 제2 부스팅 전압노드 사이에 접속된 제6 캐패시터를 구비하고, 상기 제1 부스팅 전압노드로 제1 부스팅 전압을 출력하고, 상기 제2 부스팅 전압노드로 제2 부스팅 전압을 출력하기 위한 부스팅 방법에 있어서, 제1 제어신호에 응답하여 제1 공급원과 상기 제1 노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제1 스위칭 단계와, 제2 제어신호에 응답하여 상기 제1 공급원과 상기 제2 노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제2 스위칭 단계와, 제3 제어신호에 응답하여 제2 공급원과 상기 제2 노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제3 스위칭 단계와, 제4 제어신호에 응답하여 상기 제1 노드와 상기 제1 부스팅 전압노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제4 스위칭 단계와, 제5 제어신호에 응답하여 상기 제1 부스팅 전압노드와 상기 제3 노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제5 스위칭 단계와, 제6 제어신호에 응답하여 상기 제1 공급원과 상기 제4 노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제6 스위칭 단계와, 제7 제어신호에 응답하여 상기 제4 노드와 상기 제2 공급원 사이의 단락 또는 개방을 선택적으로 스위칭하는 제7 스위칭 단계와, 제8 제어신호에 응답하여 상기 제3 노드와 상기 제5 노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제8 스위칭 단계와, 제9 제어신호에 응답하여 상기 제1 부스팅 전압노드와 상기 제6 노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제9 스위칭 단계와, 제10 제어신호에 응답하여 상기 제6 노드와 상기 제2 공급원 사이의 단락 또는 개방을 선택적으로 스위칭하는 제10 스위칭 단계와, 제11 제어신호에 응답하여 상기 제5 노드와 상기 제7 노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제11 스위칭 단계와, 제12 제어신호에 응답하여 상기 제1 부스팅 전압노드와 상기 제8 노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제12 스위칭 단계와, 제13 제어신호에 응답하여 상기 제8 노드와 상기 제2 공급원 사이의 단락 또는 개방을 선택적으로 스위칭하는 제13 스위칭 단계와, 제14 제어신호에 응답하여 상기 제7 노드와 상기 제2 부스팅 전압노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제14 스위칭 단계를 포함하는 전압 부스팅 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 기능을 수행하는 동일 요소들을 나타낸다.
실시예
도 2는 본 발명의 실시예에 따른 전압 부스팅 회로를 설명하기 위하여 도시한 회로도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 전압 부스팅 회로는 10개의 PMOS 트랜지스터(MP0~MP9)와, 4개의 NMOS 트랜지스터(MN0~MN3)와, 6개의 캐패시터(C0~C5)를 구비한다.
PMOS 트랜지스터(MP0, MP1, MP3, MP4, MP5, MP6)는 각각 게이트로 입력되는 신호에 응답하여 전압을 전달하기 위한 스위칭 소자로 기능하고, PMOS 트랜지스터(MP2) 및 NMOS 트랜지스터(MN0), PMOS 트랜지스터(MP7) 및 NMOS 트랜지스터(MN1), PMOS 트랜지스터(MP8) 및 NMOS 트랜지스터(MN2), PMOS 트랜지스터(MP9) 및 NMOS 트랜지스터(MN3)는 직렬접속되어 스위칭 소자로 기능한다. 그리고, 캐패시터(C0)는 VDD, 캐패시터(C1, C2)는 2VDD, 캐패시터(C3)는 3VDD, 캐패시터(C4)는 5VDD, 캐패시터(C4)는 7VDD를 충전한다.
이하, 도 3 내지 도 7을 참조하여 본 발명의 실시예1에 따른 부스팅 회로의 동작특성을 설명하면 다음과 같다. 여기서는, 설명의 편의를 위해 도면을 참조하여 2배, 3배, 6배, 7배 승압동작에 대해서만 설명하기로 한다. 이외, 미설명될 4배, 5배 승압동작은 2배, 3배, 6배, 7배 승압동작 과정을 통해 충분히 유추가 가능할 것이다.
먼저, 도 3을 참조하여 2배 승압된 2VDD를 생성하는 동작에 대해 설명하기로한다.
PMOS 트랜지스터(MP0, MP1, MP2)와, NMOS 트랜지스터(MN0)와, 캐패시터(C0, C1)는 2VDD를 생성하기 위한 회로이다. PMOS 트랜지스터(MP1)는 노드(Node0)와 전원전압원 사이에 접속되고, 제어신호(2cpp)에 응답하여 VDD를 캐패시터(C0)로 전달한다. NMOS 트랜지스터(MN0)는 노드(Node1)와 접지전압원 사이에 접속되고, 제어신 호(2cpn)에 응답하여 PMOS 트랜지스터(MP1)를 통해 전달된 VDD가 캐패시터(C0)에 충전되도록 전류 경로를 형성한다. PMOS 트랜지스터(MP2)는 전원전압원과 노드(Node1) 사이에 접속되고, NMOS 트랜지스터(MN0)가 턴-오프된 상태에서 제어신호(2cpn)에 응답하여 캐패시터(C0)의 일단으로 VDD 전압을 전달한다. PMOS 트랜지스터(MP0)는 노드(Node0)와 캐패시터(C1) 사이에 접속되어 PMOS 트랜지스터(MP1)가 턴-오프된 상태에서 제어신호(2cpx)에 응답하여 캐패시터(C0)에 충전된 VDD와 PMOS 트랜지스터(MP2)를 통해 전달된 VDD를 부스팅 전압노드(미도시)와 연결된 캐패시터(C1)로 전달한다. 결국, 캐패시터(C1)에는 2VDD가 충전되어 부스팅 전압노드는 2VDD로 부스팅된다.
또한, 도 4를 참조하여 3배 승압된 3VDD를 생성하는 동작에 대해 설명하기로 한다.
PMOS 트랜지스터(MP6)는 노드(Node2)와 2VDD가 공급되는 전원전압원 사이에 접속되고, 제어신호(3cpp)에 응답하여 2VDD를 캐패시터(C2)로 전달한다. NMOS 트랜지스터(MN1)는 노드(Node3)와 접지전압원 사이에 접속되고, 제어신호(3cpn)에 응답하여 PMOS 트랜지스터(MP6)를 통해 전달된 2VDD가 캐패시터(C2)에 충전되도록 전류 경로를 형성한다. PMOS 트랜지스터(MP7)는 VDD 전원전압원과 노드(Node3) 사이에 접속되고, NMOS 트랜지스터(MN1)가 턴-오프된 상태에서 제어신호(3cdp)에 응답하여 캐패시터(C2)의 일단으로 VDD 전압을 전달한다. PMOS 트랜지스터(MP5)는 노드(Node2)와 캐패시터(C3) 사이에 접속되어 PMOS 트랜지스터(MP6)가 턴-오프된 상태에서 제어신호(4cpp)에 응답하여 캐패시터(C2)에 충전된 2VDD와 PMOS 트랜지스터 (MP7)를 통해 전달된 VDD를 캐패시터(C3)로 전달한다. 이때, PMOS 트랜지스터(MP4, MP3)가 각각 제어신호(5cpp, 5cpx)에 응답하여 턴-온되어 3VDD는 부스팅 전압노드(미도시)와 연결된 캐패시터(C5)에 전달 충전된다. 결국, 부스팅 전압노드는 3VDD로 부스팅된다.
또한, 도 5를 참조하여 6배 승압된 6VDD를 생성하는 동작에 대해 설명하기로 한다.
PMOS 트랜지스터(MP5)는 노드(Node2, Node4) 사이에 접속되고, 제어신호(4cpp)에 응답하여 턴-온되고, PMOS 트랜지스터(MP6)는 노드(Node2)와 2VDD 전원전압원 사이에 접속되고, 제어신호(3cpp)에 응답하여 턴-온된다. NMOS 트랜지스터(MN2)는 노드(Node5)와 접지전압원 사이에 접속되고, 제어신호(4cpn)에 응답하여 턴-온된다. 이에 따라, 캐패시터(C3)에는 2VDD가 충전된다. 이런 상태에서, NMOS 트랜지스터(MN2)가 턴-오프되고, 2VDD 전원전압원과 노드(node5) 사이에 접속된 PMOS 트랜지스터(MP8)가 제어신호(4cdp)에 응답하여 턴-온되고, 노드(Node4, Node6) 사이에 접속된 PMOS 트랜지스터(MP4)가 제어신호(5cpp)에 응답하여 턴-온되며, 노드(Node7)와 접지전압원 사이에 접속된 NMOS 트랜지스터(MN3)가 제어신호(5cpn)에 응답하여 턴-온되면 캐패시터(C4)에는 4VDD가 충전된다. 이런 상태에서, NMOS 트랜지스터(MN3)가 제어신호(5cpn)에 의해 턴-오프되고, 2VDD 전원전압과 노드(Node7) 사이에 접속된 PMOS 트랜지스터(MP9)가 입력되는 제어신호(5cdp)에 의해 턴온되고, 노드(Node6)와, 로드 캐패시터(C5) 사이에 접속된 PMOS 트랜지스터(MP3)가 제어신호(5cpx)에 의해 턴-온되면, 부스팅 전압노드와 연결된 캐패시터(C5)에 6VDD가 충전된다. 결국, 부스팅 전압노드는 6VDD로 부스팅된다.
또한, 도 6을 참조하여 7배 승압된 7VDD를 생성하는 동작에 대해 설명하기로 한다.
PMOS 트랜지스터(MP6)와 NMOS 트랜지스터(MN1)가 턴-온되어 캐패시터(C1)에는 VDD가 충전된 상태에서 NMOS 트랜지스터(MN1)와 PMOS 트랜지스터(MP6)가 턴-오프되고, PMOS 트랜지스터(MP5, MP7)와 NMOS 트랜지스터(MN2)가 턴-온되면, 캐패시터(C3)에는 3VDD가 충전된다. 이런 상태에서, NMOS 트랜지스터(MN2)와 PMOS 트랜지스터(MP5)가 턴-오프되고, PMOS 트랜지스터(MP4, MP8)와 NMOS 트랜지스터(MN3)가 턴-온되면, 캐패시터(C4)에는 5VDD가 충전된다. 이런 상태에서, NMOS 트랜지스터(MN3)와 PMOS 트랜지스터(MP4)가 턴-오프되고, PMOS 트랜지스터(MP3, MP9)가 턴-온되면, 부스팅 전압노드와 연결된 캐패시터(C5)에는 7VDD가 충전된다. 결국, 부스팅 전압노드는 7VDD로 부스팅된다.
상기에서 설명한 바와 같이, 본 발명의 실시예에 따른 부스팅 회로는 10개의 PMOS 트랜지스터(MP0~MP9)와, 4개의 NMOS 트랜지스터(MN0~MN3)와, 6개의 캐패시터(C0~C5)로 구성됨에 따라 도 1에 도시된 종래기술에 따른 부스팅 회로보다 트랜지스터 개수는 5개가 감소되고, 캐패시터는 1개가 감소되어 제조단가 및 소자 면적 증대를 최소화할 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범 위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 트랜지스터와 캐패시터의 개수를 감소시켜 제조단가를 감소시키고, 소자의 면적을 감소시켜 고집적화를 향상시킬 수 있다.

Claims (15)

  1. 제1 공급전압을 공급받아 2배 승압시켜 제2 공급전압을 생성하는 제1 승압부; 및
    상기 제1 공급전압과, 상기 제1 승압부를 통해 생성된 상기 제2 공급전압을 공급받아 N배(여기서, N은 적어도 3 이상의 자연수) 승압시켜 출력하는 제2 승압부;를 포함하되,
    상기 제1 승압부는,
    제1 및 제2 노드 사이에 접속된 제1 캐패시터;
    상기 제2 공급전압이 출력되는 제1 부스팅 전압노드와 접속된 제2 캐패시터;
    제1 제어신호에 응답하여 상기 제1 공급전압이 공급되는 제1 공급원과 제1 노드 사이를 단락 또는 개방시키는 제1 스위칭부;
    제2 제어신호에 응답하여 상기 제1 공급원과 상기 제2 노드 사이를 단락 또는 개방시키는 제2 스위칭부;
    제3 제어신호에 응답하여 제3 공급전압이 공급되는 제2 공급원과 상기 제2 노드 사이를 단락 또는 개방시키는 제3 스위칭부; 및
    제4 제어신호에 응답하여 상기 제1 노드와 상기 부스팅 전압노드 사이를 단락 또는 개방시키는 제4 스위칭부;를
    포함하는 전압 부스팅 회로.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제2 승압부는,
    제3 노드와 제4 노드 사이에 접속된 제3 캐패시터;
    제5 노드와 제6 노드 사이에 접속된 제4 캐패시터;
    제7 노드와 제8 노드 사이에 접속된 제5 캐패시터;
    제2 부스팅 전압노드와 접속된 제6 캐패시터;
    제5 제어신호에 응답하여 상기 제1 승압부의 출력단과 상기 제3 노드 사이를 단락 또는 개방시키는 제5 스위칭부;
    제6 제어신호에 응답하여 상기 제1 공급원과 상기 제4 노드 사이를 단락 또는 개방시키는 제6 스위칭부;
    제7 제어신호에 응답하여 상기 제4 노드와 상기 제2 공급원 사이를 단락 또는 개방시키는 제7 스위칭부;
    제8 제어신호에 응답하여 상기 제3 노드와 상기 제5 노드 사이를 단락 또는 개방시키는 제8 스위칭부;
    제9 제어신호에 응답하여 상기 제1 승압부의 출력단과 상기 제6 노드 사이를 단락 또는 개방시키는 제9 스위칭부;
    제10 제어신호에 응답하여 상기 제6 노드와 상기 제2 공급원 사이를 단락 또는 개방시키는 제10 스위칭부;
    제11 제어신호에 응답하여 상기 제5 노드와 상기 제7 노드 사이를 단락 또는 개방시키는 제11 스위칭부;
    제12 제어신호에 응답하여 상기 제1 부스팅 전압노드와 상기 제8 노드 사이를 단락 또는 개방시키는 제12 스위칭부;
    제13 제어신호에 응답하여 상기 제8 노드와 상기 제2 공급원 사이를 단락 또는 개방시키는 제13 스위칭부; 및
    제14 제어신호에 응답하여 상기 제7 노드와 상기 제2 부스팅 전압노드 사이를 단락 또는 개방시키는 제14 스위칭부
    를 포함하는 전압 부스팅 회로.
  4. 제 3 항에 있어서,
    상기 제1 내지 제14 스위칭부는 MOSFET 트랜지스터로 이루어진 전압 부스팅 회로.
  5. 제 4 항에 있어서,
    상기 제3, 제7, 제10 및 제13 스위칭부는 NMOS 트랜지스터로 이루어지고, 상기 제1, 제2, 제4, 제5, 제6, 제8, 제9, 제11, 제12 및 제14 스위칭부는 PMOS 트랜지스터로 이루어진 전압 부스팅 회로.
  6. 제 1 항에 있어서,
    상기 제1 부스팅 전압노드는 상기 제1 내지 제4 제어신호의 2 위상 제어를 받아 부스팅된 전압을 출력하는 전압 부스팅 회로.
  7. 제 1 항에 있어서,
    상기 제1 부스팅 전압노드는 상기 제1 내지 제4 제어신호의 2 위상 제어에 응답하여 2 가지 부스팅된 전압을 출력하는 전압 부스팅 회로.
  8. 제 3 항에 있어서,
    상기 제2 부스팅 전압노드는 상기 제5 내지 제14 제어신호의 2 위상 제어에 응답하여 부스팅된 전압을 출력하는 전압 부스팅 회로.
  9. 제 3 항에 있어서,
    상기 제2 부스팅 전압노드는 상기 제5 내지 제14 제어신호의 2 위상 제어에 응답하여 N가지(여기서, N은 자연수) 부스팅된 전압을 출력하는 전압 부스팅 회로.
  10. 제1 및 제2 노드 사이에 접속된 제1 캐패시터와, 상기 제1 노드와 제1 부스팅 전압노드 사이에 접속된 제2 캐패시터와, 제3 및 제4 노드 사이에 접속된 제3 캐패시터와, 제5 및 제6 노드 사이에 접속된 제4 캐패시터와, 제7 및 제8 노드 사이에 접속된 제5 캐패시터와, 제7 노드와 제2 부스팅 전압노드 사이에 접속된 제6 캐패시터를 구비하고, 상기 제1 부스팅 전압노드로 제1 부스팅 전압을 출력하고, 상기 제2 부스팅 전압노드로 제2 부스팅 전압을 출력하기 위한 전압 부스팅 방법에 있어서,
    제1 제어신호에 응답하여 제1 공급원과 상기 제1 노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제1 스위칭 단계;
    제2 제어신호에 응답하여 상기 제1 공급원과 상기 제2 노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제2 스위칭 단계;
    제3 제어신호에 응답하여 제2 공급원과 상기 제2 노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제3 스위칭 단계;
    제4 제어신호에 응답하여 상기 제1 노드와 상기 제1 부스팅 전압노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제4 스위칭 단계;
    제5 제어신호에 응답하여 상기 제1 부스팅 전압노드와 상기 제3 노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제5 스위칭 단계;
    제6 제어신호에 응답하여 상기 제1 공급원과 상기 제4 노드 사이의 단락 또 는 개방을 선택적으로 스위칭하는 제6 스위칭 단계;
    제7 제어신호에 응답하여 상기 제4 노드와 상기 제2 공급원 사이의 단락 또는 개방을 선택적으로 스위칭하는 제7 스위칭 단계;
    제8 제어신호에 응답하여 상기 제3 노드와 상기 제5 노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제8 스위칭 단계;
    제9 제어신호에 응답하여 상기 제1 부스팅 전압노드와 상기 제6 노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제9 스위칭 단계;
    제10 제어신호에 응답하여 상기 제6 노드와 상기 제2 공급원 사이의 단락 또는 개방을 선택적으로 스위칭하는 제10 스위칭 단계;
    제11 제어신호에 응답하여 상기 제5 노드와 상기 제7 노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제11 스위칭 단계;
    제12 제어신호에 응답하여 상기 제1 부스팅 전압노드와 상기 제8 노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제12 스위칭 단계;
    제13 제어신호에 응답하여 상기 제8 노드와 상기 제2 공급원 사이의 단락 또는 개방을 선택적으로 스위칭하는 제13 스위칭 단계; 및
    제14 제어신호에 응답하여 상기 제7 노드와 상기 제2 부스팅 전압노드 사이의 단락 또는 개방을 선택적으로 스위칭하는 제14 스위칭 단계
    를 포함하는 전압 부스팅 방법.
  11. 제 10 항에 있어서,
    상기 제1 내지 제14 스위칭 단계는 각각 MOSFET 트랜지스터로 이루어진 스위칭부에 의해 동작되는 전압 부스팅 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 제1 부스팅 전압노드는 상기 제1 내지 제4 제어신호의 2 위상 제어를 받아 부스팅된 전압을 출력하는 전압 부스팅 방법.
  13. 제 12 항에 있어서,
    상기 제1 부스팅 전압노드는 상기 제1 내지 제4 제어신호의 2 위상 제어에 응답하여 2 가지 부스팅된 전압을 출력하는 전압 부스팅 방법.
  14. 제 10 항 또는 제 11 항에 있어서,
    상기 제2 부스팅 전압노드는 상기 제5 내지 제14 제어신호의 2 위상 제어에 응답하여 부스팅된 전압을 출력하는 전압 부스팅 방법.
  15. 제 14 항에 있어서,
    상기 제2 부스팅 전압노드는 상기 제5 내지 제14 제어신호의 2 위상 제어에 응답하여 N가지(여기서, N은 자연수) 부스팅된 전압을 출력하는 전압 부스팅 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4769753A (en) * 1987-07-02 1988-09-06 Minnesota Mining And Manufacturing Company Compensated exponential voltage multiplier for electroluminescent displays
KR20050019985A (ko) * 2003-08-19 2005-03-04 매그나칩 반도체 유한회사 2가지 출력 전압 모드를 가지는 직류전압 부스터

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