JP2008131771A - Dc−dcコンバータ及び表示装置 - Google Patents
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Abstract
【課題】電源電位VDDが低い場合であっても、初期動作を安定化し、目標とする出力電位を安定して得ることができるDC−DCコンバータを提供する。
【解決手段】入力端子とT1,T2の接続点の間にダイオードD3を接続し、T1,T2の接続点と出力端子との間にダイオードD4を接続した。入力側から出力側へ向かう方向がダイオードD3、D4の順方向である。ダイオードD3はT1が十分オンしない場合にT1,T2の接続点の電位CLK1Pの電位をVDDに引き上げる。また、ダイオードD4はT2が十分オンしない場合にT1,T2の接続点から出力端子に電流を流し、出力電位を2VDDに引き上げる。また、入力端子と出力端子の間にダイオードD1を接続し、出力電位をVDDに初期設定することが好ましい。ダイオードD1を設けることにより、出力電位が動作開始から2VDDに到達するまでに時間を短縮できる。
【選択図】図1
【解決手段】入力端子とT1,T2の接続点の間にダイオードD3を接続し、T1,T2の接続点と出力端子との間にダイオードD4を接続した。入力側から出力側へ向かう方向がダイオードD3、D4の順方向である。ダイオードD3はT1が十分オンしない場合にT1,T2の接続点の電位CLK1Pの電位をVDDに引き上げる。また、ダイオードD4はT2が十分オンしない場合にT1,T2の接続点から出力端子に電流を流し、出力電位を2VDDに引き上げる。また、入力端子と出力端子の間にダイオードD1を接続し、出力電位をVDDに初期設定することが好ましい。ダイオードD1を設けることにより、出力電位が動作開始から2VDDに到達するまでに時間を短縮できる。
【選択図】図1
Description
本発明は、入力電位を他の電位に変換するDC−DCコンバータ及びDC−DCコンバータを備えた表示装置に関する。
従来より、低温ポリシリコンTFT(Thin Film Transistor)プロセスにより製造されるアクティブマトリクス型液晶表示装置において、駆動信号ICのコストを下げるため、液晶パネルのTFT基板上に、画素TFTのオン・オフを制御するための電源電位を生成する電源回路としてDC−DCコンバータが形成されていた。
このDC−DCコンバータは、直列接続された2つの電荷転送トランジスタと、それらの電荷転送トランジスタの接続点に結合され、クロックが印加されたフライングコンデンサとを備え、入力電位である電源電位VDDを2倍昇圧した2VDD、または−1倍昇圧した−VDDを生成する。
DC−DCコンバータを内蔵したアクティブマトリクス型液晶表示装置は特許文献1に記載されている。
特開2004−146082号公報
しかしながら、初期動作時において電源電位VDDが低い場合、DC−DCコンバータ内の電荷転送トランジスタのオン時の電流(以下、オン電流という)が十分得られず、初期動作が安定しないという問題があった。
本発明のDC−DCコンバータは上述した課題に鑑みてなされたものであり、直列に接続された第1及び第2の電荷転送トランジスタと、第1及び第2の電荷転送トランジスタの接続点に結合され、クロックが印加されたフライングコンデンサと、クロックをレベルシフトして前記第1及び第2の電荷転送トランジスタを相補的にオンさせるレベルシフトクロックを作成するレベルシフタと、を備え、前記第1の電荷転送トランジスタの入力端子に入力電位が印加され、前記第2の電荷転送トランジスタの出力端子から入力電位を変換した出力電位を得るDC−DCコンバータにおいて、前記入力端子と前記接続点の間に第1のダイオードを接続し、前記接続点と前記出力端子との間に第2のダイオードを接続したことを特徴とする。
また、本発明の表示装置は、画素TFTと、この画素TFTのオン・オフを制御するための電源電位を生成するDC−DCコンバータと、を備えた表示装置において、
前記DC−DCコンバータは、直列に接続された第1及び第2の電荷転送トランジスタと、第1及び第2の電荷転送トランジスタの接続点に結合され、クロックが印加されたフライングコンデンサと、クロックをレベルシフトして前記第1及び第2の電荷転送トランジスタを相補的にオンさせるレベルシフトクロックを作成するレベルシフタと、前記第1の電荷転送トランジスタの入力端子と前記接続点の間に接続された第1のダイオードと、前記接続点と前記第2の電荷転送トランジスタの出力端子との間に接続された第2のダイオードと、を備え、前記第1の電荷転送トランジスタの入力端子に入力電位が印加され、前記第2の電荷転送トランジスタの出力端子から入力電位を変換した出力電位を得ることを特徴とする。
前記DC−DCコンバータは、直列に接続された第1及び第2の電荷転送トランジスタと、第1及び第2の電荷転送トランジスタの接続点に結合され、クロックが印加されたフライングコンデンサと、クロックをレベルシフトして前記第1及び第2の電荷転送トランジスタを相補的にオンさせるレベルシフトクロックを作成するレベルシフタと、前記第1の電荷転送トランジスタの入力端子と前記接続点の間に接続された第1のダイオードと、前記接続点と前記第2の電荷転送トランジスタの出力端子との間に接続された第2のダイオードと、を備え、前記第1の電荷転送トランジスタの入力端子に入力電位が印加され、前記第2の電荷転送トランジスタの出力端子から入力電位を変換した出力電位を得ることを特徴とする。
本発明のDC−DCコンバータによれば、電源電位VDDが低い場合であっても、初期動作を安定化し、目標とする出力電位を安定して得ることができる。
また、本発明の表示装置によれば、そのDC−DCコンバータを備えているので、その初期動作を安定化し、画素TFTのオン・オフを制御するための電源電位を安定して得ることができる。
以下で、本発明の実施の形態について図面を参照しながら説明する。
図1は、本発明の実施の形態によるDC−DCコンバータの回路図である。このDC−DCコンバータは、正の電源電位VDD、接地電位VSS(=0V)、クロックCLK、イネーブル信号ENBに基づいて、入力電位である電源電位VDDを2倍昇圧したVPP=2VDD、または−1倍昇圧したVBB=−VDDを同時に生成する回路である。DC−DCコンバータは、低温ポリシリコンTFTプロセスにより液晶表示装置のガラス基板上に駆動に必要な回路機能を集積するシステム・オン・グラス(SOG)技術により、アクティブマトリクス型液晶表示装置のガラス基板上に、画素TFTのオン・オフを制御するための電源電位を生成する電源回路として形成される。
以下、その詳細な回路構成について説明する。まず、VPP=2VDDを発生する回路部について説明する。Pチャネル型の第1及び第2の電荷転送トランジスタT1,T2が直列に接続され、T1のソースである入力端子に電源電位VDDが印加されている。LS−A、LS−Bは、それぞれイネーブル信号ENB、入力クロックCLKのHレベル(VDD)、Lレベル(VSS)をVPP=2VDD、VBB=−VDDにレベルシフトする、第1、第2のレベルシフタである。第1及び第2のレベルシフタLS−A、LS−Bの動作電源の電位としては、このDC−DCコンバータが自ら生成した電位VPP、VBBが用いられる。
レベルシフトされたイネーブル信号ENBとクロックCLKの反転クロックはNAND回路NAに入力され、レベルシフトされたイネーブル信号ENBと入力クロックCLKはNAND回路NBに入力される。
NAND回路NAからは、第1の制御クロックCLKAが出力され、バッファ用インバータINV5,INV6を通して第1の電荷転送トランジスタT1のゲートに印加される。NAND回路NBからは、第2の制御クロックCLKBが出力され、バッファ用インバータINV7,INV8を通して第2の電荷転送トランジスタT2のゲートに印加される。第1の制御クロックCLKA、第2の制御クロックCLKBのHレベルは2VDD、Lレベルは−VDDである。第1の制御クロックCLKA、第2の制御クロックCLKBは、基本的には互いに極性が異なる信号であるが、NAND回路NA,NBに入力されたイネーブル信号ENBにより、位相が重ならないようになっている。つまり、第1の制御クロックCLKA、第2の制御クロックCLKBは同時にLレベルになることがないので、T1、T2が同時にオンして貫通電流が流れることがなく、高効率のDC−DCコンバータが得られる。
また、第1の電荷転送トランジスタT1と第2の電荷転送トランジスタT2の接続点には第1のフライングコンデンサC1の一方の端子が接続され、その他方の端子には、第2のレベルシフタLS−Bの出力がバッファ用のインバータINV1〜INV4を通して印加される。インバータINV4だけは、VDDレベルで動作し、その出力であるクロックCLK1のHレベルはVDD、LレベルはVSSである。
第1及び第2の制御クロックCLKA、CLKBに応じて、第1及び第2の電荷転送トランジスタT1,T2が相補的にオンすることにより、入力側から出力側へ電荷が転送され、第2の電荷転送トランジスタT2のドレインである出力端子から、出力電位としてVPP=2VDDが得られる。しかしながら、初期動作時において電源電位VDDが低い場合、第1及び第2の電荷転送トランジスタT1,T2のオン電流が十分得られず、初期動作が安定しない。
そこで、第1及び第2の電荷転送トランジスタT1,T2のオン電流の不足を補うために、入力端子とT1,T2の接続点の間にダイオードD3を接続し、T1,T2の接続点と出力端子との間にダイオードD4を接続した。入力側から出力側へ向かう方向がダイオードD3、D4の順方向である。ダイオードD3はT1が十分オンしない場合にT1,T2の接続点の電位CLK1Pの電位をVDDに引き上げる。また、ダイオードD4はT2が十分オンしない場合にT1,T2の接続点から出力端子に電流を流し、出力電位を2VDDに引き上げる。
また、入力端子と出力端子の間にダイオードD1を接続し、出力電位をVDDに初期設定することが好ましい。ダイオードD1を設けることにより、出力電位が動作開始から2VDDに到達するまでに時間を短縮できる。ダイオードD1、D3、D4はTFTで構成してもよいが、PINダイオードで形成することが好ましい。PINダイオードは、図3に示すように、絶縁膜1上に形成されたポリシリコン層2中に、P型領域3(アノード)、不純物がドープされていないイントリンシック領域4、N型領域5(カソード)を互いに隣接して形成してなり、TFTと比べると、ゲート配線の接続が不要のため、実装面積が小さく、かつゲート容量がないため高速で動作する利点がある。
次に、VBB=−VDDを発生する回路部について説明する。Nチャネル型の第3及び第4の電荷転送トランジスタT3,T4が直列に接続され、T3のソースである入力端子に接地電位VSSが印加されている。
NAND回路NAから出力される第1の制御クロックCLKAは、バッファ用インバータINV9,INV10,INV11を通して反転され、第1の反転制御クロックXCLKAとなり、これが第4の電荷転送トランジスタT4のゲートに印加される。NAND回路NBから出力される第2の制御クロックCLKBは、バッファ用インバータINV12,INV13,INV14を通して、反転され、第2の反転制御クロックXCLKBとなり、これが第3の電荷転送トランジスタT3のゲートに印加される。第1の反転制御クロックXCLKA、第2の反転制御クロックXCLKBは、基本的には互いに極性が異なる信号であるが、NAND回路NA,NBに入力されたイネーブル信号ENBにより、位相が重ならないようになっている。つまり、第1の反転制御クロックXCLKA、第2の反転制御クロックXCLKBは同時にHレベルになることがないので、T3、T4が同時にオンして貫通電流が流れることがなく、高効率のDC−DCコンバータが得られる。
また、第3の電荷転送トランジスタT3と第4の電荷転送トランジスタT4の接続点には第2のフライングコンデンサC2の一方の端子が接続され、その他方の端子にはインバータINV4からのクロックCLK1が印加される。
第1及び第2の反転制御クロックXCLKA、XCLKBに応じて、第3及び第4の電荷転送トランジスタT3,T4が相補的にオンすることにより、入力側から出力側へ電荷が転送され、第4の電荷転送トランジスタT4のドレインである出力端子から、出力電位としてVBB=−VDDが得られる。しかしながら、初期動作時において電源電位VDDが低い場合、上述の2VDDを発生する回路部と同様に、第3及び第4の電荷転送トランジスタT3,T4のオン電流が十分得られず、初期動作が安定しない。
そこで、第3及び第4の電荷転送トランジスタT3,T4のオン電流の不足を補うために、入力端子とT3,T4の接続点の間にダイオードD6を接続し、T3,T4の接続点と出力端子との間にダイオードD5を接続した。出力側(VBB)から入力側(VSS)へ向かう方向がダイオードD5、D6の順方向である。ダイオードD6はT3が十分オンしない場合にT3,T4の接続点の電位CLK1Bの電位をVSSにする。また、ダイオードD5はT4が十分オンしない場合に、出力端子からT3,T4の接続点に電流を流し、出力電位を−VDDに下げる。
また、入力端子と出力端子の間にダイオードD2を接続し、出力電位をVSSに初期設定することが好ましい。ダイオードD2を設けることにより、出力電位が動作開始から−VDDに到達するまでに時間を短縮できる。ダイオードD2、D5、D6はTFTで構成してもよいが、PINダイオードで形成することが好ましい。
このDC−DCコンバータの定常状態の動作を図2の波形図を参照して説明する。
まず、VPP=2VDDを発生する回路部の動作について説明する。入力クロックがLレベル(VSS)のとき、第1の制御クロックCLKAはLレベル(−VDD)、第2の制御クロックCLKBはHレベル(2VDD)、第1のフライングコンデンサC1に印加されるクロックCLK1はLレベル(VSS)である。
すると、Pチャネル型の電荷転送トランジスタT1はそのゲートに−VDDが印加されるので低抵抗でオンする。また、Pチャネル型の電荷転送トランジスタT2はそのゲートに2VDDが印加されるのでオフする。ゲート電位は2VDDと高いので、オフリーク電流は低く抑えられる。したがって、第1のフライングコンデンサC1はT1を通して充電され、T1とT2の接続点の電位CLK1PはVDDになる。
入力クロックがHレベル(VDD)のとき、第1の制御クロックCLKAはHレベル(2VDD)、第2の制御クロックCLKBはLレベル(−VDD)、第1のフライングコンデンサC1に印加されるクロックCLK1はHレベル(VDD)である。
すると、Pチャネル型の電荷転送トランジスタT1はそのゲートに2VDDが印加されるのでオフする。また、Pチャネル型の電荷転送トランジスタT2はそのゲートに−VDDが印加されるのでオンする。したがって、第1のフライングコンデンサC1のカップリングにより、T1とT2の接続点の電位CLK1Pは2VDDに昇圧され、第1のフライングコンデンサC1に充電された電荷がT2を通して放電され、出力電位VPPは2VDDになる。
上記動作を繰り返すことにより、出力電位VPPは2VDDに安定する。また、一時的に負荷の消費電流が増大して、出力電流IPPが増大して出力電位VPPが低下した場合に、ダイオードD1の働きにより、出力電位VPPがVDD以下に低下するのを防止することができる。
次に、VBB=−VDDを発生する回路部の動作について説明する。入力クロックがHレベル(VDD)のとき、第1の反転制御クロックXCLKAはLレベル(−VDD)、第2の反転制御クロックXCLKBはHレベル(2VDD)、第2のフライングコンデンサC2に印加されるクロックCLK1はHレベル(VDD)である。
すると、Nチャネル型の電荷転送トランジスタT3はそのゲートに2VDDが印加されるので低抵抗でオンする。また、Nチャネル型の電荷転送トランジスタT4はそのゲートに−VDDが印加されるのでオフする。ゲート電位は−VDDと低いので、オフリーク電流は低く抑えられる。したがって、第2のフライングコンデンサC2はT3を通して充電され、T3とT4の接続点の電位CLK1BはVSSになる。
入力クロックがLレベル(VSS)のとき、第1の反転制御クロックXCLKAはHレベル(2VDD)、第2の反転制御クロックXCLKBはLレベル(−VDD)、第2のフライングコンデンサC2に印加されるクロックCLK1はLレベル(VSS)である。
すると、Nチャネル型の電荷転送トランジスタT3はそのゲートに−VDDが印加されるのでオフする。また、Nチャネル型の電荷転送トランジスタT4はそのゲートに2VDDが印加されるのでオンする。したがって、第2のフライングコンデンサC2のカップリングにより、T3とT4の接続点の電位CLK1Bは−VDDに下がり、出力電位VBBは−VDDになる。
上記動作を繰り返すことにより、出力電位VBBは−VDDに安定する。また、一時的に負荷の消費電流が増大して、出力電流IBBが増大して出力電位VBBが上昇した場合に、ダイオードD2の働きにより、出力電位VBBがVSS以上に上昇するのを防止することができる。
なお、実施形態においては、それぞれ出力電位として2VDD、−VDDを発生するDC−DCコンバータを例として説明したが、DC−DCコンバータの段数を変更することにより、出力電位として、更に高電位、例えば、3VDDや−2VDDを得ることができる。そして、そのようなDC−DCコンバータにダイオードを接続することにより、同様の効果を得ることができる。すなわち、本発明は、電荷転送トランジスタとフライングコンデンサを備えたチャージポンプ型のDC−DCコンバータに広く適用することができる。
また、DC−DCコンバータは、TNモード、垂直配向モード(VAモード)、横電界を利用したIPSモード、フリンジ電界を利用したFFSモードなどの液晶表示装置に利用しても構わない。また、全透過型のみならず全反射型、反射透過兼用型の液晶表示装置に利用しても構わない。また、液晶表示装置ではなく、有機ELディスプレイ、フィールドエミッション型ディスプレイに用いても良い。
C1 第1のフライングコンデンサ
C2 第2のフライングコンデンサ
D1、D2、D3、D4、D5、D6 ダイオード
T1、T2 Pチャネル型の電荷転送トランジスタ
T3、T4 Nチャネル型の電荷転送トランジスタ
1 絶縁膜 2 ポリシリコン層 3 P型領域
4 イントリンシック領域 5 N型領域
C2 第2のフライングコンデンサ
D1、D2、D3、D4、D5、D6 ダイオード
T1、T2 Pチャネル型の電荷転送トランジスタ
T3、T4 Nチャネル型の電荷転送トランジスタ
1 絶縁膜 2 ポリシリコン層 3 P型領域
4 イントリンシック領域 5 N型領域
Claims (4)
- 直列に接続された第1及び第2の電荷転送トランジスタと、第1及び第2の電荷転送トランジスタの接続点に結合され、クロックが印加されたフライングコンデンサと、クロックをレベルシフトして前記第1及び第2の電荷転送トランジスタを相補的にオンさせるレベルシフトクロックを作成するレベルシフタと、を備え、前記第1の電荷転送トランジスタの入力端子に入力電位が印加され、前記第2の電荷転送トランジスタの出力端子から入力電位を変換した出力電位を得るDC−DCコンバータにおいて、
前記入力端子と前記接続点の間に第1のダイオードを接続し、前記接続点と前記出力端子との間に第2のダイオードを接続したことを特徴とするDC−DCコンバータ。 - 前記出力電位を前記入力電位に初期設定するための第3のダイオードを設けたことを特徴とする請求項1に記載のDC−DCコンバータ。
- 前記第1、第2及び第3のダイオードはPINダイオードであることを特徴とする請求項1または2に記載のDC−DCコンバータ。
- 画素TFTと、この画素TFTのオン・オフを制御するための電源電位を生成するDC−DCコンバータと、を備えた表示装置において、
前記DC−DCコンバータは、直列に接続された第1及び第2の電荷転送トランジスタと、第1及び第2の電荷転送トランジスタの接続点に結合され、クロックが印加されたフライングコンデンサと、クロックをレベルシフトして前記第1及び第2の電荷転送トランジスタを相補的にオンさせるレベルシフトクロックを作成するレベルシフタと、前記第1の電荷転送トランジスタの入力端子と前記接続点の間に接続された第1のダイオードと、前記接続点と前記第2の電荷転送トランジスタの出力端子との間に接続された第2のダイオードと、を備え、前記第1の電荷転送トランジスタの入力端子に入力電位が印加され、前記第2の電荷転送トランジスタの出力端子から入力電位を変換した出力電位を得ることを特徴とする表示装置。
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JP2008131814A (ja) * | 2006-11-24 | 2008-06-05 | Epson Imaging Devices Corp | Dc−dcコンバータ及び表示装置 |
JP2015186375A (ja) * | 2014-03-25 | 2015-10-22 | セイコーエプソン株式会社 | 駆動回路、集積回路装置及びチャージポンプ回路の制御方法 |
-
2006
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Cited By (2)
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JP2008131814A (ja) * | 2006-11-24 | 2008-06-05 | Epson Imaging Devices Corp | Dc−dcコンバータ及び表示装置 |
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