JP2015186375A - 駆動回路、集積回路装置及びチャージポンプ回路の制御方法 - Google Patents

Abstract

【課題】消費電流を低減できる駆動回路、集積回路装置及びチャージポンプ回路の制御方法を提供すること。
【解決手段】クロック信号生成回路２０と、出力回路１０と、を備え、クロック信号生成回路２０は、基本クロック信号ＯＳＣを分周して、第１クロック信号ＣＫ１と、第１クロック信号ＣＫ１よりも周波数が高く、第１クロック信号ＣＫ１の電圧レベルが変化する期間では電圧レベルが変化しない信号である第２クロック信号ＣＫ２と、を生成し、出力回路１０は、チャージポンプ回路３０を駆動する駆動クロック信号をチャージポンプ回路３０に出力する出力ノードＡ及び出力ノードＢを有し、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２とに基づいて、駆動クロック信号を生成し、第２クロック信号に基づいて、駆動クロック信号の電圧レベルが変化する前の期間において、駆動クロック信号の出力ノードＡ及び出力ノードＢを高インピーダンス状態に制御する。
【選択図】図１

Description

本発明は、駆動回路、集積回路装置及びチャージポンプ回路の制御方法に関する。

直流電圧を昇圧又は降圧するチャージポンプ回路として、ディクソン型のチャージポンプ回路がある。

特許文献１には、定電流源を用いてクロックパルスの波形を鈍らせて出力することによって、高周波ノイズの発生を低減するチャージポンプ駆動回路が開示されている。

特許文献１のチャージポンプ駆動回路では、相補型インバーター回路で構成された出力回路に流れる貫通電流については考慮されていない。貫通電流の発生は、消費電流の増大を招来したり、ノイズ源となったりするので、好ましくない。

このような課題を解決する方法の１つとして、特許文献２には、相補型インバーター回路で構成された出力回路のＰチャネル型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）のゲート電圧と、Ｎチャネル型ＭＯＳＦＥＴのゲート電圧との間に電位差を設けることで、Ｐチャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴに流れる貫通電流を抑制し、高周波ノイズの発生を低減するチャージポンプ駆動回路が開示されている。

特開２００６−３４０４３６号公報 特開２００９−２１８４１号公報

本発明は、以上のような技術的課題に鑑みてなされたものである。本発明のいくつかの態様によれば、消費電流を低減できる駆動回路、集積回路装置及びチャージポンプ回路の制御方法を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様又は適用例として実現することが可能である。

［適用例１］
本適用例に係る駆動回路は、クロック信号生成回路と、出力回路と、を備え、前記クロック信号生成回路は、基本クロック信号を分周して、第１クロック信号と、前記第１クロック信号よりも周波数が高く、前記第１クロック信号の電圧レベルが変化する期間では電圧レベルが変化しない信号である第２クロック信号と、を生成し、前記出力回路は、チャージポンプ回路を駆動する駆動クロック信号を前記チャージポンプ回路に出力する出力ノードを有し、前記第１クロック信号と前記第２クロック信号とに基づいて、前記駆動クロック信号を生成し、前記第２クロック信号に基づいて、前記駆動クロック信号の電圧レベルが変化する前の期間において、前記駆動クロック信号の出力ノードを高インピーダンス状態に制御する、駆動回路である。

本適用例によれば、駆動クロック信号の電圧レベルが変化する前の期間において、駆動クロック信号を出力する出力ノードを高インピーダンス状態に制御するので、出力回路に流れる貫通電流を低減できる。したがって、消費電流を低減できる駆動回路を実現できる。また、クロック信号生成回路は、基本クロック信号を分周して、第１クロック信号と第２クロック信号とを生成するので、基本クロック信号の周波数を変更することでチャージポンプ回路の動作を柔軟に変更することができる。

［適用例２］
上述の駆動回路において、前記出力回路は、前記第１クロック信号の電圧レベルが変化する期間の前の期間又は後の期間において、前記駆動クロック信号の出力ノードを高インピーダンス状態に制御してもよい。

本適用例によれば、第１クロック信号の電圧レベルが変化する期間の前の期間又は後の期間において、駆動クロック信号を出力する出力ノードを高インピーダンス状態に制御するので、簡易な回路構成で、出力回路に流れる貫通電流を低減できる。

［適用例３］
上述の駆動回路において、前記第２クロック信号の周波数は、前記第１クロック信号の周波数の２倍であってもよい。

これによって、簡易な回路構成で消費電流を低減できる駆動回路を実現できる。

［適用例４］
上述の駆動回路において、前記出力回路は、第１伝導型の第１トランジスターと、第２伝導型の第２トランジスターと、を含み、前記第１トランジスターは、第１電位と前記出力ノードとの間に接続され、前記第２トランジスターは、第２電位と前記出力ノードとの間に接続され、前記第１トランジスターは、前記第１クロック信号に基づいて駆動され、前記第２トランジスターは、前記第１クロック信号及び前記第２クロック信号に基づいて駆動されてもよい。

これによって、簡易な回路構成で消費電流を低減できる駆動回路を実現できる。

［適用例５］
上述の駆動回路において、前記チャージポンプ回路は、ＭＯＳトランジスターを含む整流回路と、容量素子と、を含んでもよい。

これによって、効率の高いチャージポンプ回路を駆動できる駆動回路を実現できる。

［適用例６］
上述の駆動回路において、複数の前記チャージポンプ回路に対応付けられた複数の前記出力回路を備え、複数の前記出力回路は、互いに位相が異なる前記駆動クロック信号を出力してもよい。

これによって、チャージポンプ回路に流れる電流が極大となるタイミングを、チャージポンプ回路ごとにずらすことができる。したがって、チャージポンプ回路に流れる電流に起因するノイズを低減できる。

［適用例７］
本適用例に係る集積回路装置は、上述のいずれかの駆動回路と、前記チャージポンプ回路と、を含む、集積回路装置である。

本適用例によれば、消費電流を低減できる駆動回路を含んでいるので、消費電流を低減できる集積回路装置を実現できる。

［適用例８］
本適用例に係るチャージポンプ回路の制御方法は、基本クロック信号を分周して、第１クロック信号と、前記第１クロック信号よりも周波数が高く、前記第１クロック信号の電圧レベルが変化する期間では電圧レベルが変化しない信号である第２クロック信号と、を生成する第１生成工程と、前記第１クロック信号と、前記第２クロック信号とに基づいて、チャージポンプ回路を駆動する駆動クロック信号を生成する第２生成工程と、前記第２クロック信号に基づいて、前記駆動クロック信号の電圧レベルが変化する前の期間において、前記駆動クロック信号の出力ノードを高インピーダンス状態に制御する制御工程と、を含む、チャージポンプ回路の制御方法である。

本適用例によれば、駆動クロック信号の電圧レベルが変化する前の期間において、駆動クロック信号を出力する出力ノードを高インピーダンス状態に制御するので、駆動クロック信号をするための出力回路に流れる貫通電流を低減できる。したがって、消費電流を低減できるチャージポンプ回路の制御方法を実現できる。

［適用例９］
上述のチャージポンプ回路の制御方法において、前記第２生成工程において、複数の前記チャージポンプ回路に対応し、互いに位相が異なる複数の前記駆動クロック信号を生成してもよい。

これによって、チャージポンプ回路に流れる電流が極大となるタイミングを、チャージポンプ回路ごとにずらすことができる。したがって、チャージポンプ回路に流れる電流に起因するノイズを低減できる。

第１実施形態に係る集積回路装置１００の回路図である。 クロック信号生成回路２０の構成例を示す回路図である。 出力回路１０の構成例を示す回路図である。 駆動回路１の動作例を示すタイミングチャートである。 第２実施形態に係る集積回路装置１００ａを示す回路図である。 第３実施形態に係る集積回路装置１００ｂの回路図である。 クロック信号生成回路２０ｂの構成例を示す回路図である。 駆動回路１ｂの動作例を示すタイミングチャートである。 本実施形態に係るチャージポンプ回路の制御方法の概要を示すフローチャートである。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．駆動回路及び集積回路装置
１−１．第１実施形態
図１は、第１実施形態に係る集積回路装置１００の回路図である。

本実施形態に係る集積回路装置１００は、駆動回路１と、チャージポンプ回路３０と、を含んで構成されている。

本実施形態に係る駆動回路１は、クロック信号生成回路２０と、出力回路１０と、を含んで構成されている。

図２は、クロック信号生成回路２０の構成例を示す回路図である。

クロック信号生成回路２０は、基本クロック信号ＯＳＣを分周して、第１クロック信号ＣＫ１と、第１クロック信号ＣＫ１よりも周波数が高く、第１クロック信号ＣＫ１の電圧レベルが変化する期間では電圧レベルが変化しない信号である第２クロック信号ＣＫ２と、を生成する。

クロック信号生成回路２０は、フリップフロップ回路ＤＦ２１、フリップフロップ回路ＤＦ２２、インバーターＩＮ２１、インバーターＩＮ２２、インバーターＩＮ２３、インバーターＩＮ２４及びＮＯＲゲート回路ＮＯＲ２１を含んで構成されている。フリップフロップ回路ＤＦ２１及びフリップフロップ回路ＤＦ２２は、Ｄ型のフリップフロップ回路である。フリップフロップ回路は、クロック入力端子のＣ端子、データ入力端子のＤ端子、リセット端子のＲ端子、及び、出力端子のＱ端子を有する。フリップフロップ回路ＤＦ２１及びフリップフロップ回路ＤＦ２２のＲ端子には、イネーブル信号ＥＮが入力される。

フリップフロップ回路ＤＦ２１のＣ端子には、基本クロック信号ＯＳＣが入力される。フリップフロップ回路ＤＦ２１のＱ端子からの出力信号は、インバーターＩＮ２１及びＮＯＲゲート回路ＮＯＲ２１の一方の入力端子に入力される。インバーターＩＮ２１の出力信号は、インバーターＩＮ２２及びフリップフロップ回路ＤＦ２１のＤ端子に入力される。インバーターＩＮ２２は、第２クロック信号ＣＫ２を出力する。

ＮＯＲゲート回路ＮＯＲ２１の他方の入力端子には、基本クロック信号ＯＳＣが入力される。ＮＯＲゲート回路ＮＯＲ２１の出力信号は、フリップフロップ回路ＤＦ２２のＣ端子に入力される。フリップフロップ回路ＤＦ２２のＱ端子からの出力信号は、インバーターＩＮ２３に入力される。インバーターＩＮ２３の出力信号は、インバーターＩＮ２４及びフリップフロップ回路ＤＦ２２のＤ端子に入力される。インバーターＩＮ２４は、第１クロック信号ＣＫ１を出力する。

図３は、出力回路１０の構成例を示す回路図である。

出力回路１０は、チャージポンプ回路３０を駆動する駆動クロック信号（駆動クロック信号ＣＰ１及び駆動クロック信号ＣＰ２）をチャージポンプ回路３０に出力する出力ノード（出力ノードＡ及び出力ノードＢ）を有する。また、出力回路１０は、チャージポンプ回路３０を駆動する駆動クロック信号（駆動クロック信号ＣＰ３及び駆動クロック信号ＣＰ４）をチャージポンプ回路３０に出力する出力ノード（出力ノードＣ及び出力ノードＤ）を有してもよい。

出力回路１０は、第１伝導型の第１トランジスターＰ１１及び第１トランジスターＰ２１と、第２伝導型の第２トランジスターＮ１２及び第２トランジスターＮ２２と、を含んで構成されている。本実施形態においては、第１伝導型の第１トランジスターＰ１１及び第１トランジスターＰ２１は、Ｐチャネル型のＭＯＳＦＥＴである。また、第２伝導型の第２トランジスターＮ１２及び第２トランジスターＮ２２は、Ｎチャネル型のＭＯＳＦＥＴである。

第１トランジスターＰ１１は、第１電位ＶＤＤと出力ノードＡとの間に接続され、第２トランジスターＮ１２は、第２電位ＶＳＳと出力ノードＡとの間に接続されている。

第１トランジスターＰ２１は、第１電位ＶＤＤと出力ノードＢとの間に接続され、第２トランジスターＮ２２は、第２電位ＶＳＳと出力ノードＢとの間に接続されている。

第１トランジスターＰ１１及び第１トランジスターＰ２１は、第１クロック信号ＣＫ１に基づいて駆動され、第２トランジスターＮ１２及び第２トランジスターＮ２２は、第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２に基づいて駆動される。

出力回路１０は、第１伝導型の第３トランジスターＰ１３及び第３トランジスターＰ３２３と、第２伝導型の第４トランジスターＮ１４及び第４トランジスターＮ２４と、を含んで構成されている。本実施形態においては、第１伝導型の第３トランジスターＰ１３及び第３トランジスターＰ２３は、Ｐチャネル型のＭＯＳＦＥＴである。また、第４伝導型の第４トランジスターＮ１４及び第４トランジスターＮ２４は、Ｎチャネル型のＭＯＳＦＥＴである。

第３トランジスターＰ１３は、第１電位ＶＤＤと出力ノードＣとの間に接続され、第４トランジスターＮ１４は、第２電位ＶＳＳと出力ノードＣとの間に接続されている。

第３トランジスターＰ２３は、第１電位ＶＤＤと出力ノードＤとの間に接続され、第４トランジスターＮ２４は、第２電位ＶＳＳと出力ノードＤとの間に接続されている。

本実施形態においては、出力回路１０は、インバーターＩＮ１１、インバーターＩＮ１２、ＮＡＮＤゲート回路ＮＡＮＤ１１及びＮＡＮＤゲート回路ＮＡＮＤ１２を含んで構成されている。インバーターＩＮ１１は、第１クロック信号ＣＫ１を反転して、第１トランジスターＰ１１のゲート、インバーターＩＮ１２及びＮＡＮＤゲート回路ＮＡＮＤ１１の一方の入力端子に出力する。インバーターＩＮ１２は、インバーターＩＮ１１の出力信号を反転して、第１トランジスターＰ２１及びＮＡＮＤゲート回路ＮＡＮＤ１２に出力する。

ＮＡＮＤゲート回路ＮＡＮＤ１１の他方の入力端子には、第２クロック信号ＣＫ２が入力される。ＮＡＮＤゲート回路ＮＡＮＤ１１の出力信号は、第３トランジスターＰ１３のゲート及び第４トランジスターＮ１４のゲートに入力される。出力ノードＣからの出力信号は、第２トランジスターＮ１２のゲートに入力される。

ＮＡＮＤゲート回路ＮＡＮＤ１２の他方の入力端子には、第２クロック信号ＣＫ２が入力される。ＮＡＮＤゲート回路ＮＡＮＤ１２の出力信号は、第３トランジスターＰ２３のゲート及び第４トランジスターＮ２４のゲートに入力される。出力ノードＤからの出力信号は、第２トランジスターＮ２２のゲートに入力される。

図１に示される例では、チャージポンプ回路３０は、ＭＯＳトランジスターを含む整流回路（整流回路３１〜３５）と、容量素子（容量素子Ｃ１１〜Ｃ５２）と、を含んで構成されている。より具体的には、チャージポンプ回路３０は、Ｎチャネル型ＭＯＳＦＥＴで構成されたトランジスターＮ３１１、トランジスターＮ３１２、トランジスターＮ３２１、トランジスターＮ３２２、トランジスターＮ３３１、トランジスターＮ３３２、トランジスターＮ３４１、トランジスターＮ３４２、トランジスターＮ３５１及びトランジスターＮ３５２を含んで構成されている。また、チャージポンプ回路３０は、容量素子Ｃ１１、容量素子Ｃ１２、容量素子Ｃ２１、容量素子Ｃ２２、容量素子Ｃ３１、容量素子Ｃ３２、容量素子Ｃ４１、容量素子Ｃ４２及び容量素子Ｃ５２を含んで構成されている。本実施形態においては、チャージポンプ回路３０は、入力端子Ｖｉｎに入力される第１電位ＶＤＤを昇圧して出力電圧ＶＰＰを得る構成である。なお、チャージポンプ回路３０は、出力電圧ＶＰＰとして負電圧を出力するように構成されていてもよい。

トランジスターＮ３１１、トランジスターＮ３２１、トランジスターＮ３３１、トランジスターＮ３４１及びトランジスターＮ３５１は、入力端子Ｖｉｎから出力端子Ｖｏｕｔに向かって順に直列接続されている。

トランジスターＮ３１２は、トランジスターＮ３１１のソースとゲートとの間に接続されている。トランジスターＮ３１１及びトランジスターＮ３１２は、整流回路３１を構成している。

トランジスターＮ３２２は、トランジスターＮ３２１のソースとゲートとの間に接続されている。トランジスターＮ３２１及びトランジスターＮ３２２は、整流回路３２を構成している。

トランジスターＮ３３２は、トランジスターＮ３３１のソースとゲートとの間に接続されている。トランジスターＮ３３１及びトランジスターＮ３３２は、整流回路３３を構成している。

トランジスターＮ３４２は、トランジスターＮ３４１のソースとゲートとの間に接続されている。トランジスターＮ３４１及びトランジスターＮ３４２は、整流回路３４を構成している。

トランジスターＮ３５２は、トランジスターＮ３５１のソースとゲートとの間に接続されている。トランジスターＮ３５２のゲートは、トランジスターＮ３５１のドレインと接続されている。トランジスターＮ３５１及びトランジスターＮ３５２は、整流回路３５を構成している。

容量素子Ｃ１１の一端は、トランジスターＮ３１１のドレイン、トランジスターＮ３１２のゲート及びトランジスターＮ３２１のソースと接続され、容量素子Ｃ１１の他端は、出力回路１０の出力ノードＡと接続されている。容量素子Ｃ２１の一端は、トランジスターＮ３２１のドレイン、トランジスターＮ３２２のゲート及びトランジスターＮ３３１のソースと接続され、容量素子Ｃ２１の他端は、出力回路１０の出力ノードＢと接続されている。容量素子Ｃ３１の一端は、トランジスターＮ３３１のドレイン、トランジスターＮ３３２のゲート及びトランジスターＮ３４１のソースと接続され、容量素子Ｃ３１の他端は、出力回路１０の出力ノードＡと接続されている。容量素子Ｃ４１の一端は、トランジスターＮ３４１のドレイン、トランジスターＮ３４２のゲート及びトランジスターＮ３５１のソースと接続され、容量素子Ｃ４１の他端は、出力回路１０の出力ノードＢと接続されている。

容量素子Ｃ１２の一端は、トランジスターＮ３１１のゲート及びトランジスターＮ３１２のドレインに接続され、容量素子Ｃ１２の他端は、出力回路１０の出力ノードＣと接続されている。容量素子Ｃ２２の一端は、トランジスターＮ３２１のゲート及びトランジスターＮ３２２のドレインに接続され、容量素子Ｃ２２の他端は、出力回路１０の出力ノードＤと接続されている。容量素子Ｃ３２の一端は、トランジスターＮ３３１のゲート及びトランジスターＮ３３２のドレインに接続され、容量素子Ｃ３２の他端は、出力回路１０の出力ノードＣと接続されている。容量素子Ｃ４２の一端は、トランジスターＮ３４１のゲート及びトランジスターＮ３４２のドレインに接続され、容量素子Ｃ４２の他端は、出力回路１０の出力ノードＤと接続されている。容量素子Ｃ５２の一端は、トランジスターＮ３５１のゲート及びトランジスターＮ３５２のドレインに接続され、容量素子Ｃ５２の他端は、出力回路１０の出力ノードＣと接続されている。

図４は、駆動回路１の動作例を示すタイミングチャートである。図４には、上から順に、基本クロック信号ＯＳＣ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、駆動クロック信号ＣＰ１、駆動クロック信号ＣＰ２、駆動クロック信号ＣＰ３及び駆動クロック信号ＣＰ４が示されている。

クロック信号生成回路２０は、基本クロック信号ＯＳＣを１／２分周して、第２クロック信号ＣＫ２を生成する。また、クロック信号生成回路２０は、第２クロック信号ＣＫ２を基本クロック信号ＯＳＣの半クロック分遅らせて反転し、さらに１／２分周した信号に相当する第１クロック信号ＣＫ１を生成する。クロック信号生成回路２０は、ＮＯＲゲート回路ＮＯＲ２１の出力信号をフリップフロップ回路ＤＦ２２のＣ端子に入力することで第１クロック信号ＣＫ１を生成する。このようにしてクロック信号生成回路２０で生成される第２クロック信号ＣＫ２は、第１クロック信号ＣＫ１の電圧レベルが変化する期間では電圧レベルが変化しない信号である。第２クロック信号ＣＫ２は、第１クロック信号ＣＫ１よりも周波数が高いクロック信号である。

出力回路１０は、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２とに基づいて、駆動クロック信号（駆動クロック信号ＣＰ１及び駆動クロック信号ＣＰ２）を生成する。より具体的には、出力回路１０は、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２とに基づいて所定の論理演算を行うことによって、駆動クロック信号（駆動クロック信号ＣＰ１及び駆動クロック信号ＣＰ２）を生成する。

出力回路１０は、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２とに基づいて、駆動クロック信号（駆動クロック信号ＣＰ３及び駆動クロック信号ＣＰ４）を生成する。より具体的には、出力回路１０は、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２とに基づいて所定の論理演算を行うことによって、駆動クロック信号（駆動クロック信号ＣＰ３及び駆動クロック信号ＣＰ４）を生成する。

出力回路１０は、第２クロック信号ＣＫ２に基づいて、駆動クロック信号（駆動クロック信号ＣＰ１及び駆動クロック信号ＣＰ２）の電圧レベルが変化する前の期間において、駆動クロック信号（駆動クロック信号ＣＰ１及び駆動クロック信号ＣＰ２）の出力ノード（出力ノードＡ及び出力ノードＢ）を高インピーダンス状態に制御する。出力回路１０は、第２クロック信号ＣＫ２がローレベルの期間であって、駆動クロック信号の電圧レベルが変化する前の期間において、駆動クロック信号の出力ノードを高インピーダンス状態に制御する。

例えば、図４における時刻ｔ３から時刻ｔ５までの期間では、第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２は、共にハイレベルである。この場合には、駆動クロック信号ＣＰ３はローレベル、駆動クロック信号ＣＰ４はハイレベルになる。また、この場合には、第１トランジスターＰ１１はＯＮ状態、第２トランジスターＮ１２はＯＦＦ状態となり、出力ノードＡは駆動クロック信号ＣＰ１としてハイレベルを出力する。また、第１トランジスターＰ２１はＯＦＦ状態、第２トランジスターＮ２２はＯＮ状態となり、出力ノードＢは駆動クロック信号ＣＰ２としてローレベルを出力する。

図４における時刻ｔ５から時刻ｔ６までの期間では、第１クロック信号ＣＫ１がハイレベル、第２クロック信号ＣＫ２がローレベルである。この場合には、駆動クロック信号ＣＰ３はローレベル、駆動クロック信号ＣＰ４はローレベルになる。また、この場合には、第１トランジスターＰ１１はＯＮ状態、第２トランジスターＮ１２はＯＦＦ状態となり、出力ノードＡは駆動クロック信号ＣＰ１としてハイレベルを出力する。また、第１トランジスターＰ２１はＯＦＦ状態、第２トランジスターＮ２２はＯＦＦ状態となり、出力ノードＢは高インピーダンス状態に制御される。

図４における時刻ｔ６から時刻ｔ７までの期間では、第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２は、共にローレベルである。この場合には、駆動クロック信号ＣＰ３はローレベル、駆動クロック信号ＣＰ４はローレベルになる。また、この場合には、第１トランジスターＰ１１はＯＦＦ状態、第２トランジスターＮ１２はＯＦＦ状態となり、出力ノードＡは高インピーダンス状態に制御される。また、第１トランジスターＰ２１はＯＮ状態、第２トランジスターＮ２２はＯＦＦ状態となり、出力ノードＢは駆動クロック信号ＣＰ２としてハイレベルを出力する。

図４における時刻ｔ７から時刻ｔ９までの期間では、第１クロック信号ＣＫ１がローレベル、第２クロック信号ＣＫ２がハイレベルである。この場合には、駆動クロック信号ＣＰ３はハイレベル、駆動クロック信号ＣＰ４はローレベルになる。また、この場合には、第１トランジスターＰ１１はＯＦＦ状態、第２トランジスターＮ１２はＯＮ状態となり、出力ノードＡは駆動クロック信号ＣＰ１としてローレベルを出力する。また、第１トランジスターＰ２１はＯＮ状態、第２トランジスターＮ２２はＯＦＦ状態となり、出力ノードＢは駆動クロック信号ＣＰ２としてハイレベルを出力する。

図４における時刻ｔ９から時刻ｔ１０までの期間では、第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２は、共にローレベルである。この場合には、駆動クロック信号ＣＰ３はローレベル、駆動クロック信号ＣＰ４はローレベルになる。また、この場合には、第１トランジスターＰ１１はＯＦＦ状態、第２トランジスターＮ１２はＯＦＦ状態となり、出力ノードＡは高インピーダンス状態に制御される。また、第１トランジスターＰ２１はＯＮ状態、第２トランジスターＮ２２はＯＦＦ状態となり、出力ノードＢは駆動クロック信号ＣＰ２としてハイレベルを出力する。

図４における時刻ｔ１０から時刻ｔ１１までの期間では、第１クロック信号ＣＫ１がハイレベル、第２クロック信号ＣＫ２がローレベルである。この場合には、駆動クロック信号ＣＰ３はローレベル、駆動クロック信号ＣＰ４はローレベルになる。また、この場合には、第１トランジスターＰ１１はＯＮ状態、第２トランジスターＮ１２はＯＦＦ状態となり、出力ノードＡは駆動クロック信号ＣＰ１としてハイレベルを出力する。また、第１トランジスターＰ２１はＯＦＦ状態、第２トランジスターＮ２２はＯＦＦ状態となり、出力ノードＢは高インピーダンス状態に制御される。図４における時刻ｔ１１以降は、時刻ｔ３から時刻ｔ１１までの動作を繰り返す。

以上の動作では、第１トランジスターＰ１１及び第２トランジスターＮ１２が共にＯＮ状態に制御される期間は存在していない。したがって、第１トランジスターＰ１１及び第２トランジスターＮ１２が理想的なスイッチ素子として機能する場合には、第１トランジスターＰ１１及び第２トランジスターＮ１２を貫通して流れる電流（貫通電流）がない。

また、以上の動作では、第１トランジスターＰ２１及び第２トランジスターＮ２２が共にＯＮ状態に制御される期間は存在していない。したがって、第１トランジスターＰ２１及び第２トランジスターＮ２２が理想的なスイッチ素子として機能する場合には、第１トランジスターＰ２１及び第２トランジスターＮ２２を貫通して流れる電流（貫通電流）がない。

このように、本実施形態に係る駆動回路１によれば、駆動クロック信号（駆動クロック信号ＣＰ１及び駆動クロック信号ＣＰ２）の電圧レベルが変化する前の期間において、駆動クロック信号（駆動クロック信号ＣＰ１及び駆動クロック信号ＣＰ２）を出力する出力ノード（出力ノードＡ及び出力ノードＢ）を高インピーダンス状態に制御するので、出力回路１０に流れる貫通電流を低減できる。したがって、消費電流を低減できる駆動回路１を実現できる。また、貫通電流に起因するノイズを低減できる。

また、第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２がハイレベルとなる期間の長さによらず貫通電流を低減できるので、第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２がハイレベルとなる期間を長く設定してチャージポンプ回路３０における電荷の転送時間を長くすることができる。これによって、チャージポンプ回路３０を構成する容量素子Ｃ１１〜Ｃ４１の容量値が大きい場合でも駆動できる駆動回路１を実現できる。

また、クロック信号生成回路２０は、基本クロック信号ＯＳＣを分周して、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２とを生成するので、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２とに対して所定の論理演算を行うことによって生成される駆動クロック信号ＣＰ１及び駆動クロック信号ＣＰ２の電圧レベルが変化するタイミングの前後関係が保たれる。基本クロック信号ＯＳＣの周波数を変更しても貫通電流を低減する効果は同様に得られる。したがって、基本クロック信号ＯＳＣの周波数を変更することでチャージポンプ回路３０の動作を柔軟に変更することができる。

本実施形態に係る駆動回路１において、出力回路１０は、第１クロック信号ＣＫ１の電圧レベルが変化する期間の前の期間又は後の期間において、駆動クロック信号（駆動クロック信号ＣＰ１及び駆動クロック信号ＣＰ２）を出力する出力ノード（出力ノードＡ及び出力ノードＢ）を高インピーダンス状態に制御している。

本実施形態に係る駆動回路１によれば、第１クロック信号ＣＫ１の電圧レベルが変化する期間の前の期間又は後の期間において、駆動クロック信号（駆動クロック信号ＣＰ１及び駆動クロック信号ＣＰ２）を出力する出力ノード（出力ノードＡ及び出力ノードＢ）を高インピーダンス状態に制御するので、簡易な回路構成で、出力回路１０に流れる貫通電流を低減できる。

本実施形態に係る駆動回路１において、第２クロック信号ＣＫ２の周波数は、第１クロック信号ＣＫ１の周波数の２倍であってもよい。

これによって、簡易な回路構成で消費電流を低減できる駆動回路１を実現できる。また、図２に示されるような簡易な回路構成でクロック信号生成回路２０を構成できる。

また、図２に示される出力回路１０によれば、相補型インバーターを用いて出力回路１０を構成できるので、簡易な回路構成で消費電流を低減できる駆動回路１を実現できる。

また、本実施形態によれば、チャージポンプ回路３０は、ＭＯＳトランジスターを含む整流回路（整流回路３１〜３５）と、容量素子（容量素子Ｃ１１〜Ｃ５２）と、を含んで構成されているので、効率の高いチャージポンプ回路３０を駆動できる駆動回路１を実現できる。

また、本実施形態に係る集積回路装置１００によれば、消費電流を低減できる駆動回路１を含んでいるので、消費電流を低減できる集積回路装置１００を実現できる。

なお、図４を用いて説明した動作例においては、第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２は、いずれもデューティー比が５０％である場合の例で説明したが、必要に応じて、第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２のデューティー比は適宜設定されてもよい。この場合においても上述の動作と同様の理由により同様の効果を奏する。

１−２．第２実施形態
図５は、第２実施形態に係る集積回路装置１００ａを示す回路図である。第１実施形態に係る集積回路装置１００の構成と同様の構成には同一の符号を付し、詳細な説明を省略する。

本実施形態に係る集積回路装置１００ａは、駆動回路１ａと、チャージポンプ回路３０ａと、を含んで構成されている。

本実施形態に係る駆動回路１ａは、クロック信号生成回路２０と、出力回路１０ａと、を含んで構成されている。

出力回路１０ａの構成は、出力回路１０の出力ノードＣ及び出力ノードＤから駆動クロック信号ＣＰ３及び駆動クロック信号ＣＰ４を出力しない点を除き、出力回路１０と同一である。

チャージポンプ回路３０ａは、ダイオードＤ１、ダイオードＤ２、ダイオードＤ３、ダイオードＤ４、ダイオードＤ５、容量素子Ｃ１１、容量素子Ｃ１２、容量素子Ｃ１３、容量素子Ｃ１４及び容量素子ＣＬを含んで構成されている。本実施形態においては、チャージポンプ回路３０ａは、入力端子Ｖｉｎに入力される第１電位ＶＤＤを昇圧して出力電圧ＶＰＰを得る構成である。なお、チャージポンプ回路３０ａは、出力電圧ＶＰＰとして負電圧を出力するように構成されていてもよい。

ダイオードＤ１、ダイオードＤ２、ダイオードＤ３、ダイオードＤ４及びダイオードＤ５は、入力端子Ｖｉｎから出力端子Ｖｏｕｔに向かって順に直列接続されている。

容量素子Ｃ１１の一端は、ダイオードＤ１のカソード及びダイオードＤ２のアノードと接続され、容量素子Ｃ１１の他端は、出力回路１０ａの出力ノードＡと接続されている。容量素子Ｃ２１の一端は、ダイオードＤ２のカソード及びダイオードＤ３のアノードと接続され、容量素子Ｃ２１の他端は、出力回路１０ａの出力ノードＢと接続されている。容量素子Ｃ３１の一端は、ダイオードＤ３のカソード及びダイオードＤ４のアノードと接続され、容量素子Ｃ３１の他端は、出力回路１０ａの出力ノードＡと接続されている。容量素子Ｃ４１の一端は、ダイオードＤ４のカソード及びダイオードＤ５のアノードと接続され、容量素子Ｃ４１の他端は、出力回路１０ａの出力ノードＢと接続されている。容量素子ＣＬの一端は、ダイオードＤ５のカソード及び出力端子Ｖｏｕｔと接続され、容量素子ＣＬの他端は、第２電位ＶＳＳと接続されている。

本実施形態に係る駆動回路１ａ及び集積回路装置１００ａにおいても、第１実施形態に係る駆動回路１及び集積回路装置１００と同様の理由により同様の効果を奏する。

１−３．第３実施形態
図６は、第３実施形態に係る集積回路装置１００ｂの回路図である。第１実施形態に係る集積回路装置１００の構成と同様の構成には同一の符号を付し、詳細な説明を省略する。

本実施形態に係る集積回路装置１００ｂは、駆動回路１ｂと、チャージポンプ回路３０−１、チャージポンプ回路３０−２、チャージポンプ回路３０−３及びチャージポンプ回路３０−４と、を含んで構成されている。

チャージポンプ回路３０−１、チャージポンプ回路３０−２、チャージポンプ回路３０−３及びチャージポンプ回路３０−４の構成は、それぞれ、図１に示されるチャージポンプ回路３０と同一である。

本実施形態に係る駆動回路１ｂは、クロック信号生成回路２０ｂと、複数のチャージポンプ回路（チャージポンプ回路３０−１、チャージポンプ回路３０−２、チャージポンプ回路３０−３及びチャージポンプ回路３０−４）に対応付けられた複数の出力回路（出力回路１０−１、出力回路１０−２、出力回路１０−３及び出力回路１０−４）を含んで構成されている。

出力回路１０−１、出力回路１０−２、出力回路１０−３及び出力回路１０−４の構成は、図３に示される出力回路１０と同一である。出力回路１０−１、出力回路１０−２、出力回路１０−３及び出力回路１０−４は、それぞれ順に、チャージポンプ回路３０−１、チャージポンプ回路３０−２、チャージポンプ回路３０−３及びチャージポンプ回路３０−４に対応付けられている。

図７は、クロック信号生成回路２０ｂの構成例を示す回路図である。

クロック信号生成回路２０ｂは、基本クロック信号ＯＳＣを分周して、第１クロック信号ＣＫ１−１と、第１クロック信号ＣＫ１−１よりも周波数が高く、第１クロック信号ＣＫ１−１の電圧レベルが変化する期間では電圧レベルが変化しない信号である第２クロック信号ＣＫ２−１と、を生成する。同様に、クロック信号生成回路２０ｂは、基本クロック信号ＯＳＣを分周して、第１クロック信号ＣＫ１−２と、第１クロック信号ＣＫ１−２よりも周波数が高く、第１クロック信号ＣＫ１−２の電圧レベルが変化する期間では電圧レベルが変化しない信号である第２クロック信号ＣＫ２−２と、を生成する。また、クロック信号生成回路２０ｂは、基本クロック信号ＯＳＣを分周して、第１クロック信号ＣＫ１−３と、第１クロック信号ＣＫ１−３よりも周波数が高く、第１クロック信号ＣＫ１−３の電圧レベルが変化する期間では電圧レベルが変化しない信号である第２クロック信号ＣＫ２−３と、を生成する。また、クロック信号生成回路２０ｂは、基本クロック信号ＯＳＣを分周して、第１クロック信号ＣＫ１−４と、第１クロック信号ＣＫ１−４よりも周波数が高く、第１クロック信号ＣＫ１−４の電圧レベルが変化する期間では電圧レベルが変化しない信号である第２クロック信号ＣＫ２−４と、を生成する。

クロック信号生成回路２０ｂは、フリップフロップ回路ＤＦ２０１〜ＤＦ２０７、インバーターＩＮ２０１〜ＩＮ２１２及びＮＯＲゲート回路ＮＯＲ２０１を含んで構成されている。フリップフロップ回路ＤＦ２０１〜ＤＦ２０７は、Ｄ型のフリップフロップ回路である。フリップフロップ回路は、クロック入力端子のＣ端子、データ入力端子のＤ端子、リセット端子のＲ端子、及び、出力端子のＱ端子を有する。フリップフロップ回路ＤＦ２０１〜ＤＦ２０７のＲ端子には、イネーブル信号ＥＮが入力される。

フリップフロップ回路ＤＦ２０１のＣ端子には、基本クロック信号ＯＳＣが入力される。フリップフロップ回路ＤＦ２０１のＱ端子からの出力信号は、インバーターＩＮ２０１、フリップフロップ回路ＤＦ２０２のＤ端子及びＮＯＲゲート回路ＮＯＲ２０１の一方の入力端子に入力される。インバーターＩＮ２０１の出力信号は、第２クロック信号ＣＫ２−３として出力されるとともに、インバーターＩＮ２０２及びフリップフロップ回路ＤＦ２０１のＤ端子に入力される。インバーターＩＮ２０２は、第２クロック信号ＣＫ２−１を出力する。

インバーターＩＮ２０３には、基本クロック信号ＯＳＣが入力される。インバーターＩＮ２０３の出力信号は、フリップフロップ回路ＤＦ２０２のＣ端子に入力される。フリップフロップ回路ＤＦ２０２のＱ端子からの出力信号は、インバーターＩＮ２０４に入力される。インバーターＩＮ２０４の出力信号は、第２クロック信号ＣＫ２−４として出力されるとともに、インバーターＩＮ２０５入力される。インバーターＩＮ２０５は、第２クロック信号ＣＫ２−２を出力する。

ＮＯＲゲート回路ＮＯＲ２０１の他方の入力端子には、基本クロック信号ＯＳＣが入力される。ＮＯＲゲート回路ＮＯＲ２０１の出力信号は、フリップフロップ回路ＤＦ２０４のＣ端子に入力される。フリップフロップ回路ＤＦ２０４のＱ端子からの出力信号は、インバーターＩＮ２０６及びフリップフロップ回路ＤＦ２０５のＤ端子に入力される。インバーターＩＮ２０６の出力信号は、インバーターＩＮ２０７及びフリップフロップ回路ＤＦ２０４のＤ端子に入力される。インバーターＩＮ２０７は、第１クロック信号ＣＫ１−１を出力する。

フリップフロップ回路ＤＦ２０５のＣ端子には、基本クロック信号ＯＳＣが入力される。フリップフロップ回路ＤＦ２０５のＱ端子からの出力信号は、インバーターＩＮ２０８及びフリップフロップ回路ＤＦ２０６のＤ端子に入力される。インバーターＩＮ２０８は、第１クロック信号ＣＫ１−２を出力する。

インバーターＩＮ２０９には、基本クロック信号ＯＳＣが入力される。インバーターＩＮ２０９の出力信号は、フリップフロップ回路ＤＦ２０６のＣ端子に入力される。フリップフロップ回路ＤＦ２０６のＱ端子からの出力信号は、インバーターＩＮ２１０及びフリップフロップ回路ＤＦ２０７のＤ端子に入力される。インバーターＩＮ２１０は、第１クロック信号ＣＫ１−３を出力する。

フリップフロップ回路ＤＦ２０７のＣ端子には、基本クロック信号ＯＳＣが入力される。フリップフロップ回路ＤＦ２０７のＱ端子からの出力信号は、インバーターＩＮ２１１入力される。インバーターＩＮ２１１の出力信号は、インバーターＩＮ２１２入力される。インバーターＩＮ２１２は、第１クロック信号ＣＫ１−４を出力する。

図８は、駆動回路１ｂの動作例を示すタイミングチャートである。図８には、上から順に、基本クロック信号ＯＳＣ、第１クロック信号ＣＫ１−１、第２クロック信号ＣＫ２−１、駆動クロック信号ＣＰ１−１、駆動クロック信号ＣＰ２−１、駆動クロック信号ＣＰ３−１、駆動クロック信号ＣＰ４−１、第１クロック信号ＣＫ１−２、第２クロック信号ＣＫ２−２、駆動クロック信号ＣＰ１−２、駆動クロック信号ＣＰ２−２、駆動クロック信号ＣＰ３−２、駆動クロック信号ＣＰ４−２、第１クロック信号ＣＫ１−３、第２クロック信号ＣＫ２−３、駆動クロック信号ＣＰ１−３、駆動クロック信号ＣＰ２−３、駆動クロック信号ＣＰ３−３、駆動クロック信号ＣＰ４−３、第１クロック信号ＣＫ１−４、第２クロック信号ＣＫ２−４、駆動クロック信号ＣＰ１−４、駆動クロック信号ＣＰ２−４、駆動クロック信号ＣＰ３−４及び駆動クロック信号ＣＰ４−４が示されている。

クロック信号生成回路２０ｂは、基本クロック信号ＯＳＣを１／２分周して、第２クロック信号ＣＫ２−１を生成する。また、クロック信号生成回路２０ｂは、第２クロック信号ＣＫ２−１を基本クロック信号ＯＳＣの半クロック分遅らせて反転し、さらに１／２分周した信号に相当する第１クロック信号ＣＫ１−１を生成する。クロック信号生成回路２０ｂは、ＮＯＲゲート回路ＮＯＲ２０１の出力信号をフリップフロップ回路ＤＦ２０４のＣ端子に入力することで第１クロック信号ＣＫ１−１を生成する。このようにしてクロック信号生成回路２０ｂで生成される第２クロック信号ＣＫ２−１は、第１クロック信号ＣＫ１−１の電圧レベルが変化する期間では電圧レベルが変化しない信号である。同様に、第２クロック信号ＣＫ２−２は、第１クロック信号ＣＫ１−２の電圧レベルが変化する期間では電圧レベルが変化しない信号である。また、第２クロック信号ＣＫ２−３は、第１クロック信号ＣＫ１−３の電圧レベルが変化する期間では電圧レベルが変化しない信号である。また、第２クロック信号ＣＫ２−４は、第１クロック信号ＣＫ１−４の電圧レベルが変化する期間では電圧レベルが変化しない信号である。

図６に示される出力回路１０−１は、第１クロック信号ＣＫ１−１と第２クロック信号ＣＫ２−１とに基づいて、駆動クロック信号（駆動クロック信号ＣＰ１−１及び駆動クロック信号ＣＰ２−１）を生成する。より具体的には、出力回路１０−１は、第１クロック信号ＣＫ１−１と第２クロック信号ＣＫ２−１とに基づいて所定の論理演算を行うことによって、駆動クロック信号（駆動クロック信号ＣＰ１−１及び駆動クロック信号ＣＰ２−１）を生成する。

出力回路１０−１は、第１クロック信号ＣＫ１−１と第２クロック信号ＣＫ２−１とに基づいて、駆動クロック信号（駆動クロック信号ＣＰ３−１及び駆動クロック信号ＣＰ４−１）を生成する。より具体的には、出力回路１０ｂは、第１クロック信号ＣＫ１−１と第２クロック信号ＣＫ２−１とに基づいて所定の論理演算を行うことによって、駆動クロック信号（駆動クロック信号ＣＰ３−１及び駆動クロック信号ＣＰ４−１）を生成する。

出力回路１０ｂは、第２クロック信号ＣＫ２−１に基づいて、駆動クロック信号（駆動クロック信号ＣＰ１−１及び駆動クロック信号ＣＰ２−１）の電圧レベルが変化する前の期間において、駆動クロック信号（駆動クロック信号ＣＰ１−１及び駆動クロック信号ＣＰ２−１）の出力ノード（出力ノードＡ及び出力ノードＢ）を高インピーダンス状態に制御する。

出力回路１０−２、出力回路１０−３及び出力回路１０−４の動作は、上述の出力回路１０−１の説明の付番「−１」をそれぞれ「−２」、「−３」及び「−４」と読み替えることによって詳細な説明を省略する。

複数の出力回路（出力回路１０−１、出力回路１０−２、出力回路１０−３及び出力回路１０−４）は、互いに位相が異なる駆動クロック信号を出力する。より具体的には、チャージポンプ回路３０−１、チャージポンプ回路３０−２、チャージポンプ回路３０−３及びチャージポンプ回路３０−４（図１に示されるチャージポンプ回路３０の構成を参照）におけるトランジスターＮ３１１、トランジスターＮ３３１及びトランジスターＮ３５１がＯＮ状態となるタイミングと、トランジスターＮ３２１及びトランジスターＮ３４１がＯＮ状態となるタイミングとの組み合わせが、各チャージポンプ回路で異なるように、出力回路（出力回路１０−１、出力回路１０−２、出力回路１０−３及び出力回路１０−４）が駆動クロック信号を出力する。

トランジスターＮ３１１、トランジスターＮ３３１及びトランジスターＮ３５１がＯＮ状態となるタイミングと、トランジスターＮ３２１及びトランジスターＮ３４１がＯＮ状態となるタイミングは、チャージポンプ回路（チャージポンプ回路３０−１、チャージポンプ回路３０−２、チャージポンプ回路３０−３及びチャージポンプ回路３０−４）に流れる電流が極大となるタイミングである。

図８において、チャージポンプ回路（チャージポンプ回路３０−１、チャージポンプ回路３０−２、チャージポンプ回路３０−３及びチャージポンプ回路３０−４）に流れる電流が極大となるタイミングに、番号（３１）〜（４４）を付している。図８に示されるように、チャージポンプ回路（チャージポンプ回路３０−１、チャージポンプ回路３０−２、チャージポンプ回路３０−３及びチャージポンプ回路３０−４）に流れる電流が極大となるタイミングは、いずれも異なるタイミングとなっている。

本実施形態に係る駆動回路１ｂによれば、チャージポンプ回路（チャージポンプ回路３０−１、チャージポンプ回路３０−２、チャージポンプ回路３０−３及びチャージポンプ回路３０−４）に流れる電流が極大となるタイミングを、それぞれずらすことができる。したがって、チャージポンプ回路（チャージポンプ回路３０−１、チャージポンプ回路３０−２、チャージポンプ回路３０−３及びチャージポンプ回路３０−４）に流れる電流に起因するノイズを低減できる。

また、本実施形態に係る駆動回路１ｂ及び集積回路装置１００ｂにおいても、第１実施形態に係る駆動回路１及び集積回路装置１００と同様の理由により同様の効果を奏する。

２．チャージポンプ回路の制御方法
図９は、本実施形態に係るチャージポンプ回路の制御方法の概要を示すフローチャートである。以下では、第１実施形態に係る駆動回路１を用いて実現する例について説明する。

本実施形態に係るチャージポンプ回路３０の制御方法は、基本クロック信号ＯＳＣを分周して、第１クロック信号ＣＫ１と、第１クロック信号ＣＫ１よりも周波数が高く、第１クロック信号ＣＫ１の電圧レベルが変化する期間では電圧レベルが変化しない信号である第２クロック信号ＣＫ２と、を生成する第１生成工程（ステップＳ１００）と、第１クロック信号ＣＫ１と、第２クロック信号ＣＫ２とに基づいて、チャージポンプ回路３０を駆動する駆動クロック信号（駆動クロック信号ＣＰ１及び駆動クロック信号ＣＰ２）を生成する第２生成工程（ステップＳ１０２）と、第２クロック信号ＣＫ２に基づいて、駆動クロック信号（駆動クロック信号ＣＰ１及び駆動クロック信号ＣＰ２）の電圧レベルが変化する前の期間において、駆動クロック信号（駆動クロック信号ＣＰ１及び駆動クロック信号ＣＰ２）の出力ノード（出力ノードＡ及び出力ノードＢ）を高インピーダンス状態に制御する制御工程（ステップＳ１０４）と、を含む。

本実施形態においては、クロック信号生成回路２０が、基本クロック信号ＯＳＣを分周して、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２とを生成する工程がステップＳ１００の第１生成工程に対応する。

例えば、図４における時刻ｔ２から時刻ｔ６までの期間、時刻ｔ７から時刻ｔ９までの期間、時刻ｔ１０から時刻ｔ１４までの期間、及び、時刻ｔ１５以降の期間に、駆動回路１が、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２とに基づいて、駆動クロック信号ＣＰ１を生成する工程がステップＳ１０２の第２生成工程に対応する。

また、図４における時刻ｔ１から時刻ｔ２までの期間、時刻ｔ６から時刻ｔ７までの期間、時刻ｔ９から時刻ｔ１０までの期間、及び、時刻ｔ１４から時刻ｔ１５までの期間に、駆動回路１が、駆動クロック信号ＣＰ１を出力する出力ノードＡを高インピーダンス状態に制御する工程がステップＳ１０４の制御工程に対応する。また、本実施形態においては、ステップＳ１０４の制御工程において、駆動回路１は、第１クロック信号ＣＫ１の電圧レベルが変化する期間の前の期間又は後の期間において、駆動クロック信号ＣＰ１を出力する出力ノードＡを高インピーダンス状態に制御してもいる。

また、図４における時刻ｔ１から時刻ｔ２までの期間、時刻ｔ３から時刻ｔ５までの期間、時刻ｔ６から時刻ｔ１０までの期間、時刻ｔ１１から時刻ｔ１３までの期間、及び、時刻ｔ１４以降の期間に、駆動回路１が、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２とに基づいて、駆動クロック信号ＣＰ２を生成する工程がステップＳ１０２の第２生成工程に対応する。

また、図４における時刻ｔ２から時刻ｔ３までの期間、時刻ｔ５から時刻ｔ６までの期間、時刻ｔ１０から時刻ｔ１１までの期間、及び、時刻ｔ１３から時刻ｔ１４までの期間に、駆動回路１が、駆動クロック信号ＣＰ２を出力する出力ノードＢを高インピーダンス状態に制御する工程がステップＳ１０４の制御工程に対応する。また、本実施形態においては、ステップＳ１０４の制御工程において、駆動回路１は、第１クロック信号ＣＫ１の電圧レベルが変化する期間の前の期間又は後の期間において、駆動クロック信号ＣＰ２を出力する出力ノードＢを高インピーダンス状態に制御してもいる。

本実施形態に係るチャージポンプ回路の制御方法によれば、駆動クロック信号（駆動クロック信号ＣＰ１及び駆動クロック信号ＣＰ２）の電圧レベルが変化する前の期間において、駆動クロック信号（駆動クロック信号ＣＰ１及び駆動クロック信号ＣＰ２）を出力する出力ノード（出力ノードＡ及び出力ノードＢ）を高インピーダンス状態に制御するので、駆動クロック信号（駆動クロック信号ＣＰ１及び駆動クロック信号ＣＰ２）をするための出力回路１０に流れる貫通電流を低減できる。したがって、消費電流を低減できるチャージポンプ回路の制御方法を実現できる。

また、本実施形態に係るチャージポンプ回路の制御方法によれば、第１クロック信号ＣＫ１の電圧レベルが変化する期間の前の期間又は後の期間において、駆動クロック信号（駆動クロック信号ＣＰ１及び駆動クロック信号ＣＰ２）を出力する出力ノード（出力ノードＡ及び出力ノードＢ）を高インピーダンス状態に制御するので、簡易な構成でチャージポンプ回路の制御方法を実現できる。

なお、駆動回路１に代えて、第２実施形態に係る駆動回路１ａを用いても、本実施形態に係るチャージポンプ回路の制御方法は同様に実現でき、同様の効果を奏する。

また、駆動回路１に代えて、第３実施形態に係る駆動回路１ｂを用いる場合には、第２生成工程（ステップＳ１０４）において、複数のチャージポンプ回路（チャージポンプ回路３０−１、チャージポンプ回路３０−２、チャージポンプ回路３０−３及びチャージポンプ回路３０−４）に対応し、互いに位相が異なる複数の駆動クロック信号を生成してもよい。

これによって、チャージポンプ回路（チャージポンプ回路３０−１、チャージポンプ回路３０−２、チャージポンプ回路３０−３及びチャージポンプ回路３０−４）に流れる電流が極大となるタイミングを、それぞれずらすことができる。したがって、チャージポンプ回路（チャージポンプ回路３０−１、チャージポンプ回路３０−２、チャージポンプ回路３０−３及びチャージポンプ回路３０−４）に流れる電流に起因するノイズを低減できる。

以上、本実施形態あるいは変形例について説明したが、本発明はこれら本実施形態あるいは変形例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。

本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

１，１ａ，１ｂ…駆動回路、１０，１０ａ，１０−１，１０−２，１０−３，１０−４…出力回路、２０，２０ｂ…クロック信号生成回路、３０，３０ａ，３０−１，３０−２，３０−３，３０−４…チャージポンプ回路、３１〜３５…整流回路、１００，１００ａ，１００ｂ…集積回路装置、Ａ，Ｂ，Ｃ，Ｄ…出力ノード、Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２，Ｃ３１，Ｃ３２，Ｃ４１，Ｃ４２，Ｃ５２，ＣＬ…容量素子、ＣＫ１，ＣＫ１−１，ＣＫ１−２，ＣＫ１−３，ＣＫ１−４…第１クロック信号、ＣＫ２，ＣＫ２−１，ＣＫ２−２，ＣＫ２−３，ＣＫ２−４…第２クロック信号、ＣＰ１，ＣＰ１−１，ＣＰ１−２，ＣＰ１−３，ＣＰ１−４，ＣＰ２，ＣＰ２−１，ＣＰ２−２，ＣＰ２−３，ＣＰ２−４，ＣＰ３，ＣＰ３−１，ＣＰ３−２，ＣＰ３−３，ＣＰ３−４，ＣＰ４，ＣＰ４−１，ＣＰ４−２，ＣＰ４−３，ＣＰ４−４…駆動クロック信号、Ｄ１〜Ｄ５…ダイオード、ＤＦ２１，ＤＦ２２，ＤＦ２０１〜ＤＦ２０７…フリップフロップ回路、ＥＮ…イネーブル信号、ＩＮ１１，ＩＮ１２，ＩＮ２１〜ＩＮ２４，ＩＮ２０１〜ＩＮ２１２…インバーター、ＯＳＣ…基本クロック信号、Ｎ１２，Ｎ２２…第２トランジスター、Ｎ１４，Ｎ２４…第４トランジスター、Ｎ３１１，Ｎ３１２，Ｎ３２１，Ｎ３２２，Ｎ３３１，Ｎ３３２，Ｎ３４１，Ｎ３４２，Ｎ３５１，Ｎ３５２…トランジスター、ＮＡＮＤ１１，ＮＡＮＤ１２…ＮＡＮＤゲート回路、ＮＯＲ２１，ＮＯＲ２０１…ＮＯＲゲート回路、Ｐ１１，Ｐ２１…第１トランジスター、Ｐ１３，Ｐ２３…第３トランジスター、ＶＤＤ…第１電位、Ｖｉｎ…入力端子、Ｖｏｕｔ…出力端子、ＶＰＰ…出力信号、ＶＳＳ…第２電位

Claims (9)

1. クロック信号生成回路と、
   出力回路と、
   を備え、
   前記クロック信号生成回路は、
   基本クロック信号を分周して、
   第１クロック信号と、
   前記第１クロック信号よりも周波数が高く、前記第１クロック信号の電圧レベルが変化する期間では電圧レベルが変化しない信号である第２クロック信号と、
   を生成し、
   前記出力回路は、
   チャージポンプ回路を駆動する駆動クロック信号を前記チャージポンプ回路に出力する出力ノードを有し、
   前記第１クロック信号と前記第２クロック信号とに基づいて、前記駆動クロック信号を生成し、
   前記第２クロック信号に基づいて、前記駆動クロック信号の電圧レベルが変化する前の期間において、前記駆動クロック信号の出力ノードを高インピーダンス状態に制御する、駆動回路。
2. 請求項１に記載の駆動回路において、
   前記出力回路は、
   前記第１クロック信号の電圧レベルが変化する期間の前の期間又は後の期間において、前記駆動クロック信号の出力ノードを高インピーダンス状態に制御する、駆動回路。
3. 請求項１又は２に記載の駆動回路において、
   前記第２クロック信号の周波数は、前記第１クロック信号の周波数の２倍である、駆動回路。
4. 請求項１ないし３のいずれか１項に記載の駆動回路において、
   前記出力回路は、
   第１伝導型の第１トランジスターと、第２伝導型の第２トランジスターと、
   を含み、
   前記第１トランジスターは、第１電位と前記出力ノードとの間に接続され、
   前記第２トランジスターは、第２電位と前記出力ノードとの間に接続され、
   前記第１トランジスターは、前記第１クロック信号に基づいて駆動され、
   前記第２トランジスターは、前記第１クロック信号及び前記第２クロック信号に基づいて駆動される、駆動回路。
5. 請求項１ないし４のいずれか１項に記載の駆動回路において、
   前記チャージポンプ回路は、ＭＯＳトランジスターを含む整流回路と、容量素子と、を含む、駆動回路。
6. 請求項１ないし５のいずれか１項に記載の駆動回路において、
   複数の前記チャージポンプ回路に対応付けられた複数の前記出力回路を備え、
   複数の前記出力回路は、互いに位相が異なる前記駆動クロック信号を出力する、駆動回路。
7. 請求項１ないし６のいずれか１項に記載の駆動回路と、
   前記チャージポンプ回路と、
   を含む、集積回路装置。
8. 基本クロック信号を分周して、第１クロック信号と、前記第１クロック信号よりも周波数が高く、前記第１クロック信号の電圧レベルが変化する期間では電圧レベルが変化しない信号である第２クロック信号と、を生成する第１生成工程と、
   前記第１クロック信号と、前記第２クロック信号とに基づいて、チャージポンプ回路を駆動する駆動クロック信号を生成する第２生成工程と、
   前記第２クロック信号に基づいて、前記駆動クロック信号の電圧レベルが変化する前の期間において、前記駆動クロック信号の出力ノードを高インピーダンス状態に制御する制御工程と、
   を含む、チャージポンプ回路の制御方法。
9. 請求項８に記載のチャージポンプ回路の制御方法において、
   前記第２生成工程において、
   複数の前記チャージポンプ回路に対応し、互いに位相が異なる複数の前記駆動クロック信号を生成する、チャージポンプ回路の制御方法。

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