JPH11353888A - チャ―ジポンプ式昇圧回路 - Google Patents
チャ―ジポンプ式昇圧回路Info
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- JPH11353888A JPH11353888A JP2423099A JP2423099A JPH11353888A JP H11353888 A JPH11353888 A JP H11353888A JP 2423099 A JP2423099 A JP 2423099A JP 2423099 A JP2423099 A JP 2423099A JP H11353888 A JPH11353888 A JP H11353888A
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- capacitor
- coupling
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
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- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Dram (AREA)
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Abstract
(57)【要約】
【課題】低消費電力化が可能なチャージポンプ式の昇圧
回路を提供する。 【解決手段】イコライザ２によりチャージポンプ列２３
−１の各キャパシタＣとチャージポンプ列２３−１の各
キャパシタＣとの間でキャパシタンスカップリングを行
い、一方のチャージポンプ列のキャパシタＣの放電電流
を他方のチャージポンプ列のキャパシタＣの充電電流に
流用する。その後、ドライバ２２−１，２２−２により
各チャージポンプ列２３−１，２３−２内の各キャパシ
タＣがカップリングを受けるようにする。その結果、各
チャージポンプ列２３−１，２３−２におけるキャパシ
タＣの充放電電流の総和を、各チャージポンプ式昇圧回
路２１−１，２１−２の片方しか設けられていない場合
に比べて、半分にすることが可能になり、チャージポン
プ列の段数ｎを増やした場合でも消費電力を低減するこ
とができる。
回路を提供する。 【解決手段】イコライザ２によりチャージポンプ列２３
−１の各キャパシタＣとチャージポンプ列２３−１の各
キャパシタＣとの間でキャパシタンスカップリングを行
い、一方のチャージポンプ列のキャパシタＣの放電電流
を他方のチャージポンプ列のキャパシタＣの充電電流に
流用する。その後、ドライバ２２−１，２２−２により
各チャージポンプ列２３−１，２３−２内の各キャパシ
タＣがカップリングを受けるようにする。その結果、各
チャージポンプ列２３−１，２３−２におけるキャパシ
タＣの充放電電流の総和を、各チャージポンプ式昇圧回
路２１−１，２１−２の片方しか設けられていない場合
に比べて、半分にすることが可能になり、チャージポン
プ列の段数ｎを増やした場合でも消費電力を低減するこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明はチャージポンプ式昇
圧回路に関するものである。
圧回路に関するものである。
【０００２】
【従来の技術】近年、携帯電話や携帯情報端末などにお
けるプログラムやデータの格納用メモリとして、ＥＥＰ
ＲＯＭ（Electrically Erasable and Programmable Rea
d OnlyMemory ）の利用範囲がますます拡大している。
ＥＥＰＲＯＭでは、データの書き込み時および消去時に
十数Ｖの高電圧が必要であるため、チャージポンプ式昇
圧回路を用いて数Ｖの電源電圧を正の方向に昇圧するこ
とで必要な高電圧を得るようにしている。
けるプログラムやデータの格納用メモリとして、ＥＥＰ
ＲＯＭ（Electrically Erasable and Programmable Rea
d OnlyMemory ）の利用範囲がますます拡大している。
ＥＥＰＲＯＭでは、データの書き込み時および消去時に
十数Ｖの高電圧が必要であるため、チャージポンプ式昇
圧回路を用いて数Ｖの電源電圧を正の方向に昇圧するこ
とで必要な高電圧を得るようにしている。
【０００３】図５に、プラス電位の昇圧電圧を得るため
の従来のチャージポンプ式昇圧回路を示す。チャージポ
ンプ式昇圧回路２１は、ドライバ２２，チャージポンプ
列２３，制御回路２４から構成されている。
の従来のチャージポンプ式昇圧回路を示す。チャージポ
ンプ式昇圧回路２１は、ドライバ２２，チャージポンプ
列２３，制御回路２４から構成されている。
【０００４】ドライバ２２は、ＣＭＯＳ構成の各ドライ
バ２５，２６から構成されている。ドライバ２５は、電
源ＶDD（電源電圧ＶDD）とグランド間に直列接続された
ＰＭＯＳトランジスタDP１およびＮＭＯＳトランジスタ
DN１から構成されている。トランジスタDP１のゲートに
は制御信号a-1が入力され、トランジスタDN１のゲート
には制御信号a-2が入力される。また、ドライバ２６
は、電源ＶDDとグランド間に直列接続されたＰＭＯＳト
ランジスタDP２およびＮＭＯＳトランジスタDN２から構
成されている。トランジスタDP２のゲートには制御信号
b-1が入力され、トランジスタDN２のゲートには制御信
号b-2が入力される。尚、各制御信号a-1,a-2,b-1,b-2は
制御回路２４によって生成される。
バ２５，２６から構成されている。ドライバ２５は、電
源ＶDD（電源電圧ＶDD）とグランド間に直列接続された
ＰＭＯＳトランジスタDP１およびＮＭＯＳトランジスタ
DN１から構成されている。トランジスタDP１のゲートに
は制御信号a-1が入力され、トランジスタDN１のゲート
には制御信号a-2が入力される。また、ドライバ２６
は、電源ＶDDとグランド間に直列接続されたＰＭＯＳト
ランジスタDP２およびＮＭＯＳトランジスタDN２から構
成されている。トランジスタDP２のゲートには制御信号
b-1が入力され、トランジスタDN２のゲートには制御信
号b-2が入力される。尚、各制御信号a-1,a-2,b-1,b-2は
制御回路２４によって生成される。
【０００５】ｎ段（ｎは整数）のチャージポンプ列２３
は、直列に接続されたｎ個のスイッチング素子としての
ＮＭＯＳトランジスタＴ１〜Ｔｎと、ｎ個のキャパシタ
Ｃ１〜Ｃｎと、各ＮＭＯＳトランジスタTD１〜TDｎとか
ら構成されている。尚、チャージポンプ列２３における
ｍ段目（ｍは整数。ｍ＜ｎ）は、ＮＭＯＳトランジスタ
ＴｍおよびキャパシタＣｍから構成され、ＮＭＯＳトラ
ンジスタＴｍのソースがノードＮｍとなる。そして、ト
ランジスタＴｎのドレインからチャージポンプ式昇圧回
路２１の出力電圧HVOUTが出力される。つまり、トラン
ジスタＴｎのドレインがチャージポンプ式昇圧回路２１
の出力端子となる。
は、直列に接続されたｎ個のスイッチング素子としての
ＮＭＯＳトランジスタＴ１〜Ｔｎと、ｎ個のキャパシタ
Ｃ１〜Ｃｎと、各ＮＭＯＳトランジスタTD１〜TDｎとか
ら構成されている。尚、チャージポンプ列２３における
ｍ段目（ｍは整数。ｍ＜ｎ）は、ＮＭＯＳトランジスタ
ＴｍおよびキャパシタＣｍから構成され、ＮＭＯＳトラ
ンジスタＴｍのソースがノードＮｍとなる。そして、ト
ランジスタＴｎのドレインからチャージポンプ式昇圧回
路２１の出力電圧HVOUTが出力される。つまり、トラン
ジスタＴｎのドレインがチャージポンプ式昇圧回路２１
の出力端子となる。
【０００６】各キャパシタＣ１〜Ｃｎは、ＮＭＯＳトラ
ンジスタにより構成されるＭＯＳキャパシタによって具
体化される。そして、各キャパシタＣ１〜Ｃｎの一方の
電極を構成するＮＭＯＳトランジスタのゲートはそれぞ
れ、ノードＮ１〜Ｎｎに接続されている。また、各キャ
パシタＣ１〜Ｃｎのうち、奇数番目のキャパシタＣ１，
Ｃ３…Ｃ2m+1の他方の電極を構成するＮＭＯＳトランジ
スタのソースおよびドレインはドライバ２６の各トラン
ジスタDP２，DN２間のノードｂに接続され、偶数番目の
キャパシタＣ２，Ｃ４…Ｃ2mの他方の電極を構成するＮ
ＭＯＳトランジスタのソースおよびドレインはドライバ
２５の各トランジスタDP１，DN１間のノードａに接続さ
れている。
ンジスタにより構成されるＭＯＳキャパシタによって具
体化される。そして、各キャパシタＣ１〜Ｃｎの一方の
電極を構成するＮＭＯＳトランジスタのゲートはそれぞ
れ、ノードＮ１〜Ｎｎに接続されている。また、各キャ
パシタＣ１〜Ｃｎのうち、奇数番目のキャパシタＣ１，
Ｃ３…Ｃ2m+1の他方の電極を構成するＮＭＯＳトランジ
スタのソースおよびドレインはドライバ２６の各トラン
ジスタDP２，DN２間のノードｂに接続され、偶数番目の
キャパシタＣ２，Ｃ４…Ｃ2mの他方の電極を構成するＮ
ＭＯＳトランジスタのソースおよびドレインはドライバ
２５の各トランジスタDP１，DN１間のノードａに接続さ
れている。
【０００７】各ノードＮ１〜Ｎｎはそれぞれ各トランジ
スタＴ１〜Ｔｎのゲートに接続されている。また、各ノ
ードＮ１〜Ｎｎはそれぞれ各トランジスタTD１〜TDｎを
介して電源ＶDDに接続され、各トランジスタTD１〜TDｎ
のゲートも電源ＶDDに接続されている。つまり、各トラ
ンジスタＴ１〜Ｔｎ，TD１〜TDｎはダイオード接続さ
れ、各トランジスタＴ１〜Ｔｎ，TD１〜TDｎのソースは
ダイオードのアノードとして機能し、各トランジスタＴ
１〜Ｔｎ，TD１〜TDｎのドレインはダイオードのカソー
ドとして機能する。
スタＴ１〜Ｔｎのゲートに接続されている。また、各ノ
ードＮ１〜Ｎｎはそれぞれ各トランジスタTD１〜TDｎを
介して電源ＶDDに接続され、各トランジスタTD１〜TDｎ
のゲートも電源ＶDDに接続されている。つまり、各トラ
ンジスタＴ１〜Ｔｎ，TD１〜TDｎはダイオード接続さ
れ、各トランジスタＴ１〜Ｔｎ，TD１〜TDｎのソースは
ダイオードのアノードとして機能し、各トランジスタＴ
１〜Ｔｎ，TD１〜TDｎのドレインはダイオードのカソー
ドとして機能する。
【０００８】尚、各トランジスタＴ１〜Ｔｎ，TD１〜TD
ｎおよび各キャパシタＣ１〜Ｃｎを構成するＮＭＯＳト
ランジスタには高電圧が印加されるため、高耐圧構造に
なっている。次に、チャージポンプ式昇圧回路２１の動
作について説明する。
ｎおよび各キャパシタＣ１〜Ｃｎを構成するＮＭＯＳト
ランジスタには高電圧が印加されるため、高耐圧構造に
なっている。次に、チャージポンプ式昇圧回路２１の動
作について説明する。
【０００９】図６に、各ノードａ，ｂおよび各制御信号
a-1,a-2,b-1,b-2の１サイクル分のタイミングチャート
を示す。ドライバ２２を構成する各ドライバ２５，２６
はトライステート型である。そして、制御信号a-1がハ
イレベル、制御信号a-2がローレベルとなって、各トラ
ンジスタDP１，DN１が共にオフし、ノードａがハイイン
ピーダンスとなる期間ｔ１，ｔ２が設けられている。ま
た、制御信号b-1がハイレベル、制御信号b-2がローレベ
ルとなって、各トランジスタDP２，DN２が共にオフし、
ノードｂがハイインピーダンスとなる期間ｔ３，ｔ４が
設けられている。
a-1,a-2,b-1,b-2の１サイクル分のタイミングチャート
を示す。ドライバ２２を構成する各ドライバ２５，２６
はトライステート型である。そして、制御信号a-1がハ
イレベル、制御信号a-2がローレベルとなって、各トラ
ンジスタDP１，DN１が共にオフし、ノードａがハイイン
ピーダンスとなる期間ｔ１，ｔ２が設けられている。ま
た、制御信号b-1がハイレベル、制御信号b-2がローレベ
ルとなって、各トランジスタDP２，DN２が共にオフし、
ノードｂがハイインピーダンスとなる期間ｔ３，ｔ４が
設けられている。
【００１０】まず、初期状態においては、各トランジス
タDP１，DP２がオフ、各トランジスタDN１，DN２がオン
しており、各ノードａ，ｂは共にローレベルになってい
る。そして、制御信号a-2が立ち下がってトランジスタD
N１がオフし、続いて、制御信号a-1が立ち下がってトラ
ンジスタDP１がオンすると、ノードａが立ち上がる。す
ると、ノードａに接続されている偶数番目のキャパシタ
Ｃ２，Ｃ４…Ｃ2mは正のカップリングを受けて、偶数番
目のノードＮ２，Ｎ４…Ｎ2mの電位が上昇する。そのた
め、偶数番目のトランジスタＴ２，Ｔ４…Ｔ2mがオンし
て、偶数番目のノードＮ２，Ｎ４…Ｎ2mより１つ番号の
多い奇数番目のノードＮ３，Ｎ５…Ｎ2m+1に正電荷が移
動する。
タDP１，DP２がオフ、各トランジスタDN１，DN２がオン
しており、各ノードａ，ｂは共にローレベルになってい
る。そして、制御信号a-2が立ち下がってトランジスタD
N１がオフし、続いて、制御信号a-1が立ち下がってトラ
ンジスタDP１がオンすると、ノードａが立ち上がる。す
ると、ノードａに接続されている偶数番目のキャパシタ
Ｃ２，Ｃ４…Ｃ2mは正のカップリングを受けて、偶数番
目のノードＮ２，Ｎ４…Ｎ2mの電位が上昇する。そのた
め、偶数番目のトランジスタＴ２，Ｔ４…Ｔ2mがオンし
て、偶数番目のノードＮ２，Ｎ４…Ｎ2mより１つ番号の
多い奇数番目のノードＮ３，Ｎ５…Ｎ2m+1に正電荷が移
動する。
【００１１】次に、制御信号a-1が立ち上がってトラン
ジスタDP１がオフし、続いて、制御信号a-2が立ち上が
ってトランジスタDN１がオンすると、ノードａが立ち下
がる。すると、ノードａに接続されている偶数番目のキ
ャパシタＣ２，Ｃ４…Ｃ2mは負のカップリングを受け
る。そのため、偶数番目のノードＮ２，Ｎ４…Ｎ2mの電
位は下降する。
ジスタDP１がオフし、続いて、制御信号a-2が立ち上が
ってトランジスタDN１がオンすると、ノードａが立ち下
がる。すると、ノードａに接続されている偶数番目のキ
ャパシタＣ２，Ｃ４…Ｃ2mは負のカップリングを受け
る。そのため、偶数番目のノードＮ２，Ｎ４…Ｎ2mの電
位は下降する。
【００１２】次に、制御信号b-2が立ち下がってトラン
ジスタDN２がオフし、続いて、制御信号b-1が立ち下が
ってトランジスタDP２がオンすると、ノードｂが立ち上
がる。すると、ノードｂに接続されている奇数番目のキ
ャパシタＣ１，Ｃ３…Ｃ2m+1は正のカップリングを受け
て、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1の電位が上昇
する。そのため、奇数番目のトランジスタＴ１，Ｔ３…
Ｔ2m+1がオンして、奇数番目のノードＮ１，Ｎ３…Ｎ2m
+1より１つ番号の多い偶数番目のノードＮ２，Ｎ４…Ｎ
2m+2に正電荷が移動する。
ジスタDN２がオフし、続いて、制御信号b-1が立ち下が
ってトランジスタDP２がオンすると、ノードｂが立ち上
がる。すると、ノードｂに接続されている奇数番目のキ
ャパシタＣ１，Ｃ３…Ｃ2m+1は正のカップリングを受け
て、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1の電位が上昇
する。そのため、奇数番目のトランジスタＴ１，Ｔ３…
Ｔ2m+1がオンして、奇数番目のノードＮ１，Ｎ３…Ｎ2m
+1より１つ番号の多い偶数番目のノードＮ２，Ｎ４…Ｎ
2m+2に正電荷が移動する。
【００１３】次に、制御信号b-1が立ち上がってトラン
ジスタDP２がオフし、続いて、制御信号b-2が立ち上が
ってトランジスタDN２がオンすると、ノードｂが立ち下
がる。すると、ノードｂに接続されている奇数番目のキ
ャパシタＣ１，Ｃ３…Ｃ2m+1は負のカップリングを受け
る。そのため、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1の
電位は下降する。
ジスタDP２がオフし、続いて、制御信号b-2が立ち上が
ってトランジスタDN２がオンすると、ノードｂが立ち下
がる。すると、ノードｂに接続されている奇数番目のキ
ャパシタＣ１，Ｃ３…Ｃ2m+1は負のカップリングを受け
る。そのため、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1の
電位は下降する。
【００１４】以上の動作を１サイクルとして繰り返し行
う。ここで、各キャパシタＣ１〜Ｃｎのカップリング比
をαとし、各トランジスタＴ１〜Ｔｎ，TD１のしきい値
電圧をＶｔとする。すると、以上の動作を１サイクルと
して繰り返し行うことにより、各ノードＮ２〜Ｎｎの電
位はそれぞれ、そのノードよりも１つ番号の少ないノー
ドＮ１〜Ｎn-1の電位よりもαＶDD−Ｖｔだけ上昇す
る。つまり、チャージポンプ列２３の各段当たりの電圧
ゲインはαＶDD−Ｖｔになる。
う。ここで、各キャパシタＣ１〜Ｃｎのカップリング比
をαとし、各トランジスタＴ１〜Ｔｎ，TD１のしきい値
電圧をＶｔとする。すると、以上の動作を１サイクルと
して繰り返し行うことにより、各ノードＮ２〜Ｎｎの電
位はそれぞれ、そのノードよりも１つ番号の少ないノー
ドＮ１〜Ｎn-1の電位よりもαＶDD−Ｖｔだけ上昇す
る。つまり、チャージポンプ列２３の各段当たりの電圧
ゲインはαＶDD−Ｖｔになる。
【００１５】例えば、ノードＮ１の元々の電位は、電源
電圧ＶDDからトランジスタTD１のしきい値電圧Ｖｔを差
し引いた電位（ＶDD−Ｖｔ）である。そのため、ノード
Ｎ２の電位は、ノードＮ１の元々の電位（ＶDD−Ｖｔ）
にαＶDD−Ｖｔを加えた電位である（α＋１）ＶDD−２
Ｖｔになる。同様にして、ノードＮ３の電位は、ノード
Ｎ２の電位（（α＋１）ＶDD−２Ｖｔ）にαＶDD−Ｖｔ
を加えた電位である（α＋２）ＶDD−３Ｖｔになる。
電圧ＶDDからトランジスタTD１のしきい値電圧Ｖｔを差
し引いた電位（ＶDD−Ｖｔ）である。そのため、ノード
Ｎ２の電位は、ノードＮ１の元々の電位（ＶDD−Ｖｔ）
にαＶDD−Ｖｔを加えた電位である（α＋１）ＶDD−２
Ｖｔになる。同様にして、ノードＮ３の電位は、ノード
Ｎ２の電位（（α＋１）ＶDD−２Ｖｔ）にαＶDD−Ｖｔ
を加えた電位である（α＋２）ＶDD−３Ｖｔになる。
【００１６】このようにチャージポンピング動作によ
り、電源ＶDDからトランジスタＴｎのドレイン（出力端
子）へ正の電荷がチャージポンプ列２３の各段毎に順次
移動され、チャージポンプ列２３の１段毎にαＶDD−Ｖ
ｔだけ電位が上昇するため、ｎ段のチャージポンプ列２
３における出力電圧HVOUTの到達しうる最大値HVOUT(ma
x)は式（１）に示すようになる。
り、電源ＶDDからトランジスタＴｎのドレイン（出力端
子）へ正の電荷がチャージポンプ列２３の各段毎に順次
移動され、チャージポンプ列２３の１段毎にαＶDD−Ｖ
ｔだけ電位が上昇するため、ｎ段のチャージポンプ列２
３における出力電圧HVOUTの到達しうる最大値HVOUT(ma
x)は式（１）に示すようになる。
【００１７】 HVOUT(max)＝（α＋ｎ）ＶDD−（ｎ＋１）Ｖｔ ……（式１） 従って、チャージポンプ式昇圧回路２１によれば、チャ
ージポンプ列２３の段数ｎを適宜設定することにより、
必要なプラス電位の出力電圧HVOUTを得ることができ
る。
ージポンプ列２３の段数ｎを適宜設定することにより、
必要なプラス電位の出力電圧HVOUTを得ることができ
る。
【００１８】尚、各トランジスタTD２〜TDｎは、昇圧速
度を速くすると同時に、α×ＶDDが小さい場合に昇圧効
率を向上させる機能を有する。つまり、各トランジスタ
TD２〜TDｎのしきい値電圧をＶTとすると、各トランジ
スタTD２〜TDｎを設けることにより、初期状態におい
て、各ノードＮ２〜Ｎｎの電位はＶDD−ＶTとなる。そ
れに対して、各トランジスタTD２〜TDｎを省いた場合に
は、初期状態において、各ノードＮ２〜Ｎｎの電位がＶ
DD−ＶTよりも低くなることがある。従って、各トラン
ジスタTD２〜TDｎを設ければ、昇圧動作の開始後に各ノ
ードＮ２〜Ｎｎの電位をＶDD−ＶTよりも確実に高くす
ることができる。すなわち、各トランジスタTD２〜TDｎ
は、各キャパシタＣ１〜Ｃｎに対して正の電荷を供給し
ていることになる。
度を速くすると同時に、α×ＶDDが小さい場合に昇圧効
率を向上させる機能を有する。つまり、各トランジスタ
TD２〜TDｎのしきい値電圧をＶTとすると、各トランジ
スタTD２〜TDｎを設けることにより、初期状態におい
て、各ノードＮ２〜Ｎｎの電位はＶDD−ＶTとなる。そ
れに対して、各トランジスタTD２〜TDｎを省いた場合に
は、初期状態において、各ノードＮ２〜Ｎｎの電位がＶ
DD−ＶTよりも低くなることがある。従って、各トラン
ジスタTD２〜TDｎを設ければ、昇圧動作の開始後に各ノ
ードＮ２〜Ｎｎの電位をＶDD−ＶTよりも確実に高くす
ることができる。すなわち、各トランジスタTD２〜TDｎ
は、各キャパシタＣ１〜Ｃｎに対して正の電荷を供給し
ていることになる。
【００１９】ところで、ＥＥＰＲＯＭには、メモリセル
アレイの全体でデータの消去を行うか、あるいは、メモ
リセルアレイを任意のブロックに分けて各ブロック単位
でデータの消去を行うフラッシュＥＥＰＲＯＭがある。
このフラッシュＥＥＰＲＯＭはフラッシュメモリとも呼
ばれ、大容量化，低消費電力化，高速化が可能で耐衝撃
性に優れるという特徴を有することから、種々の携帯機
器で使用されている。フラッシュＥＥＰＲＯＭには、デ
ータの書き込み時および消去時にマイナス電位を必要と
する形式のものがあるが、そのような形式では、チャー
ジポンプ式昇圧回路を用いてグランド電位（＝０Ｖ）を
負の方向に昇圧することで必要なマイナス電位を得るよ
うにしている。
アレイの全体でデータの消去を行うか、あるいは、メモ
リセルアレイを任意のブロックに分けて各ブロック単位
でデータの消去を行うフラッシュＥＥＰＲＯＭがある。
このフラッシュＥＥＰＲＯＭはフラッシュメモリとも呼
ばれ、大容量化，低消費電力化，高速化が可能で耐衝撃
性に優れるという特徴を有することから、種々の携帯機
器で使用されている。フラッシュＥＥＰＲＯＭには、デ
ータの書き込み時および消去時にマイナス電位を必要と
する形式のものがあるが、そのような形式では、チャー
ジポンプ式昇圧回路を用いてグランド電位（＝０Ｖ）を
負の方向に昇圧することで必要なマイナス電位を得るよ
うにしている。
【００２０】図７に、マイナス電位の昇圧電圧を得るた
めの従来のチャージポンプ式昇圧回路を示す。図７に示
すチャージポンプ式昇圧回路において、図５に示したチ
ャージポンプ式昇圧回路２１と同じ構成部材については
符号を等しくしてその詳細な説明を省略する。
めの従来のチャージポンプ式昇圧回路を示す。図７に示
すチャージポンプ式昇圧回路において、図５に示したチ
ャージポンプ式昇圧回路２１と同じ構成部材については
符号を等しくしてその詳細な説明を省略する。
【００２１】図７に示すチャージポンプ式昇圧回路２０
１において、図５に示したチャージポンプ式昇圧回路２
１と異なるのは、以下の点だけである。 （ａ）各トランジスタＴ１〜Ｔｎ，TD１〜TDｎが、ＮＭ
ＯＳトランジスタではなくＰＭＯＳトランジスタによっ
て構成されている。このＰＭＯＳトランジスタには高電
圧が印加されるため、高耐圧構造になっている。
１において、図５に示したチャージポンプ式昇圧回路２
１と異なるのは、以下の点だけである。 （ａ）各トランジスタＴ１〜Ｔｎ，TD１〜TDｎが、ＮＭ
ＯＳトランジスタではなくＰＭＯＳトランジスタによっ
て構成されている。このＰＭＯＳトランジスタには高電
圧が印加されるため、高耐圧構造になっている。
【００２２】（ｂ）各キャパシタＣ１〜Ｃｎが、ＮＭＯ
Ｓトランジスタにより構成されるＭＯＳキャパシタでは
なく、ＰＭＯＳトランジスタにより構成されるＭＯＳキ
ャパシタによって具体化されている。 （ｃ）各ノードＮ１〜Ｎｎはそれぞれ各ＰＭＯＳトラン
ジスタTD１〜TDｎを介してグランドに接続され、各ＰＭ
ＯＳトランジスタTD１〜TDｎのゲートもグランドに接続
されている。
Ｓトランジスタにより構成されるＭＯＳキャパシタでは
なく、ＰＭＯＳトランジスタにより構成されるＭＯＳキ
ャパシタによって具体化されている。 （ｃ）各ノードＮ１〜Ｎｎはそれぞれ各ＰＭＯＳトラン
ジスタTD１〜TDｎを介してグランドに接続され、各ＰＭ
ＯＳトランジスタTD１〜TDｎのゲートもグランドに接続
されている。
【００２３】次に、チャージポンプ式昇圧回路２０１の
動作について説明する。図８に、各ノードａ，ｂおよび
各制御信号a-1,a-2,b-1,b-2の１サイクル分のタイミン
グチャートを示す。まず、初期状態においては、各トラ
ンジスタDP１，DP２がオフ、各トランジスタDN１，DN２
がオンしており、各ノードａ，ｂは共にハイレベルにな
っている。
動作について説明する。図８に、各ノードａ，ｂおよび
各制御信号a-1,a-2,b-1,b-2の１サイクル分のタイミン
グチャートを示す。まず、初期状態においては、各トラ
ンジスタDP１，DP２がオフ、各トランジスタDN１，DN２
がオンしており、各ノードａ，ｂは共にハイレベルにな
っている。
【００２４】そして、制御信号a-1が立ち上がってトラ
ンジスタDP１がオフし、続いて、制御信号a-2が立ち上
がってトランジスタDN１がオンすると、ノードａが立ち
下がる。すると、ノードａに接続されている偶数番目の
キャパシタＣ２，Ｃ４…Ｃ2mは負のカップリングを受け
て、偶数番目のノードＮ２，Ｎ４…Ｎ2mの電位が下降す
る。そのため、偶数番目のトランジスタＴ２，Ｔ４…Ｔ
2mがオンして、偶数番目のノードＮ２，Ｎ４…Ｎ2mより
１つ番号の多い奇数番目のノードＮ３，Ｎ５…Ｎ2m+1に
負電荷が移動する。
ンジスタDP１がオフし、続いて、制御信号a-2が立ち上
がってトランジスタDN１がオンすると、ノードａが立ち
下がる。すると、ノードａに接続されている偶数番目の
キャパシタＣ２，Ｃ４…Ｃ2mは負のカップリングを受け
て、偶数番目のノードＮ２，Ｎ４…Ｎ2mの電位が下降す
る。そのため、偶数番目のトランジスタＴ２，Ｔ４…Ｔ
2mがオンして、偶数番目のノードＮ２，Ｎ４…Ｎ2mより
１つ番号の多い奇数番目のノードＮ３，Ｎ５…Ｎ2m+1に
負電荷が移動する。
【００２５】次に、制御信号a-2が立ち下がってトラン
ジスタDN１がオフし、続いて、制御信号a-1が立ち下が
ってトランジスタDP１がオンすると、ノードａが立ち上
がる。すると、ノードａに接続されている偶数番目のキ
ャパシタＣ２，Ｃ４…Ｃ2mは正のカップリングを受け
る。そのため、偶数番目のノードＮ２，Ｎ４…Ｎ2mの電
位は上昇する。
ジスタDN１がオフし、続いて、制御信号a-1が立ち下が
ってトランジスタDP１がオンすると、ノードａが立ち上
がる。すると、ノードａに接続されている偶数番目のキ
ャパシタＣ２，Ｃ４…Ｃ2mは正のカップリングを受け
る。そのため、偶数番目のノードＮ２，Ｎ４…Ｎ2mの電
位は上昇する。
【００２６】次に、制御信号b-1が立ち上がってトラン
ジスタDP２がオフし、続いて、制御信号b-2が立ち上が
ってトランジスタDN２がオンすると、ノードｂが立ち下
がる。すると、ノードｂに接続されている奇数番目のキ
ャパシタＣ１，Ｃ３…Ｃ2m+1は負のカップリングを受け
て、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1の電位が下降
する。そのため、奇数番目のトランジスタＴ１，Ｔ３…
Ｔ2m+1がオンして、奇数番目のノードＮ１，Ｎ３…Ｎ2m
+1より１つ番号の多い偶数番目のノードＮ２，Ｎ４…Ｎ
2m+2に負電荷が移動する。
ジスタDP２がオフし、続いて、制御信号b-2が立ち上が
ってトランジスタDN２がオンすると、ノードｂが立ち下
がる。すると、ノードｂに接続されている奇数番目のキ
ャパシタＣ１，Ｃ３…Ｃ2m+1は負のカップリングを受け
て、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1の電位が下降
する。そのため、奇数番目のトランジスタＴ１，Ｔ３…
Ｔ2m+1がオンして、奇数番目のノードＮ１，Ｎ３…Ｎ2m
+1より１つ番号の多い偶数番目のノードＮ２，Ｎ４…Ｎ
2m+2に負電荷が移動する。
【００２７】次に、制御信号b-2が立ち下がってトラン
ジスタDN２がオフし、続いて、制御信号b-1が立ち下が
ってトランジスタDP２がオンすると、ノードｂが立ち上
がる。すると、ノードｂに接続されている奇数番目のキ
ャパシタＣ１，Ｃ３…Ｃ2m+1は正のカップリングを受け
る。そのため、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1の
電位は上昇する。
ジスタDN２がオフし、続いて、制御信号b-1が立ち下が
ってトランジスタDP２がオンすると、ノードｂが立ち上
がる。すると、ノードｂに接続されている奇数番目のキ
ャパシタＣ１，Ｃ３…Ｃ2m+1は正のカップリングを受け
る。そのため、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1の
電位は上昇する。
【００２８】以上の動作を１サイクルとして繰り返し行
うことにより、各ノードＮ２〜Ｎｎの電位はそれぞれ、
そのノードよりも１つ番号の少ないノードＮ１〜Ｎn-1
の電位よりも−αＶDD＋Ｖｔだけ変動する。つまり、チ
ャージポンプ列２３の各段当たりの電圧ゲインは−αＶ
DD＋Ｖｔになる。
うことにより、各ノードＮ２〜Ｎｎの電位はそれぞれ、
そのノードよりも１つ番号の少ないノードＮ１〜Ｎn-1
の電位よりも−αＶDD＋Ｖｔだけ変動する。つまり、チ
ャージポンプ列２３の各段当たりの電圧ゲインは−αＶ
DD＋Ｖｔになる。
【００２９】例えば、ノードＮ１の元々の電位はグラン
ド電位にトランジスタTD１のしきい値電圧Ｖｔを加えた
電位（＝０Ｖ＋Ｖｔ）である。そのため、ノードＮ２の
電位は、ノードＮ１の元々の電位（０Ｖ＋Ｖｔ）から−
αＶDD＋Ｖｔだけ変動した電位である−αＶDD＋２Ｖｔ
になる。同様にして、ノードＮ３の電位は、ノードＮ２
の電位（−αＶDD＋２Ｖｔ）から−αＶDD＋Ｖｔだけ変
動した電位である−２αＶDD＋３Ｖｔになる。
ド電位にトランジスタTD１のしきい値電圧Ｖｔを加えた
電位（＝０Ｖ＋Ｖｔ）である。そのため、ノードＮ２の
電位は、ノードＮ１の元々の電位（０Ｖ＋Ｖｔ）から−
αＶDD＋Ｖｔだけ変動した電位である−αＶDD＋２Ｖｔ
になる。同様にして、ノードＮ３の電位は、ノードＮ２
の電位（−αＶDD＋２Ｖｔ）から−αＶDD＋Ｖｔだけ変
動した電位である−２αＶDD＋３Ｖｔになる。
【００３０】このようなチャージポンピング動作によ
り、電源ＶDDからトランジスタＴｎのドレイン（出力端
子）へ負の電荷がチャージポンプ列２３の各段毎に順次
移動され、チャージポンプ列２３の１段毎に−αＶDD＋
Ｖｔだけ電位が下降するため、ｎ段のチャージポンプ列
２３における出力電圧HVOUTの到達しうる最大値HVOUT(m
ax)は式（２）に示すようになる。
り、電源ＶDDからトランジスタＴｎのドレイン（出力端
子）へ負の電荷がチャージポンプ列２３の各段毎に順次
移動され、チャージポンプ列２３の１段毎に−αＶDD＋
Ｖｔだけ電位が下降するため、ｎ段のチャージポンプ列
２３における出力電圧HVOUTの到達しうる最大値HVOUT(m
ax)は式（２）に示すようになる。
【００３１】 HVOUT(max)＝−ｎαＶDD＋（ｎ＋１）Ｖｔ ……（式２） 従って、チャージポンプ式昇圧回路２０１によれば、チ
ャージポンプ列２３の段数ｎを適宜設定することによ
り、必要なマイナス電位の出力電圧HVOUTを得ることが
できる。
ャージポンプ列２３の段数ｎを適宜設定することによ
り、必要なマイナス電位の出力電圧HVOUTを得ることが
できる。
【００３２】尚、各トランジスタTD２〜TDｎは、昇圧速
度を速くすると同時に、α×ＶDDが小さい場合に昇圧効
率を向上させる機能を有する。つまり、各トランジスタ
TD２〜TDｎのしきい値電圧をＶTとすると、各トランジ
スタTD２〜TDｎを設けることにより、初期状態におい
て、各ノードＮ２〜Ｎｎの電位はＶTとなる。それに対
して、各トランジスタTD２〜TDｎを省いた場合には、初
期状態において、各ノードＮ２〜Ｎｎの電位がＶTより
も高くなることがある。従って、各トランジスタTD２〜
TDｎを設ければ、昇圧動作の開始後に各ノードＮ２〜Ｎ
ｎの電位をＶTよりも確実に低くすることができる。す
なわち、各トランジスタTD２〜TDｎは、各キャパシタＣ
１〜Ｃｎに対して負の電荷を供給していることになる。
度を速くすると同時に、α×ＶDDが小さい場合に昇圧効
率を向上させる機能を有する。つまり、各トランジスタ
TD２〜TDｎのしきい値電圧をＶTとすると、各トランジ
スタTD２〜TDｎを設けることにより、初期状態におい
て、各ノードＮ２〜Ｎｎの電位はＶTとなる。それに対
して、各トランジスタTD２〜TDｎを省いた場合には、初
期状態において、各ノードＮ２〜Ｎｎの電位がＶTより
も高くなることがある。従って、各トランジスタTD２〜
TDｎを設ければ、昇圧動作の開始後に各ノードＮ２〜Ｎ
ｎの電位をＶTよりも確実に低くすることができる。す
なわち、各トランジスタTD２〜TDｎは、各キャパシタＣ
１〜Ｃｎに対して負の電荷を供給していることになる。
【００３３】
【発明が解決しようとする課題】近年、電源電圧ＶDDは
従来一般的であった５Ｖから３．３Ｖへと低電圧化が要
求されている。それに伴って、プラス電位の昇圧電圧を
得るためのチャージポンプ式昇圧回路２１では、低い電
源電圧ＶDDから必要な出力電圧HVOUTを得るために、チ
ャージポンプ列２３の段数ｎが増える傾向にある。
従来一般的であった５Ｖから３．３Ｖへと低電圧化が要
求されている。それに伴って、プラス電位の昇圧電圧を
得るためのチャージポンプ式昇圧回路２１では、低い電
源電圧ＶDDから必要な出力電圧HVOUTを得るために、チ
ャージポンプ列２３の段数ｎが増える傾向にある。
【００３４】また、マイナス電位の昇圧電圧を得るため
のチャージポンプ式昇圧回路２０１において、低いマイ
ナス電位を得るには、チャージポンプ列２３の段数ｎを
増やさなければならない。各チャージポンプ式昇圧回路
２１，２０１において、チャージポンプ列２３の段数ｎ
が増えると、各キャパシタＣ１〜Ｃｎの充放電電流が増
えることから、チャージポンプ式昇圧回路２１の消費電
力が増大するという問題がある。
のチャージポンプ式昇圧回路２０１において、低いマイ
ナス電位を得るには、チャージポンプ列２３の段数ｎを
増やさなければならない。各チャージポンプ式昇圧回路
２１，２０１において、チャージポンプ列２３の段数ｎ
が増えると、各キャパシタＣ１〜Ｃｎの充放電電流が増
えることから、チャージポンプ式昇圧回路２１の消費電
力が増大するという問題がある。
【００３５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、低消費電力化が可能な
昇圧回路を提供することにある。
れたものであって、その目的は、低消費電力化が可能な
昇圧回路を提供することにある。
【００３６】
【課題を解決するための手段】請求項１に記載の発明
は、キャパシタと当該キャパシタの電荷を次段に転送す
るスイッチング素子とが複数段直列に接続されたチャー
ジポンプ列であって、そのチャージポンプ列は第１キャ
パシタ群と第２キャパシタ群とを含むことと、前記第１
キャパシタ群の各キャパシタにカップリングを受けさせ
る第１ドライバと、前記第２キャパシタ群の各キャパシ
タにカップリングを受けさせる第２ドライバと、前記第
１キャパシタ群と前記第２キャパシタ群との間でキャパ
シタンスカップリングを行わせるイコライザと、前記ド
ライバおよび前記イコライザの動作を制御する制御手段
とを備えたチャージポンプ式昇圧回路であって、前記制
御手段は、前記第１キャパシタ群が第１電位となってお
り、且つ、前記第２キャパシタ群が前記第１電位よりも
低い第２電位となっているとき、前記イコライザにより
キャパシタンスカップリングを行わせ、それにより生じ
る前記第１キャパシタ群の放電電流により前記第２キャ
パシタ群を充電した後に、前記第１ドライバにより前記
カップリングを受けさせると共に、前記第２ドライバに
より前記カップリングを受けさせることをその要旨とす
る。
は、キャパシタと当該キャパシタの電荷を次段に転送す
るスイッチング素子とが複数段直列に接続されたチャー
ジポンプ列であって、そのチャージポンプ列は第１キャ
パシタ群と第２キャパシタ群とを含むことと、前記第１
キャパシタ群の各キャパシタにカップリングを受けさせ
る第１ドライバと、前記第２キャパシタ群の各キャパシ
タにカップリングを受けさせる第２ドライバと、前記第
１キャパシタ群と前記第２キャパシタ群との間でキャパ
シタンスカップリングを行わせるイコライザと、前記ド
ライバおよび前記イコライザの動作を制御する制御手段
とを備えたチャージポンプ式昇圧回路であって、前記制
御手段は、前記第１キャパシタ群が第１電位となってお
り、且つ、前記第２キャパシタ群が前記第１電位よりも
低い第２電位となっているとき、前記イコライザにより
キャパシタンスカップリングを行わせ、それにより生じ
る前記第１キャパシタ群の放電電流により前記第２キャ
パシタ群を充電した後に、前記第１ドライバにより前記
カップリングを受けさせると共に、前記第２ドライバに
より前記カップリングを受けさせることをその要旨とす
る。
【００３７】従って、本発明によれば、第１キャパシタ
群の放電電流を無駄に捨てることなく第２のキャパシタ
群の充電電流に流用するため、各キャパシタの充放電電
流を低減することが可能になり、低消費電力化を図るこ
とができる。請求項２に記載の発明は、キャパシタと当
該キャパシタの電荷を次段に転送するスイッチング素子
とが複数段直列に接続された第１チャージポンプ列と、
キャパシタと当該キャパシタの電荷を次段に転送するス
イッチング素子とが複数段直列に接続された第２チャー
ジポンプ列と、前記第１チャージポンプ列の各キャパシ
タにカップリングを受けさせる第１ドライバと、前記第
２チャージポンプ列の各キャパシタにカップリングを受
けさせる第２ドライバと、前記第１チャージポンプ列の
各キャパシタと前記第２チャージポンプ列の各キャパシ
タとの間でキャパシタンスカップリングを行わせるイコ
ライザと、前記ドライバおよび前記イコライザの動作を
制御する制御手段とを備えたチャージポンプ式昇圧回路
であって、前記制御手段は、前記第１チャージポンプ列
の各キャパシタが第１電位となっており、且つ、前記第
２チャージポンプ列の各キャパシタが前記第１電位より
も低い第２電位となっているとき、前記イコライザによ
りキャパシタンスカップリングを行わせ、それにより生
じる前記第１チャージポンプ列の各キャパシタの放電電
流により前記第２チャージポンプ列の各キャパシタを充
電した後に、前記第１ドライバにより前記カップリング
を受けさせると共に、前記第２ドライバにより前記カッ
プリングを受けさせることをその要旨とする。
群の放電電流を無駄に捨てることなく第２のキャパシタ
群の充電電流に流用するため、各キャパシタの充放電電
流を低減することが可能になり、低消費電力化を図るこ
とができる。請求項２に記載の発明は、キャパシタと当
該キャパシタの電荷を次段に転送するスイッチング素子
とが複数段直列に接続された第１チャージポンプ列と、
キャパシタと当該キャパシタの電荷を次段に転送するス
イッチング素子とが複数段直列に接続された第２チャー
ジポンプ列と、前記第１チャージポンプ列の各キャパシ
タにカップリングを受けさせる第１ドライバと、前記第
２チャージポンプ列の各キャパシタにカップリングを受
けさせる第２ドライバと、前記第１チャージポンプ列の
各キャパシタと前記第２チャージポンプ列の各キャパシ
タとの間でキャパシタンスカップリングを行わせるイコ
ライザと、前記ドライバおよび前記イコライザの動作を
制御する制御手段とを備えたチャージポンプ式昇圧回路
であって、前記制御手段は、前記第１チャージポンプ列
の各キャパシタが第１電位となっており、且つ、前記第
２チャージポンプ列の各キャパシタが前記第１電位より
も低い第２電位となっているとき、前記イコライザによ
りキャパシタンスカップリングを行わせ、それにより生
じる前記第１チャージポンプ列の各キャパシタの放電電
流により前記第２チャージポンプ列の各キャパシタを充
電した後に、前記第１ドライバにより前記カップリング
を受けさせると共に、前記第２ドライバにより前記カッ
プリングを受けさせることをその要旨とする。
【００３８】従って、本発明によれば、第１チャージポ
ンプ列の各キャパシタの放電電流を無駄に捨てることな
く第２チャージポンプ列の各キャパシタの充電電流に流
用するため、各キャパシタの充放電電流を低減すること
が可能になり、低消費電力化を図ることができる。
ンプ列の各キャパシタの放電電流を無駄に捨てることな
く第２チャージポンプ列の各キャパシタの充電電流に流
用するため、各キャパシタの充放電電流を低減すること
が可能になり、低消費電力化を図ることができる。
【００３９】ところで、請求項３に記載の発明のよう
に、請求項１または請求項２に記載のチャージポンプ式
昇圧回路において、前記チャージポンプ列は電源に接続
され、前記ドライバは前記カップリングを受けさせるこ
とにより、前記スイッチング素子を介して前記チャージ
ポンプ列の前記電源とは反対側の出力端子へ正の電荷を
移動させ、前記チャージポンプ列の出力端子の電位を前
記電源の電位よりも上昇させるようにしてもよい。
に、請求項１または請求項２に記載のチャージポンプ式
昇圧回路において、前記チャージポンプ列は電源に接続
され、前記ドライバは前記カップリングを受けさせるこ
とにより、前記スイッチング素子を介して前記チャージ
ポンプ列の前記電源とは反対側の出力端子へ正の電荷を
移動させ、前記チャージポンプ列の出力端子の電位を前
記電源の電位よりも上昇させるようにしてもよい。
【００４０】また、請求項４に記載の発明のように、請
求項１または請求項２に記載のチャージポンプ式昇圧回
路において、前記チャージポンプ列は電源に接続され、
前記ドライバは前記カップリングを受けさせることによ
り、前記スイッチング素子を介して前記チャージポンプ
列の前記電源とは反対側の出力端子へ負の電荷を移動さ
せ、前記チャージポンプ列の出力端子の電位をグランド
電位よりも下降させるようにしてもよい。
求項１または請求項２に記載のチャージポンプ式昇圧回
路において、前記チャージポンプ列は電源に接続され、
前記ドライバは前記カップリングを受けさせることによ
り、前記スイッチング素子を介して前記チャージポンプ
列の前記電源とは反対側の出力端子へ負の電荷を移動さ
せ、前記チャージポンプ列の出力端子の電位をグランド
電位よりも下降させるようにしてもよい。
【００４１】請求項５に記載の発明は、請求項３に記載
のチャージポンプ式昇圧回路において、前記チャージポ
ンプ列の各キャパシタに対して正の電荷を供給する電荷
供給手段を備えたことをその要旨とする。従って、本発
明によれば、昇圧動作の初期状態において各キャパシタ
に対し正の電荷を供給することが可能になるため、昇圧
速度を速くすると同時に、各キャパシタのカップリング
比や電源電圧が低い場合でも昇圧効率を向上させること
ができる。
のチャージポンプ式昇圧回路において、前記チャージポ
ンプ列の各キャパシタに対して正の電荷を供給する電荷
供給手段を備えたことをその要旨とする。従って、本発
明によれば、昇圧動作の初期状態において各キャパシタ
に対し正の電荷を供給することが可能になるため、昇圧
速度を速くすると同時に、各キャパシタのカップリング
比や電源電圧が低い場合でも昇圧効率を向上させること
ができる。
【００４２】請求項６に記載の発明は、請求項４に記載
のチャージポンプ式昇圧回路において、前記チャージポ
ンプ列の各キャパシタに対して負の電荷を供給する電荷
供給手段を備えたことをその要旨とする。従って、本発
明によれば、昇圧動作の初期状態において各キャパシタ
に対し負の電荷を供給することが可能になるため、昇圧
速度を速くすると同時に、各キャパシタのカップリング
比や電源電圧が低い場合でも昇圧効率を向上させること
ができる。
のチャージポンプ式昇圧回路において、前記チャージポ
ンプ列の各キャパシタに対して負の電荷を供給する電荷
供給手段を備えたことをその要旨とする。従って、本発
明によれば、昇圧動作の初期状態において各キャパシタ
に対し負の電荷を供給することが可能になるため、昇圧
速度を速くすると同時に、各キャパシタのカップリング
比や電源電圧が低い場合でも昇圧効率を向上させること
ができる。
【００４３】請求項７に記載の発明は、請求項１〜６の
いずれか１項に記載のチャージポンプ式昇圧回路におい
て、前記第１ドライバによる前記カップリングを受けさ
せる動作と、前記第２ドライバによる前記カップリング
を受けさせる動作とを、同時には行わないことをその要
旨とする。
いずれか１項に記載のチャージポンプ式昇圧回路におい
て、前記第１ドライバによる前記カップリングを受けさ
せる動作と、前記第２ドライバによる前記カップリング
を受けさせる動作とを、同時には行わないことをその要
旨とする。
【００４４】従って、本発明によれば、第１キャパシタ
群（第１チャージポンプ列）と第２キャパシタ群（第２
チャージポンプ列）のそれぞれの充放電電流および出力
電流）のピーク値がずれるため、チャージポンプ式昇圧
回路の出力電圧を安定化することができる。
群（第１チャージポンプ列）と第２キャパシタ群（第２
チャージポンプ列）のそれぞれの充放電電流および出力
電流）のピーク値がずれるため、チャージポンプ式昇圧
回路の出力電圧を安定化することができる。
【００４５】尚、以下に述べる発明の実施の形態におい
て、特許請求の範囲または課題を解決するための手段に
記載の「第１キャパシタ群」はチャージポンプ列２３−
１の各キャパシタＣ１〜Ｃｎに相当し、同じく「第２キ
ャパシタ群」はチャージポンプ列２３−２の各キャパシ
タＣ１〜Ｃｎに相当し、同じく「スイッチング素子」は
ダイオード接続された各トランジスタＴ１〜Ｔｎに相当
し、同じく「電荷供給手段」はダイオード接続された各
トランジスタTD２〜TDｎに相当し、同じく「制御手段」
は制御回路２に相当する。
て、特許請求の範囲または課題を解決するための手段に
記載の「第１キャパシタ群」はチャージポンプ列２３−
１の各キャパシタＣ１〜Ｃｎに相当し、同じく「第２キ
ャパシタ群」はチャージポンプ列２３−２の各キャパシ
タＣ１〜Ｃｎに相当し、同じく「スイッチング素子」は
ダイオード接続された各トランジスタＴ１〜Ｔｎに相当
し、同じく「電荷供給手段」はダイオード接続された各
トランジスタTD２〜TDｎに相当し、同じく「制御手段」
は制御回路２に相当する。
【００４６】
【発明の実施の形態】（第１実施形態）以下、本発明を
具体化した第１実施形態を図面と共に説明する。尚、本
第１実施形態において、図５に示した従来の形態と同じ
構成部材については符号を等しくしてその詳細な説明を
省略する。
具体化した第１実施形態を図面と共に説明する。尚、本
第１実施形態において、図５に示した従来の形態と同じ
構成部材については符号を等しくしてその詳細な説明を
省略する。
【００４７】図１に、本第１実施形態のチャージポンプ
式昇圧回路を示す。プラス電位の昇圧電圧を得るための
チャージポンプ式昇圧回路１は、従来のチャージポンプ
式昇圧回路２１から制御回路２４を除く同一構成の２組
のチャージポンプ式昇圧回路，イコライザ２，制御回路
３から構成されている。
式昇圧回路を示す。プラス電位の昇圧電圧を得るための
チャージポンプ式昇圧回路１は、従来のチャージポンプ
式昇圧回路２１から制御回路２４を除く同一構成の２組
のチャージポンプ式昇圧回路，イコライザ２，制御回路
３から構成されている。
【００４８】以下、２組のチャージポンプ式昇圧回路を
区別するため、それぞれの回路の符号に「−１」「−
２」を付与して表記する。つまり、チャージポンプ式昇
圧回路２１−１は第１ドライバ２２−１および第１チャ
ージポンプ列２３−１から構成され、チャージポンプ式
昇圧回路２１−２は第２ドライバ２２−２および第２チ
ャージポンプ列２３−２から構成されている。
区別するため、それぞれの回路の符号に「−１」「−
２」を付与して表記する。つまり、チャージポンプ式昇
圧回路２１−１は第１ドライバ２２−１および第１チャ
ージポンプ列２３−１から構成され、チャージポンプ式
昇圧回路２１−２は第２ドライバ２２−２および第２チ
ャージポンプ列２３−２から構成されている。
【００４９】また、各ドライバ２２−１，２２−２のそ
れぞれのノードａ，ｂを区別するため、ドライバ２２−
２についてはノード「Ａ」「Ｂ」と表記する。そして、
各ドライバ２２−１，２２−２のそれぞれの制御信号a-
1,a-2,b-1,b-2を区別するため、ドライバ２２−２につ
いては制御信号「A-1」「A-2」「B-1」「B-2」と表記す
る。
れぞれのノードａ，ｂを区別するため、ドライバ２２−
２についてはノード「Ａ」「Ｂ」と表記する。そして、
各ドライバ２２−１，２２−２のそれぞれの制御信号a-
1,a-2,b-1,b-2を区別するため、ドライバ２２−２につ
いては制御信号「A-1」「A-2」「B-1」「B-2」と表記す
る。
【００５０】イコライザ２は、各ノードａ，Ａ間を接続
するＮＭＯＳトランジスタＩ１と、各ノードａ，Ｂ間を
接続するＮＭＯＳトランジスタＩ２と、各ノードｂ，Ａ
間を接続するＮＭＯＳトランジスタＩ３と、各ノード
ｂ，Ｂ間を接続するＮＭＯＳトランジスタＩ４とから構
成されている。各トランジスタＩ１〜Ｉ４のゲートには
それぞれ各制御信号Ｓ１〜Ｓ４が入力される。
するＮＭＯＳトランジスタＩ１と、各ノードａ，Ｂ間を
接続するＮＭＯＳトランジスタＩ２と、各ノードｂ，Ａ
間を接続するＮＭＯＳトランジスタＩ３と、各ノード
ｂ，Ｂ間を接続するＮＭＯＳトランジスタＩ４とから構
成されている。各トランジスタＩ１〜Ｉ４のゲートには
それぞれ各制御信号Ｓ１〜Ｓ４が入力される。
【００５１】制御回路３は、各制御信号a-1,a-2,b-1,b-
2，A-1,A-2,B-1,B-2，Ｓ１〜Ｓ４を生成する。チャージ
ポンプ列２３−１のトランジスタＴｎのドレインと、チ
ャージポンプ列２３−２のトランジスタＴｎのドレイン
とは接続され、それらのドレインからチャージポンプ式
昇圧回路１の出力電圧HVOUTが出力される。つまり、各
チャージポンプ列２３−１，２３−２の各トランジスタ
Ｔｎのドレインが、チャージポンプ式昇圧回路１の出力
端子となる。尚、電源電圧ＶDDを正の方向に昇圧する原
理はチャージポンプ式昇圧回路２１と同じであるため、
説明を省略する。
2，A-1,A-2,B-1,B-2，Ｓ１〜Ｓ４を生成する。チャージ
ポンプ列２３−１のトランジスタＴｎのドレインと、チ
ャージポンプ列２３−２のトランジスタＴｎのドレイン
とは接続され、それらのドレインからチャージポンプ式
昇圧回路１の出力電圧HVOUTが出力される。つまり、各
チャージポンプ列２３−１，２３−２の各トランジスタ
Ｔｎのドレインが、チャージポンプ式昇圧回路１の出力
端子となる。尚、電源電圧ＶDDを正の方向に昇圧する原
理はチャージポンプ式昇圧回路２１と同じであるため、
説明を省略する。
【００５２】次に、チャージポンプ式昇圧回路１の動作
について説明する。図２に、各ノードａ，ｂおよび各制
御信号a-1,a-2,b-1,b-2の１サイクル分および、それに
対応する各ノードＡ，Ｂおよび各制御信号A-1,A-2,B-1,
B-2，Ｓ１〜Ｓ４のタイミングチャートを示す。
について説明する。図２に、各ノードａ，ｂおよび各制
御信号a-1,a-2,b-1,b-2の１サイクル分および、それに
対応する各ノードＡ，Ｂおよび各制御信号A-1,A-2,B-1,
B-2，Ｓ１〜Ｓ４のタイミングチャートを示す。
【００５３】各ノードａ，ｂおよび各制御信号a-1,a-2,
b-1,b-2に対して、各ノードＡ，Ｂおよび各制御信号A-
1,A-2,B-1,B-2のタイミングは９０゜進んでいる。その
ため、制御信号a-2が立ち下がるときに制御信号A-1が立
ち上がり、制御信号a-1が立ち下がるときに制御信号A-2
が立ち上がり、制御信号a-1が立ち上がるときに制御信
号B-2が立ち下がり、制御信号a-2が立ち上がるときに制
御信号B-1が立ち下がり、制御信号b-2が立ち下がるとき
に制御信号B-1が立ち上がり、制御信号b-1が立ち下がる
ときに制御信号B-2が立ち上がり、制御信号b-1が立ち上
がるときに制御信号A-2が立ち下がり、制御信号b-2が立
ち上がるときに制御信号A-1が立ち下がる。
b-1,b-2に対して、各ノードＡ，Ｂおよび各制御信号A-
1,A-2,B-1,B-2のタイミングは９０゜進んでいる。その
ため、制御信号a-2が立ち下がるときに制御信号A-1が立
ち上がり、制御信号a-1が立ち下がるときに制御信号A-2
が立ち上がり、制御信号a-1が立ち上がるときに制御信
号B-2が立ち下がり、制御信号a-2が立ち上がるときに制
御信号B-1が立ち下がり、制御信号b-2が立ち下がるとき
に制御信号B-1が立ち上がり、制御信号b-1が立ち下がる
ときに制御信号B-2が立ち上がり、制御信号b-1が立ち上
がるときに制御信号A-2が立ち下がり、制御信号b-2が立
ち上がるときに制御信号A-1が立ち下がる。
【００５４】各ドライバ２２−１，２２−２をそれぞれ
構成する各ドライバ２５，２６はトライステート型であ
る。そして、制御信号a-1がハイレベル、制御信号a-2が
ローレベルとなって、ドライバ２２−１の各トランジス
タDP１，DN１が共にオフし、ノードａがハイインピーダ
ンスとなる期間ｔ１，ｔ２が設けられている。また、制
御信号b-1がハイレベル、制御信号b-2がローレベルとな
って、ドライバ２２−１の各トランジスタDP２，DN２が
共にオフし、ノードｂがハイインピーダンスとなる期間
ｔ３，ｔ４が設けられている。
構成する各ドライバ２５，２６はトライステート型であ
る。そして、制御信号a-1がハイレベル、制御信号a-2が
ローレベルとなって、ドライバ２２−１の各トランジス
タDP１，DN１が共にオフし、ノードａがハイインピーダ
ンスとなる期間ｔ１，ｔ２が設けられている。また、制
御信号b-1がハイレベル、制御信号b-2がローレベルとな
って、ドライバ２２−１の各トランジスタDP２，DN２が
共にオフし、ノードｂがハイインピーダンスとなる期間
ｔ３，ｔ４が設けられている。
【００５５】同様に、制御信号A-1がハイレベル、制御
信号A-2がローレベルとなって、ドライバ２２−２の各
トランジスタDP１，DN１が共にオフし、ノードＡがハイ
インピーダンスとなる期間ｔ５，ｔ６が設けられてい
る。また、制御信号B-1がハイレベル、制御信号B-2がロ
ーレベルとなって、ドライバ２２−２の各トランジスタ
DP２，DN２が共にオフし、ノードＢがハイインピーダン
スとなる期間ｔ７，ｔ８が設けられている。
信号A-2がローレベルとなって、ドライバ２２−２の各
トランジスタDP１，DN１が共にオフし、ノードＡがハイ
インピーダンスとなる期間ｔ５，ｔ６が設けられてい
る。また、制御信号B-1がハイレベル、制御信号B-2がロ
ーレベルとなって、ドライバ２２−２の各トランジスタ
DP２，DN２が共にオフし、ノードＢがハイインピーダン
スとなる期間ｔ７，ｔ８が設けられている。
【００５６】ここで、各制御信号a-1,a-2,b-1,b-2に対
して各制御信号A-1,A-2,B-1,B-2のタイミングは９０゜
進んでいるため、期間ｔ１とｔ６、期間ｔ２とｔ７、期
間ｔ３とｔ８、期間ｔ４とｔ５はそれぞれ合致してい
る。そして、制御信号a-2が立ち下がってから制御信号a
-1が立ち下がるまでの期間ｔ１（制御信号A-1が立ち上
がってから制御信号A-2が立ち上がるまでの期間ｔ
６）、制御信号Ｓ１はハイレベルになりトランジスタＩ
１がオンするため、各ノードａ，Ａが接続される。
して各制御信号A-1,A-2,B-1,B-2のタイミングは９０゜
進んでいるため、期間ｔ１とｔ６、期間ｔ２とｔ７、期
間ｔ３とｔ８、期間ｔ４とｔ５はそれぞれ合致してい
る。そして、制御信号a-2が立ち下がってから制御信号a
-1が立ち下がるまでの期間ｔ１（制御信号A-1が立ち上
がってから制御信号A-2が立ち上がるまでの期間ｔ
６）、制御信号Ｓ１はハイレベルになりトランジスタＩ
１がオンするため、各ノードａ，Ａが接続される。
【００５７】そのため、ノードａに接続されているチャ
ージポンプ列２３−１の偶数番目のキャパシタＣ２，Ｃ
４…Ｃ2mと、ノードＡに接続されているチャージポンプ
列２３−２の偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mと
が、オンしたトランジスタＩ１を介して接続される。そ
の結果、ノードＡに接続されているキャパシタに蓄積さ
れている電荷が、オンしたトランジスタＩ１を介して、
ノードａに接続されているキャパシタに移動して蓄積さ
れる。尚、この期間ｔ１，ｔ６が過ぎて、ノードａがハ
イレベルになると（ノードＡがローレベルになると）、
ノードａに接続されているキャパシタは正のカップリン
グを受け、ノードＡに接続されているキャパシタは負の
カップリングを受ける。
ージポンプ列２３−１の偶数番目のキャパシタＣ２，Ｃ
４…Ｃ2mと、ノードＡに接続されているチャージポンプ
列２３−２の偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mと
が、オンしたトランジスタＩ１を介して接続される。そ
の結果、ノードＡに接続されているキャパシタに蓄積さ
れている電荷が、オンしたトランジスタＩ１を介して、
ノードａに接続されているキャパシタに移動して蓄積さ
れる。尚、この期間ｔ１，ｔ６が過ぎて、ノードａがハ
イレベルになると（ノードＡがローレベルになると）、
ノードａに接続されているキャパシタは正のカップリン
グを受け、ノードＡに接続されているキャパシタは負の
カップリングを受ける。
【００５８】また、制御信号a-1が立ち上がってから制
御信号a-2が立ち上がるまでの期間ｔ２（制御信号B-2が
立ち下がってから制御信号B-1が立ち下がるまでの期間
ｔ７）、制御信号Ｓ２はハイレベルになりトランジスタ
Ｉ２がオンするため、各ノードａ，Ｂが接続される。
御信号a-2が立ち上がるまでの期間ｔ２（制御信号B-2が
立ち下がってから制御信号B-1が立ち下がるまでの期間
ｔ７）、制御信号Ｓ２はハイレベルになりトランジスタ
Ｉ２がオンするため、各ノードａ，Ｂが接続される。
【００５９】そのため、ノードａに接続されているチャ
ージポンプ列２３−１の偶数番目のキャパシタＣ２，Ｃ
４…Ｃ2mと、ノードＢに接続されているチャージポンプ
列２３−２の奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1
とが、オンしたトランジスタＩ２を介して接続される。
その結果、ノードａに接続されているキャパシタに蓄積
されている電荷が、オンしたトランジスタＩ２を介し
て、ノードＢに接続されているキャパシタに移動して蓄
積される。尚、この期間ｔ２，ｔ７が過ぎて、ノードＢ
がハイレベルになると（ノードａがローレベルになる
と）、ノードＢに接続されているキャパシタは正のカッ
プリングを受け、ノードａに接続されているキャパシタ
は負のカップリングを受ける。
ージポンプ列２３−１の偶数番目のキャパシタＣ２，Ｃ
４…Ｃ2mと、ノードＢに接続されているチャージポンプ
列２３−２の奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1
とが、オンしたトランジスタＩ２を介して接続される。
その結果、ノードａに接続されているキャパシタに蓄積
されている電荷が、オンしたトランジスタＩ２を介し
て、ノードＢに接続されているキャパシタに移動して蓄
積される。尚、この期間ｔ２，ｔ７が過ぎて、ノードＢ
がハイレベルになると（ノードａがローレベルになる
と）、ノードＢに接続されているキャパシタは正のカッ
プリングを受け、ノードａに接続されているキャパシタ
は負のカップリングを受ける。
【００６０】同様に、制御信号b-2が立ち下がってから
制御信号b-1が立ち下がるまでの期間ｔ３（制御信号B-1
が立ち上がってから制御信号B-2が立ち上がるまでの期
間ｔ８）、制御信号Ｓ４はハイレベルになりトランジス
タＩ４がオンするため、各ノードｂ，Ｂが接続される。
制御信号b-1が立ち下がるまでの期間ｔ３（制御信号B-1
が立ち上がってから制御信号B-2が立ち上がるまでの期
間ｔ８）、制御信号Ｓ４はハイレベルになりトランジス
タＩ４がオンするため、各ノードｂ，Ｂが接続される。
【００６１】そのため、ノードｂに接続されているチャ
ージポンプ列２３−１の奇数番目のキャパシタＣ１，Ｃ
３…Ｃ2m+1と、ノードＢに接続されているチャージポン
プ列２３−２の奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m
+1とが、オンしたトランジスタＩ４を介して接続され
る。その結果、ノードＢに接続されているキャパシタに
蓄積されている電荷が、オンしたトランジスタＩ４を介
して、ノードｂに接続されているキャパシタに移動して
蓄積される。尚、この期間ｔ３，ｔ８が過ぎて、ノード
ｂがハイレベルになると（ノードＢがローレベルになる
と）、ノードｂに接続されているキャパシタは正のカッ
プリングを受け、ノードＢに接続されているキャパシタ
は負のカップリングを受ける。
ージポンプ列２３−１の奇数番目のキャパシタＣ１，Ｃ
３…Ｃ2m+1と、ノードＢに接続されているチャージポン
プ列２３−２の奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m
+1とが、オンしたトランジスタＩ４を介して接続され
る。その結果、ノードＢに接続されているキャパシタに
蓄積されている電荷が、オンしたトランジスタＩ４を介
して、ノードｂに接続されているキャパシタに移動して
蓄積される。尚、この期間ｔ３，ｔ８が過ぎて、ノード
ｂがハイレベルになると（ノードＢがローレベルになる
と）、ノードｂに接続されているキャパシタは正のカッ
プリングを受け、ノードＢに接続されているキャパシタ
は負のカップリングを受ける。
【００６２】また、制御信号b-1が立ち上がってから制
御信号b-2が立ち上がるまでの期間ｔ４（制御信号A-2が
立ち下がってから制御信号A-1が立ち下がるまでの期間
ｔ５）、制御信号Ｓ３はハイレベルになりトランジスタ
Ｉ３がオンするため、各ノードｂ，Ａが接続される。
御信号b-2が立ち上がるまでの期間ｔ４（制御信号A-2が
立ち下がってから制御信号A-1が立ち下がるまでの期間
ｔ５）、制御信号Ｓ３はハイレベルになりトランジスタ
Ｉ３がオンするため、各ノードｂ，Ａが接続される。
【００６３】そのため、ノードｂに接続されているチャ
ージポンプ列２３−１の奇数番目のキャパシタＣ１，Ｃ
３…Ｃ2m+1と、ノードＡに接続されているチャージポン
プ列２３−２の偶数番目のキャパシタＣ２，Ｃ４…Ｃ2m
とが、オンしたトランジスタＩ３を介して接続される。
その結果、ノードｂに接続されているキャパシタに蓄積
されている電荷が、オンしたトランジスタＩ３を介し
て、ノードＡに接続されているキャパシタに移動して蓄
積される。尚、この期間ｔ４，ｔ５が過ぎて、ノードＡ
がハイレベルになると（ノードｂがローレベルになる
と）、ノードＡに接続されているキャパシタは正のカッ
プリングを受け、ノードｂに接続されているキャパシタ
は負のカップリングを受ける。
ージポンプ列２３−１の奇数番目のキャパシタＣ１，Ｃ
３…Ｃ2m+1と、ノードＡに接続されているチャージポン
プ列２３−２の偶数番目のキャパシタＣ２，Ｃ４…Ｃ2m
とが、オンしたトランジスタＩ３を介して接続される。
その結果、ノードｂに接続されているキャパシタに蓄積
されている電荷が、オンしたトランジスタＩ３を介し
て、ノードＡに接続されているキャパシタに移動して蓄
積される。尚、この期間ｔ４，ｔ５が過ぎて、ノードＡ
がハイレベルになると（ノードｂがローレベルになる
と）、ノードＡに接続されているキャパシタは正のカッ
プリングを受け、ノードｂに接続されているキャパシタ
は負のカップリングを受ける。
【００６４】このように、図２に示すタイミングチャー
トでは、まず、ノードＡに接続されているキャパシタの
放電電流によってノードａに接続されているキャパシタ
を充電し、次に、ノードａに接続されているキャパシタ
の放電電流によってノードＢに接続されているキャパシ
タを充電し、続いて、ノードＢに接続されているキャパ
シタの放電電流によってノードｂに接続されているキャ
パシタを充電し、次に、ノードｂに接続されているキャ
パシタの放電電流によってノードＡに接続されているキ
ャパシタを充電する。そして、この動作を繰り返し行
う。以上詳述したように、本第１実施形態においては、
ドライバ２２−１，２２−２によってノードａ，ｂ，
Ａ，Ｂを駆動してハイレベルにすることにより、そのハ
イレベルになったノードに接続された各キャパシタが正
のカップリングを受ける。また、ドライバ２２−１，２
２−２によってノードａ，ｂ，Ａ，Ｂを駆動してローレ
ベルにすることにより、そのローレベルになったノード
に接続された各キャパシタが負のカップリングを受け
る。そして、ドライバ２２−１，２２−２がノードａ，
ｂ，Ａ，Ｂをハイレベルまたはローレベルに駆動する前
に、ノードａ，ｂ，Ａ，Ｂがハイインピーダンスとなっ
ている期間ｔ１〜ｔ８にイコライザ２のトランジスタＩ
１〜Ｉ４をオンすることにより、そのオンしたトランジ
スタＩ１〜Ｉ４を介して、チャージポンプ列２３−１の
各キャパシタとチャージポンプ列２３−２の各キャパシ
タとの間でキャパシタンスカップリングによるイコライ
ズが行われる。その結果、次に負のカップリングを受け
る各キャパシタの放電電流により、次に正のカップリン
グを受ける各キャパシタが充電される。
トでは、まず、ノードＡに接続されているキャパシタの
放電電流によってノードａに接続されているキャパシタ
を充電し、次に、ノードａに接続されているキャパシタ
の放電電流によってノードＢに接続されているキャパシ
タを充電し、続いて、ノードＢに接続されているキャパ
シタの放電電流によってノードｂに接続されているキャ
パシタを充電し、次に、ノードｂに接続されているキャ
パシタの放電電流によってノードＡに接続されているキ
ャパシタを充電する。そして、この動作を繰り返し行
う。以上詳述したように、本第１実施形態においては、
ドライバ２２−１，２２−２によってノードａ，ｂ，
Ａ，Ｂを駆動してハイレベルにすることにより、そのハ
イレベルになったノードに接続された各キャパシタが正
のカップリングを受ける。また、ドライバ２２−１，２
２−２によってノードａ，ｂ，Ａ，Ｂを駆動してローレ
ベルにすることにより、そのローレベルになったノード
に接続された各キャパシタが負のカップリングを受け
る。そして、ドライバ２２−１，２２−２がノードａ，
ｂ，Ａ，Ｂをハイレベルまたはローレベルに駆動する前
に、ノードａ，ｂ，Ａ，Ｂがハイインピーダンスとなっ
ている期間ｔ１〜ｔ８にイコライザ２のトランジスタＩ
１〜Ｉ４をオンすることにより、そのオンしたトランジ
スタＩ１〜Ｉ４を介して、チャージポンプ列２３−１の
各キャパシタとチャージポンプ列２３−２の各キャパシ
タとの間でキャパシタンスカップリングによるイコライ
ズが行われる。その結果、次に負のカップリングを受け
る各キャパシタの放電電流により、次に正のカップリン
グを受ける各キャパシタが充電される。
【００６５】つまり、本第１実施形態では、イコライザ
２によりチャージポンプ列２３−１の各キャパシタとチ
ャージポンプ列２３−２の各キャパシタとの間でキャパ
シタンスカップリングを行った後に、ドライバ２２−
１，２２−２により各チャージポンプ列２３−１，２３
−２内の各キャパシタがカップリングを受けるようにし
ている。
２によりチャージポンプ列２３−１の各キャパシタとチ
ャージポンプ列２３−２の各キャパシタとの間でキャパ
シタンスカップリングを行った後に、ドライバ２２−
１，２２−２により各チャージポンプ列２３−１，２３
−２内の各キャパシタがカップリングを受けるようにし
ている。
【００６６】それに対して、従来のチャージポンプ式昇
圧回路２１では、ドライバ２２によりチャージポンプ列
２３内の各キャパシタだけがカップリングを受けるよう
にしている。そして、偶数番目のキャパシタＣ２，Ｃ４
…Ｃ2mの放電電流はノードａからトランジスタDN１を介
してグランドに流れ、奇数番目のキャパシタＣ１，Ｃ３
…Ｃ2m+1の放電電流はノードｂからトランジスタDN２を
介してグランドに流れる。つまり、従来のチャージポン
プ式昇圧回路２１では、各キャパシタＣ１〜Ｃｎの放電
電流をグランドに無駄に捨てていることになる。
圧回路２１では、ドライバ２２によりチャージポンプ列
２３内の各キャパシタだけがカップリングを受けるよう
にしている。そして、偶数番目のキャパシタＣ２，Ｃ４
…Ｃ2mの放電電流はノードａからトランジスタDN１を介
してグランドに流れ、奇数番目のキャパシタＣ１，Ｃ３
…Ｃ2m+1の放電電流はノードｂからトランジスタDN２を
介してグランドに流れる。つまり、従来のチャージポン
プ式昇圧回路２１では、各キャパシタＣ１〜Ｃｎの放電
電流をグランドに無駄に捨てていることになる。
【００６７】しかし、本第１実施形態では、２組のチャ
ージポンプ列２３−１，２３−２およびイコライザを設
けることにより、一方のチャージポンプ列のキャパシタ
の放電電流を他方のチャージポンプ列のキャパシタの充
電電流に流用することで、従来のチャージポンプ式昇圧
回路２１で無駄に捨てていたキャパシタの放電電流を有
効に活用しているわけである。
ージポンプ列２３−１，２３−２およびイコライザを設
けることにより、一方のチャージポンプ列のキャパシタ
の放電電流を他方のチャージポンプ列のキャパシタの充
電電流に流用することで、従来のチャージポンプ式昇圧
回路２１で無駄に捨てていたキャパシタの放電電流を有
効に活用しているわけである。
【００６８】従って、本第１実施形態のチャージポンプ
式昇圧回路１によれば、各チャージポンプ列２３−１，
２３−２に接続されているキャパシタの充放電電流の総
和を、従来のチャージポンプ式昇圧回路２１の半分にす
ることができる。そのため、本第１実施形態によれば、
電源電圧ＶDDの低電圧化に伴って、各チャージポンプ列
２３−１，２３−２の段数ｎを増やした場合でも、各キ
ャパシタＣ１〜Ｃｎの充放電電流の増加を抑えることが
可能になることから、消費電力を低減することができ
る。
式昇圧回路１によれば、各チャージポンプ列２３−１，
２３−２に接続されているキャパシタの充放電電流の総
和を、従来のチャージポンプ式昇圧回路２１の半分にす
ることができる。そのため、本第１実施形態によれば、
電源電圧ＶDDの低電圧化に伴って、各チャージポンプ列
２３−１，２３−２の段数ｎを増やした場合でも、各キ
ャパシタＣ１〜Ｃｎの充放電電流の増加を抑えることが
可能になることから、消費電力を低減することができ
る。
【００６９】また、図２から明らかなように、ノードａ
とノードＡの位相を９０゜ずらし、且つ、ノードｂとノ
ードＢの位相を９０゜ずらしている。従って、各チャー
ジポンプ列２３−１，２３−２のそれぞれの充放電電流
および出力電流（各チャージポンプ列２３−１，２３−
２の出力端子（トランジスタＴｎのドレイン）から流れ
る電流）のピーク値がずれるため、出力電圧HVOUTを安
定化することができる。
とノードＡの位相を９０゜ずらし、且つ、ノードｂとノ
ードＢの位相を９０゜ずらしている。従って、各チャー
ジポンプ列２３−１，２３−２のそれぞれの充放電電流
および出力電流（各チャージポンプ列２３−１，２３−
２の出力端子（トランジスタＴｎのドレイン）から流れ
る電流）のピーク値がずれるため、出力電圧HVOUTを安
定化することができる。
【００７０】（第２実施形態）次に、本発明を具体化し
た第２実施形態を図面と共に説明する。尚、本第２実施
形態において、図７に示した従来の形態および図１に示
した第１実施形態と同じ構成部材については符号を等し
くしてその詳細な説明を省略する。
た第２実施形態を図面と共に説明する。尚、本第２実施
形態において、図７に示した従来の形態および図１に示
した第１実施形態と同じ構成部材については符号を等し
くしてその詳細な説明を省略する。
【００７１】図３に、本第２実施形態のチャージポンプ
式昇圧回路を示す。マイナス電位の昇圧電圧を得るため
のチャージポンプ式昇圧回路１０１は、従来のチャージ
ポンプ式昇圧回路２０１から制御回路２４を除く同一構
成の２組のチャージポンプ式昇圧回路，イコライザ２，
制御回路３から構成されている。尚、グランド電位を負
の方向に昇圧する原理はチャージポンプ式昇圧回路２０
１と同じであるため、説明を省略する。
式昇圧回路を示す。マイナス電位の昇圧電圧を得るため
のチャージポンプ式昇圧回路１０１は、従来のチャージ
ポンプ式昇圧回路２０１から制御回路２４を除く同一構
成の２組のチャージポンプ式昇圧回路，イコライザ２，
制御回路３から構成されている。尚、グランド電位を負
の方向に昇圧する原理はチャージポンプ式昇圧回路２０
１と同じであるため、説明を省略する。
【００７２】次に、チャージポンプ式昇圧回路１０１の
動作について説明する。図４に、各ノードａ，ｂおよび
各制御信号a-1,a-2,b-1,b-2の１サイクル分および、そ
れに対応する各ノードＡ，Ｂおよび各制御信号A-1,A-2,
B-1,B-2，Ｓ１〜Ｓ４のタイミングチャートを示す。
動作について説明する。図４に、各ノードａ，ｂおよび
各制御信号a-1,a-2,b-1,b-2の１サイクル分および、そ
れに対応する各ノードＡ，Ｂおよび各制御信号A-1,A-2,
B-1,B-2，Ｓ１〜Ｓ４のタイミングチャートを示す。
【００７３】各ノードａ，ｂおよび各制御信号a-1,a-2,
b-1,b-2に対して、各ノードＡ，Ｂおよび各制御信号A-
1,A-2,B-1,B-2のタイミングは９０゜進んでいる。その
ため、制御信号a-1が立ち上がるときに制御信号A-2が立
ち下がり、制御信号a-2が立ち上がるときに制御信号A-1
が立ち下がり、制御信号a-2が立ち下がるときに制御信
号B-1が立ち上がり、制御信号a-1が立ち下がるときに制
御信号B-2が立ち上がり、制御信号b-1が立ち上がるとき
に制御信号B-2が立ち下がり、制御信号b-2が立ち上がる
ときに制御信号B-1が立ち下がり、制御信号b-2が立ち下
がるときに制御信号A-1が立ち上がり、制御信号b-1が立
ち下がるときに制御信号A-2が立ち上がる。
b-1,b-2に対して、各ノードＡ，Ｂおよび各制御信号A-
1,A-2,B-1,B-2のタイミングは９０゜進んでいる。その
ため、制御信号a-1が立ち上がるときに制御信号A-2が立
ち下がり、制御信号a-2が立ち上がるときに制御信号A-1
が立ち下がり、制御信号a-2が立ち下がるときに制御信
号B-1が立ち上がり、制御信号a-1が立ち下がるときに制
御信号B-2が立ち上がり、制御信号b-1が立ち上がるとき
に制御信号B-2が立ち下がり、制御信号b-2が立ち上がる
ときに制御信号B-1が立ち下がり、制御信号b-2が立ち下
がるときに制御信号A-1が立ち上がり、制御信号b-1が立
ち下がるときに制御信号A-2が立ち上がる。
【００７４】尚、各期間ｔ１〜ｔ８および各制御信号Ｓ
１〜Ｓ４の関係については、第１実施形態と同じであ
る。従って、本第２実施形態のチャージポンプ式昇圧回
路１０１によれば、第１実施形態のチャージポンプ式昇
圧回路１と同様の作用により、各チャージポンプ列２３
−１，２３−２に接続されているキャパシタの充放電電
流の総和を、従来のチャージポンプ式昇圧回路２０１の
半分にすることができる。そのため、本第２実施形態に
よれば、各チャージポンプ列２３−１，２３−２の段数
ｎを増やした場合でも、各キャパシタＣ１〜Ｃｎの充放
電電流の増加を抑えることが可能になることから、消費
電力を低減することができる。
１〜Ｓ４の関係については、第１実施形態と同じであ
る。従って、本第２実施形態のチャージポンプ式昇圧回
路１０１によれば、第１実施形態のチャージポンプ式昇
圧回路１と同様の作用により、各チャージポンプ列２３
−１，２３−２に接続されているキャパシタの充放電電
流の総和を、従来のチャージポンプ式昇圧回路２０１の
半分にすることができる。そのため、本第２実施形態に
よれば、各チャージポンプ列２３−１，２３−２の段数
ｎを増やした場合でも、各キャパシタＣ１〜Ｃｎの充放
電電流の増加を抑えることが可能になることから、消費
電力を低減することができる。
【００７５】ところで、上記各実施形態においては、説
明を分かりやすくするために、「正のカップリング」
「負のカップリング」という表現を用いたが、上記実施
形態における動作の記述からも明らかなように、これは
必ずしもプラス電位またはマイナス電位を意味するもの
ではなく、相対的に電位の高い方を「正」、電位の低い
方を「負」と表現しているに過ぎない。
明を分かりやすくするために、「正のカップリング」
「負のカップリング」という表現を用いたが、上記実施
形態における動作の記述からも明らかなように、これは
必ずしもプラス電位またはマイナス電位を意味するもの
ではなく、相対的に電位の高い方を「正」、電位の低い
方を「負」と表現しているに過ぎない。
【００７６】尚、本発明は上記各実施形態に限定される
ものではなく、以下のように変更してもよく、その場合
でも、上記各実施形態と同様の作用および効果を得るこ
とができる。 （１）上記各実施形態では２組のチャージポンプ式昇圧
回路２１−１，２１−２を設けるようにしたが、同一構
成のチャージポンプ式昇圧回路を３つ以上設けるように
してもよい。
ものではなく、以下のように変更してもよく、その場合
でも、上記各実施形態と同様の作用および効果を得るこ
とができる。 （１）上記各実施形態では２組のチャージポンプ式昇圧
回路２１−１，２１−２を設けるようにしたが、同一構
成のチャージポンプ式昇圧回路を３つ以上設けるように
してもよい。
【００７７】（２）各キャパシタＣ１〜Ｃｎは、ＭＯＳ
キャパシタに限らず、半導体基板上に形成された２層の
高濃度不純物領域層の間に誘電体層となる低濃度不純物
領域層が配置された構造のキャパシタや、２枚の電極の
間に誘電体層が配置された構造のキャパシタなど、どの
ような構造としてもよい。
キャパシタに限らず、半導体基板上に形成された２層の
高濃度不純物領域層の間に誘電体層となる低濃度不純物
領域層が配置された構造のキャパシタや、２枚の電極の
間に誘電体層が配置された構造のキャパシタなど、どの
ような構造としてもよい。
【００７８】（３）各トランジスタTD２〜TDｎは、昇圧
速度を速くすると同時に、α×ＶDDが小さい場合に昇圧
効率を向上させる機能を有する。そのため、初期の昇圧
速度が十分に速く、α×ＶDDが十分に大きい場合には、
各トランジスタTD２〜TDｎを省いてもよい。また、各ト
ランジスタTD２〜TDｍを残し、その他のトランジスタTD
m+1〜TDｎを省く場合、残すトランジスタTD２〜TDｍの
数を変更することにより、昇圧動作の初期の昇圧速度と
昇圧効率とを調整することができる。
速度を速くすると同時に、α×ＶDDが小さい場合に昇圧
効率を向上させる機能を有する。そのため、初期の昇圧
速度が十分に速く、α×ＶDDが十分に大きい場合には、
各トランジスタTD２〜TDｎを省いてもよい。また、各ト
ランジスタTD２〜TDｍを残し、その他のトランジスタTD
m+1〜TDｎを省く場合、残すトランジスタTD２〜TDｍの
数を変更することにより、昇圧動作の初期の昇圧速度と
昇圧効率とを調整することができる。
【００７９】（４）上記各実施形態では各トランジスタ
Ｔ１〜Ｔｎ，TD１〜TDｎをダイオード接続するようにし
たが、各トランジスタＴ１〜Ｔｎ，TD１〜TDｎはＰＮ接
合構造のダイオードに置き換えてもよい。 （５）各トランジスタＩ１〜Ｉ４は、ＮＭＯＳトランジ
スタに限らず、ＰＭＯＳトランジスタやバイポーラトラ
ンジスタなど、どのようなスイッチング素子によって構
成してもよい。
Ｔ１〜Ｔｎ，TD１〜TDｎをダイオード接続するようにし
たが、各トランジスタＴ１〜Ｔｎ，TD１〜TDｎはＰＮ接
合構造のダイオードに置き換えてもよい。 （５）各トランジスタＩ１〜Ｉ４は、ＮＭＯＳトランジ
スタに限らず、ＰＭＯＳトランジスタやバイポーラトラ
ンジスタなど、どのようなスイッチング素子によって構
成してもよい。
【００８０】（６）上記各実施形態では、ノードａとノ
ードＡの位相を９０゜ずらし、且つ、ノードｂとノード
Ｂの位相を９０゜ずらしているが、この位相のずれは９
０゜に限らず適宜な角度に設定してもよい。
ードＡの位相を９０゜ずらし、且つ、ノードｂとノード
Ｂの位相を９０゜ずらしているが、この位相のずれは９
０゜に限らず適宜な角度に設定してもよい。
【図１】本発明を具体化した第１実施形態の回路図。
【図２】第１実施形態の動作を説明するためのタイミン
グチャート。
グチャート。
【図３】本発明を具体化した第２実施形態の回路図。
【図４】第２実施形態の動作を説明するためのタイミン
グチャート。
グチャート。
【図５】プラス電位の昇圧電圧を得るための従来のチャ
ージポンプ式昇圧回路の回路図。
ージポンプ式昇圧回路の回路図。
【図６】図５に示すチャージポンプ式昇圧回路の動作を
説明するためのタイミングチャート。
説明するためのタイミングチャート。
【図７】マイナス電位の昇圧電圧を得るための従来のチ
ャージポンプ式昇圧回路の回路図。
ャージポンプ式昇圧回路の回路図。
【図８】図７に示すチャージポンプ式昇圧回路の動作を
説明するためのタイミングチャート。
説明するためのタイミングチャート。
【符号の説明】 １，２１，１０１，２０１，２１−１，２１−２…チャ
ージポンプ式昇圧回路 ２…イコライザ ３…制御回路 ２２，２５，２６…ドライバ ２２−１…第１ドライバ ２２−２…第２ドライバ ２３…チャージポンプ列 ２３−１…第１チャージポンプ列 ２３−２…第２チャージポンプ列 Ｃ１〜Ｃｎ…キャパシタ Ｔ１〜Ｔｎ，TD１〜TDｎ…ＭＯＳトランジスタ Ｉ１〜Ｉ４…ＮＭＯＳトランジスタ ＶDD…電源
ージポンプ式昇圧回路 ２…イコライザ ３…制御回路 ２２，２５，２６…ドライバ ２２−１…第１ドライバ ２２−２…第２ドライバ ２３…チャージポンプ列 ２３−１…第１チャージポンプ列 ２３−２…第２チャージポンプ列 Ｃ１〜Ｃｎ…キャパシタ Ｔ１〜Ｔｎ，TD１〜TDｎ…ＭＯＳトランジスタ Ｉ１〜Ｉ４…ＮＭＯＳトランジスタ ＶDD…電源
Claims (7)
- 【請求項１】 キャパシタと当該キャパシタの電荷を次
段に転送するスイッチング素子とが複数段直列に接続さ
れたチャージポンプ列であって、そのチャージポンプ列
は第１キャパシタ群と第２キャパシタ群とを含むこと
と、 前記第１キャパシタ群の各キャパシタにカップリングを
受けさせる第１ドライバと、 前記第２キャパシタ群の各キャパシタにカップリングを
受けさせる第２ドライバと、 前記第１キャパシタ群と前記第２キャパシタ群との間で
キャパシタンスカップリングを行わせるイコライザと、 前記ドライバおよび前記イコライザの動作を制御する制
御手段とを備えたチャージポンプ式昇圧回路であって、 前記制御手段は、前記第１キャパシタ群が第１電位とな
っており、且つ、前記第２キャパシタ群が前記第１電位
よりも低い第２電位となっているとき、前記イコライザ
によりキャパシタンスカップリングを行わせ、それによ
り生じる前記第１キャパシタ群の放電電流により前記第
２キャパシタ群を充電した後に、前記第１ドライバによ
り前記カップリングを受けさせると共に、前記第２ドラ
イバにより前記カップリングを受けさせることを特徴と
するチャージポンプ式昇圧回路。 - 【請求項２】 キャパシタと当該キャパシタの電荷を次
段に転送するスイッチング素子とが複数段直列に接続さ
れた第１チャージポンプ列と、 キャパシタと当該キャパシタの電荷を次段に転送するス
イッチング素子とが複数段直列に接続された第２チャー
ジポンプ列と、 前記第１チャージポンプ列の各キャパシタにカップリン
グを受けさせる第１ドライバと、 前記第２チャージポンプ列の各キャパシタにカップリン
グを受けさせる第２ドライバと、 前記第１チャージポンプ列の各キャパシタと前記第２チ
ャージポンプ列の各キャパシタとの間でキャパシタンス
カップリングを行わせるイコライザと、 前記ドライバおよび前記イコライザの動作を制御する制
御手段とを備えたチャージポンプ式昇圧回路であって、 前記制御手段は、前記第１チャージポンプ列の各キャパ
シタが第１電位となっており、且つ、前記第２チャージ
ポンプ列の各キャパシタが前記第１電位よりも低い第２
電位となっているとき、前記イコライザによりキャパシ
タンスカップリングを行わせ、それにより生じる前記第
１チャージポンプ列の各キャパシタの放電電流により前
記第２チャージポンプ列の各キャパシタを充電した後
に、前記第１ドライバにより前記カップリングを受けさ
せると共に、前記第２ドライバにより前記カップリング
を受けさせることを特徴とするチャージポンプ式昇圧回
路。 - 【請求項３】 請求項１または請求項２に記載のチャー
ジポンプ式昇圧回路において、 前記チャージポンプ列は電源に接続され、 前記ドライバは前記カップリングを受けさせることによ
り、前記スイッチング素子を介して前記チャージポンプ
列の前記電源とは反対側の出力端子へ正の電荷を移動さ
せ、前記チャージポンプ列の出力端子の電位を前記電源
の電位よりも上昇させることを特徴とするチャージポン
プ式昇圧回路。 - 【請求項４】 請求項１または請求項２に記載のチャー
ジポンプ式昇圧回路において、 前記チャージポンプ列は電源に接続され、 前記ドライバは前記カップリングを受けさせることによ
り、前記スイッチング素子を介して前記チャージポンプ
列の前記電源とは反対側の出力端子へ負の電荷を移動さ
せ、前記チャージポンプ列の出力端子の電位をグランド
電位よりも下降させることを特徴とするチャージポンプ
式昇圧回路。 - 【請求項５】 請求項３に記載のチャージポンプ式昇圧
回路において、 前記チャージポンプ列の各キャパシタに対して正の電荷
を供給する電荷供給手段を備えたことを特徴とするチャ
ージポンプ式昇圧回路。 - 【請求項６】 請求項４に記載のチャージポンプ式昇圧
回路において、 前記チャージポンプ列の各キャパシタに対して負の電荷
を供給する電荷供給手段を備えたことを特徴とするチャ
ージポンプ式昇圧回路。 - 【請求項７】 請求項１〜６のいずれか１項に記載のチ
ャージポンプ式昇圧回路において、 前記第１ドライバによる前記カップリングを受けさせる
動作と、前記第２ドライバによる前記カップリングを受
けさせる動作とを、同時には行わないことを特徴とする
チャージポンプ式昇圧回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2423099A JP3540652B2 (ja) | 1998-04-10 | 1999-02-01 | チャージポンプ式昇圧回路 |
| US09/288,306 US6097161A (en) | 1998-04-10 | 1999-04-08 | Charge pump type booster circuit |
| EP99302746A EP0949750A3 (en) | 1998-04-10 | 1999-04-08 | Charge pump type booster circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-99334 | 1998-04-10 | ||
| JP9933498 | 1998-04-10 | ||
| JP2423099A JP3540652B2 (ja) | 1998-04-10 | 1999-02-01 | チャージポンプ式昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11353888A true JPH11353888A (ja) | 1999-12-24 |
| JP3540652B2 JP3540652B2 (ja) | 2004-07-07 |
Family
ID=26361723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2423099A Expired - Lifetime JP3540652B2 (ja) | 1998-04-10 | 1999-02-01 | チャージポンプ式昇圧回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6097161A (ja) |
| EP (1) | EP0949750A3 (ja) |
| JP (1) | JP3540652B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100407562C (zh) * | 2003-06-19 | 2008-07-30 | 精工爱普生株式会社 | 升压电路、半导体装置及显示装置 |
| JP2015186293A (ja) * | 2014-03-20 | 2015-10-22 | セイコーエプソン株式会社 | 駆動回路、集積回路装置及びチャージポンプ回路の制御方法 |
| JP2015186375A (ja) * | 2014-03-25 | 2015-10-22 | セイコーエプソン株式会社 | 駆動回路、集積回路装置及びチャージポンプ回路の制御方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10017920A1 (de) * | 2000-04-11 | 2001-10-25 | Infineon Technologies Ag | Ladungspumpenanordnung |
| US6621326B1 (en) * | 2000-10-26 | 2003-09-16 | Altera Corporation | P-channel negative pumps |
| US6404273B1 (en) * | 2000-10-26 | 2002-06-11 | Stmicroelectronics S.R.L. | Voltage booster with a low output resistance |
| US6967523B2 (en) * | 2000-11-21 | 2005-11-22 | Mosaid Technologies Incorporated | Cascaded charge pump power supply with different gate oxide thickness transistors |
| US6518829B2 (en) * | 2000-12-04 | 2003-02-11 | United Memories, Inc. | Driver timing and circuit technique for a low noise charge pump circuit |
| EP2287778B1 (en) * | 2001-02-12 | 2015-04-22 | Symbol Technologies, Inc. | Data symbol calibration in RFID tags |
| US6472915B1 (en) * | 2001-09-19 | 2002-10-29 | Cypress Semiconductor Corp. | Method for charge pump tri-state and power down/up sequence without disturbing the output filter |
| US6605984B2 (en) * | 2002-01-02 | 2003-08-12 | Intel Corporation | Charge pump ripple reduction |
| US6774707B1 (en) | 2002-01-14 | 2004-08-10 | Altera Corporation | Charge pump circuits and methods |
| US6717459B2 (en) * | 2002-02-21 | 2004-04-06 | Micron Technology, Inc. | Capacitor charge sharing charge pump |
| JP2004180364A (ja) * | 2002-11-25 | 2004-06-24 | Seiko Epson Corp | 電源回路 |
| JP2006203747A (ja) | 2005-01-24 | 2006-08-03 | Sanyo Electric Co Ltd | チャージポンプ回路 |
| KR100696958B1 (ko) * | 2005-04-29 | 2007-03-20 | 주식회사 하이닉스반도체 | 내부 전압 발생 회로 |
| US7808301B2 (en) * | 2007-07-26 | 2010-10-05 | Macronix International Co., Ltd. | Multiple-stage charge pump circuit with charge recycle circuit |
| TWI399128B (zh) * | 2008-10-31 | 2013-06-11 | Advanced Analog Technology Inc | 控制發光二極體之電荷泵驅動電路之方法及電路 |
| IT1396759B1 (it) * | 2009-09-18 | 2012-12-14 | St Microelectronics Rousset | Pompa di carica ad aggancio con circuito di equalizzazione |
| US9525338B2 (en) | 2015-03-16 | 2016-12-20 | International Business Machines Corporation | Voltage charge pump with segmented boost capacitors |
| US10135326B2 (en) * | 2015-09-29 | 2018-11-20 | Panasonic Intellectual Property Management Co., Ltd. | Power conversion device and power supply device in which same is used |
| AU2018395944A1 (en) * | 2017-12-26 | 2020-07-16 | Woodstream Corporation | Electronic rodent trap with voltage booster circuit for improved trap performance over the life of the battery |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2805210B2 (ja) * | 1989-06-09 | 1998-09-30 | 日本テキサス・インスツルメンツ株式会社 | 昇圧回路 |
| FR2696598B1 (fr) * | 1992-10-01 | 1994-11-04 | Sgs Thomson Microelectronics | Circuit élévateur de tension de type pompe de charge avec oscillateur bootstrapé. |
| US5422586A (en) * | 1993-09-10 | 1995-06-06 | Intel Corporation | Apparatus for a two phase bootstrap charge pump |
| DE69424764T2 (de) * | 1994-01-28 | 2000-11-16 | St Microelectronics Srl | Ladungspumpenschaltung |
| JP3244601B2 (ja) * | 1994-12-09 | 2002-01-07 | 富士通株式会社 | 半導体集積回路 |
| JP3167904B2 (ja) * | 1994-12-27 | 2001-05-21 | 日本鋼管株式会社 | 電圧昇圧回路 |
| US5677645A (en) * | 1995-05-08 | 1997-10-14 | Micron Technology, Inc. | Vccp pump for low voltage operation |
| KR0170511B1 (ko) * | 1995-11-09 | 1999-03-30 | 김광호 | 모스 트랜지스터 구동용 차지펌프회로 |
| US5907484A (en) * | 1996-04-25 | 1999-05-25 | Programmable Microelectronics Corp. | Charge pump |
| US5821701A (en) * | 1996-05-21 | 1998-10-13 | Teggatz; Ross | Boost regulator circuit with stoarge capacitor for reduced power consumption |
| EP0843402B1 (en) * | 1996-11-14 | 2002-02-27 | STMicroelectronics S.r.l. | BiCMOS negative charge pump |
| US6037622A (en) * | 1999-03-29 | 2000-03-14 | Winbond Electronics Corporation | Charge pump circuits for low supply voltages |
-
1999
- 1999-02-01 JP JP2423099A patent/JP3540652B2/ja not_active Expired - Lifetime
- 1999-04-08 US US09/288,306 patent/US6097161A/en not_active Expired - Lifetime
- 1999-04-08 EP EP99302746A patent/EP0949750A3/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100407562C (zh) * | 2003-06-19 | 2008-07-30 | 精工爱普生株式会社 | 升压电路、半导体装置及显示装置 |
| JP2015186293A (ja) * | 2014-03-20 | 2015-10-22 | セイコーエプソン株式会社 | 駆動回路、集積回路装置及びチャージポンプ回路の制御方法 |
| JP2015186375A (ja) * | 2014-03-25 | 2015-10-22 | セイコーエプソン株式会社 | 駆動回路、集積回路装置及びチャージポンプ回路の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0949750A3 (en) | 2002-05-02 |
| US6097161A (en) | 2000-08-01 |
| EP0949750A2 (en) | 1999-10-13 |
| JP3540652B2 (ja) | 2004-07-07 |
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